CN115394806A - 显示装置 - Google Patents

显示装置 Download PDF

Info

Publication number
CN115394806A
CN115394806A CN202210391671.XA CN202210391671A CN115394806A CN 115394806 A CN115394806 A CN 115394806A CN 202210391671 A CN202210391671 A CN 202210391671A CN 115394806 A CN115394806 A CN 115394806A
Authority
CN
China
Prior art keywords
opening
groove
layer
display device
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210391671.XA
Other languages
English (en)
Inventor
崔钟炫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Display Co Ltd filed Critical Samsung Display Co Ltd
Publication of CN115394806A publication Critical patent/CN115394806A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Geometry (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

一种显示装置包括：基板，包括彼此邻近的第一像素区和第二像素区；第一绝缘层，被布置在基板上，其中，与第一像素区和第二像素区之间的边界相对应的第一槽或第一开口以及与第一像素区和第二像素区之间的边界相对应的第二槽或第二开口被限定在第一绝缘层中，并且第二槽或第二开口与第一槽或第一开口间隔开；以及第一导电层，被布置在第一绝缘层之上，其中，第一导电层包括被布置在第一像素区中的第一导电图案、被布置在第二像素区中的第二导电图案以及将第一导电图案连接到第二导电图案的桥。

Description

显示装置
相关申请的交叉引用
本申请要求于2021年5月24日提交的韩国专利申请第10-2021-0066339号的优先权及由此产生的所有权益，该韩国专利申请的内容通过引用整体并入本文。
技术领域
一个或多个实施例涉及显示装置，并且更具体地，涉及在具有低的由于外部冲击导致的缺陷率的同时能够显示高分辨率图像的显示装置。
背景技术
通常，在诸如有机发光显示装置的显示装置中，薄膜晶体管被设置在每个(子)像素中以控制每个(子)像素的亮度等。薄膜晶体管根据接收到的数据信号等控制对应的(子)像素的亮度等。
发明内容
传统上，这样的显示装置通常由于外部冲击而存在问题或有缺陷，并且不容易显示高分辨率图像。
在一个或多个实施例中，提供了一种在具有低的由于外部冲击导致的缺陷率的同时能够显示高分辨率图像的显示装置。
根据实施例，显示装置包括：基板，包括彼此邻近的第一像素区和第二像素区；第一绝缘层，被布置在基板之上，其中，与第一像素区和第二像素区之间的边界相对应的第一槽或第一开口以及与第一像素区和第二像素区之间的边界相对应的第二槽或第二开口被限定在第一绝缘层中，并且第二槽或第二开口与第一槽或第一开口隔开；以及第一导电层，被布置在第一绝缘层之上，其中，第一导电层包括被布置在第一像素区中的第一导电图案、被布置在第二像素区中的第二导电图案以及将第一导电图案连接到第二导电图案的桥。
在实施例中，第一导电图案、第二导电图案和桥可以彼此一体地形成为单个整体单元。
在实施例中，桥可以在第一槽或第一开口与第二槽或第二开口之间穿过。
在实施例中，当从垂直于基板的方向观看时，第一槽或第一开口在从第一槽或第一开口到第二槽或第二开口的方向上的末端可以与桥在从桥到第一槽或第一开口的方向上的一个边缘重叠，并且第二槽或第二开口在从第二槽或第二开口到第一槽或第一开口的方向上的末端可以与桥在从桥到第二槽或第二开口的方向上的另一边缘重叠。
在实施例中，显示装置可以进一步包括：第二绝缘层，覆盖第一导电层，其中，暴露第一槽或第一开口的第一附加开口、暴露第二槽或第二开口的第二附加开口以及将第一附加开口连接到第二附加开口的连接开口可以被限定在第二绝缘层中，并且第一附加开口、连接开口和第二附加开口可以彼此连接。
在实施例中，第一导电层可以进一步包括被布置在第一像素区中的第一线和被布置在第二像素区中的第二线，并且显示装置可以进一步包括：第三绝缘层，被布置在第二绝缘层之上，并且填充第一槽或第一开口、第二槽或第二开口、第一附加开口、第二附加开口和连接开口；以及第二导电层，被布置在第三绝缘层之上，其中，第二导电层可以包括连接导电图案，连接导电图案通过经由限定在第二绝缘层和第三绝缘层中的接触孔接触第一线和第二线而将第一线电连接到第二线。
在实施例中，桥可以包括将第一导电图案连接到第二导电图案的第一插脚和将第一导电图案连接到第二导电图案的第二插脚。
在实施例中，多个通孔可以被限定在桥中。
根据实施例，显示装置包括：基板，包括彼此邻近的第一像素区和第二像素区；第一绝缘层，被布置在基板之上，其中，与第一像素区和第二像素区之间的边界相对应的第一槽或第一开口以及与第一像素区和第二像素区之间的边界相对应的第二槽或第二开口被限定在第一绝缘层中，并且第二槽或第二开口与第一槽或第一开口隔开；以及第一半导体层，被布置在第一绝缘层之上，并且包括被布置在第一像素区中的第1-1半导体层、被布置在第二像素区中的第1-2半导体层以及将第1-1半导体层连接到第1-2半导体层的桥。
在实施例中，第1-1半导体层、第1-2半导体层和桥可以彼此一体地形成为单个整体单元。
在实施例中，桥可以在第一槽或第一开口与第二槽或第二开口之间穿过。
在实施例中，当从垂直于基板的方向观看时，第一槽或第一开口在从第一槽或第一开口到第二槽或第二开口的方向上的末端可以与桥在从桥到第一槽或第一开口的方向上的一个边缘重叠，并且第二槽或第二开口在从第二槽或第二开口到第一槽或第一开口的方向上的末端可以与桥在从桥到第二槽或第二开口的方向上的另一边缘重叠。
在实施例中，显示装置可以进一步包括：第二绝缘层，覆盖第一半导体层；以及第一导电层，被布置在第二绝缘层之上，其中，第一导电层可以包括当从垂直于基板的方向观看时与桥重叠的屏蔽层。
在实施例中，暴露第一槽或第一开口的第一附加开口和暴露第二槽或第二开口的第二附加开口可以被限定在第二绝缘层中。
在实施例中，当从垂直于基板的方向观看时，第一槽或第一开口在从第一槽或第一开口到第二槽或第二开口的方向上的末端可以与屏蔽层在从屏蔽层到第一槽或第一开口的方向上的一个边缘重叠，并且第二槽或第二开口在从第二槽或第二开口到第一槽或第一开口的方向上的末端可以与屏蔽层在从屏蔽层到第二槽或第二开口的方向上的另一边缘重叠。
在实施例中，显示装置可以进一步包括：第三绝缘层，覆盖第一导电层，其中，暴露第一附加开口的第三附加开口、暴露第二附加开口的第四附加开口以及将第三附加开口连接到第四附加开口的连接开口可以被限定在第三绝缘层中，并且第三附加开口、连接开口和第四附加开口可以彼此连接。
在实施例中，屏蔽层在垂直于将第一像素区的中心连接到第二像素区的中心的假想直线的方向上的宽度可以大于桥在垂直于假想直线的方向上的宽度。
在实施例中，第一导电层可以进一步包括被布置在第一像素区和第二像素区中的每一个中的驱动栅电极。
在实施例中，桥可以包括将第1-1半导体层连接到第1-2半导体层的第一插脚和将第1-1半导体层连接到第1-2半导体层的第二插脚。
在实施例中，多个通孔可以被限定在桥中。
附图说明
通过结合附图进行的以下描述，特定实施例的以上和其他特征将更加显而易见，在附图中：
图1是示意性地图示出根据实施例的显示装置的一部分的平面图；
图2是示意性地图示出图1的显示装置的侧视图；
图3是被包括在图1的显示装置中的像素的等效电路图；
图4是示意性图示出被包括在图1的显示装置中的像素中的晶体管和电容器等的位置的平面图；
图5至图11是在逐层的基础上示意性地图示出图4中所示的显示装置的诸如晶体管和电容器的部件的平面图；
图12是在多个像素中示意性地图示出被包括在根据实施例的显示装置中的半导体层的平面图；
图13是在多个像素中示意性地图示出被包括在根据实施例的显示装置中的绝缘层的平面图；
图14是示意性地图示出沿着图4的线XIV-XIV’截取的截面的截面图；
图15是示意性地图示出沿着图4的线XV-XV’截取的截面的截面图；
图16和图17是示意性地图示出根据另一实施例的显示装置的一部分的截面图；
图18是示意性地图示出根据实施例的显示装置的一部分的截面的截面图；
图19是示意性地图示出被包括在根据实施例的显示装置中的导电层的平面图；
图20是示意性地图示出被包括在根据实施例的显示装置中的导电层的平面图；
图21是示意性地图示出沿着图4的线XIX-XIX’截取的截面的截面图；
图22是示意性地图示出沿着图4的线XX-XX’截取的截面的截面图；
图23和图24是示意性地图示出根据实施例的显示装置的一部分的截面的截面图；
图25是在多个像素中示意性地图示出被包括在根据实施例的显示装置中的第一半导体层的平面图；
图26是在多个像素中示意性地图示出被包括在根据实施例的显示装置中的第一半导体层的平面图；
图27是在多个像素中示意性地图示出被包括在根据实施例的显示装置中的绝缘层的平面图；以及
图28是示意性地图示出根据实施例的显示装置的一部分的截面的截面图。
具体实施方式
现在将在下文中参考附图更全面地描述本发明，在附图中示出各种实施例。然而，本发明可以以许多不同的形式来实施，并且不应被解释为限于本文中阐述的实施例。相反，提供这些实施例使得本公开将是透彻的和完整的，并将向本领域技术人员充分传达本发明的范围。在全文中，相同的附图标记指代相同的元件。
将理解的是，尽管术语“第一”、“第二”、“第三”等在本文中可用于描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受这些术语的限制。这些术语仅用于将一个元件、部件、区域、层或部分与另一元件、部件、区域、层或部分区分开。因此，下面讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分，而不脱离本文的教导。
将理解的是，当诸如层、区域或板的元件被称为“在”另一元件“上”时，其可以“直接在”另一元件“上”，或者可以“间接在”另一元件“上”，其间具有一个或多个居间元件。此外，为了便于描述，附图中的元件的尺寸可能被夸大。换句话说，由于为了便于描述而任意地图示出附图中的元件的尺寸和厚度，因此本公开不限于此。
此外，在本文中，x轴、y轴和z轴不限于直角坐标系的三个轴，并且可以在更广泛意义上进行解释。例如，x轴、y轴和z轴可以彼此垂直，或者可以表示彼此不垂直的不同方向。
本文中使用的术语仅出于描述特定实施例的目的，并且不旨在进行限制。如本文中所使用，除非上下文另外明确指示，否则“一”、“该”和“至少一个”不表示数量的限制，并且旨在包括单数和复数两者。例如，除非上下文另外明确指示，否则“元件”与“至少一个元件”具有相同的含义。“至少一个”不应被解释为限于“一”。“或”意指“和/或”。如本文中所使用，术语“和/或”包括关联的所列项目中的一个或多个的任何和所有组合。将进一步理解的是，当术语“包括”或“包含”及其变体在本说明书中使用时，指明所陈述的特征、区域、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、区域、整体、步骤、操作、元件、部件和/或其组的存在或添加。
将理解的是，当层、区域或部件被称为“连接到”另一层、区域或部件时，其可以“直接连接到”另一层、区域或部件，并且/或者可以“间接连接到”另一层、区域或部件，其间具有一个或多个居间层、区域或部件。例如，将理解的是，当层、区域或部件被称为“电连接到”另一层、区域或部件时，其可以“直接电连接到”另一层、区域或部件，并且/或者可以“间接电连接到”另一层、区域或部件，其间具有一个或多个居间层、区域或部件。
此外，在本文中可以使用诸如“下”或“底”以及“上”或“顶”的相对术语来描述如附图中所示的一个元件与另一元件的关系。将理解的是，除了附图中描绘的定向之外，相对术语还旨在涵盖设备的不同定向。例如，如果在附图之一中的设备被翻转，则被描述为在其他元件“下”侧的元件将随之被定向在其他元件的“上”侧。因此，根据附图的特定定向，术语“下”可以涵盖“下”和“上”两个定向。类似地，如果在附图之一中的设备被翻转，则被描述为在其他元件“下方”或“下面”的元件将随之被定向在其他元件“上方”。因此，术语“下方”或“下面”可以涵盖上方和下方两个定向。
除非另外定义，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员通常理解的含义相同的含义。将进一步理解的是，术语，例如在常用词典中定义的术语，应当被解释为具有与其在相关领域和本公开的背景中的含义一致的含义，并且将不以理想化的或过于正式的意义来解释，除非在本文中明确地如此定义。
在本文中参考是理想化实施例的示意性图示的截面图示来描述实施例。因此，例如由于制造技术和/或公差导致的图示的形状的变化是可以预期的。因此，本文中描述的实施例不应解释为限于如本文中所示的区域的特定形状，而应包括由于例如制造导致的形状的偏差。例如，图示出或描述为平坦的区域通常可以具有粗糙和/或非线性特征。另外，图示出的尖角可以是倒圆的。因此，附图中图示出的区域本质上是示意性的，并且它们的形状不旨在图示出区域的精确形状，并且不旨在限制本权利要求的范围。
在下文中，将参考附图详细描述本发明的实施例。
图1是示意性地图示出根据实施例的显示装置的一部分的平面图，并且图2是示意性地图示出图1的显示装置的侧视图。在实施例中，显示装置的一部分可以如图2中那样弯曲，为了便于图示和描述，图1图示出处于未弯曲状态的显示装置。
如图1和图2中所示，显示装置的实施例可以包括显示面板10。显示装置可以是任何类型的，只要显示装置包括显示面板10。在一个实施例中，例如，显示装置可以是诸如智能电话、平板计算机、膝上型计算机、电视或广告牌的各种产品中的任何一种。
显示面板10可以包括显示区DA和在显示区DA外部的外围区PA。显示区DA可以是用于显示图像的区域，并且多个像素P可以被设置在显示区DA中。当从大致垂直于显示面板10的方向观看时，显示区DA可以具有诸如圆形形状、椭圆形形状、多边形形状和特定图形形状的各种形状。图1图示出显示区DA具有带有圆角的大致矩形形状的实施例。外围区PA可以位于显示区DA外部。
在实施例中，显示面板10包括基板100(参见图14)，并且基板100可以被称为包括上述显示区DA和外围区PA。被包括在显示面板10中的各种部件可以位于基板100之上(或被布置在基板100上)。基板100可以包括玻璃、金属或聚合物树脂。在显示面板10如下所述在弯曲区域BR中弯曲的实施例中，可能期望基板100具有柔性或可弯曲特性。在这样的实施例中，基板100可以包括例如诸如聚醚砜、聚丙烯酸酯、聚醚酰亚胺、聚萘二甲酸乙二醇酯、聚对苯二甲酸乙二醇酯、聚苯硫醚、聚芳酯、聚酰亚胺、聚碳酸酯或醋酸丙酸纤维素的聚合物树脂。基板100可以进行各种修改，例如包括多层结构，该多层结构包括包含聚合物树脂的两层和位于这两层之间并且包含无机材料(例如，氧化硅、氮化硅或氧氮化硅)的阻挡层。
多个像素P位于显示区DA中。像素P中的每一个可以指代子像素并且可以包括诸如有机发光二极管OLED(参见图3)的显示器件。像素P可以发射例如红光、绿光、蓝光或白光。
在实施例中，显示面板10可以包括主区域MR、在主区域MR外部的弯曲区域BR以及相对于弯曲区域BR被定位成与主区域MR相对的子区域SR。在实施例中，如图2中所示，显示面板10可以在弯曲区域BR中弯曲，使得当从厚度方向(或z轴方向)观看时子区域SR的至少一部分可以与主区域MR重叠。然而，本公开不限于弯曲的显示装置，并且也可以应用于未弯曲的显示装置。如下所述，子区域SR可以是非显示区。通过允许显示面板10在弯曲区域BR中弯曲，当从前面(在-z方向上)观看显示装置时，非显示区可以不被观看到，或者即使在非显示区被观看到时，非显示区的被观看到的区域的尺寸也可以被最小化。
驱动芯片20可以被设置在显示面板10的子区域SR中。驱动芯片20可以包括用于驱动显示面板10的集成电路。集成电路可以是用于生成数据信号的数据驱动集成电路，然而本公开不限于此。
驱动芯片20可以被安装在显示面板10的子区域SR中。驱动芯片20可以被安装在与显示区DA的显示表面相同的表面上，然而由于显示面板10如上所述在弯曲区域BR中弯曲，因此驱动芯片20可以位于主区域MR的后表面上。
印刷电路板30等可以附接到显示面板10的子区域SR的端部。印刷电路板30可以通过基板100上的焊盘(未图示)电连接到驱动芯片20等。
在下文中，为了便于描述，将描述显示装置是有机发光显示装置的实施例，但本公开的显示装置不限于此。在可替代的实施例中，本公开的显示装置可以是诸如无机发光显示装置(或无机EL显示装置)或量子点发光显示装置的显示装置。在实施例中，被包括在显示装置中的显示器件的发射层可以包括有机材料或无机材料。在实施例中，显示装置可以包括发射层和位于从发射层发射的光的路径上的量子点。
图3是被包括在图1的显示装置中的像素的等效电路图。如图3中所示，像素P的实施例可以包括像素电路PC和电连接到像素电路PC的有机发光二极管OLED。
如图3中所示，像素电路PC的实施例可以包括多个薄膜晶体管T1至T7和存储电容器Cst。薄膜晶体管T1至T7和存储电容器Cst可以连接到信号线SL1、SL2、SLp、SLn、EL和DL、第一初始化电压线VL1、第二初始化电压线VL2以及第一电力电压线PL。这些线中的至少之一(例如，第一电力电压线PL)可以由邻近的像素P共享。
薄膜晶体管T1至T7可以包括驱动晶体管T1、写入晶体管T2、补偿晶体管T3、第一初始化晶体管T4、操作控制晶体管T5、发射控制晶体管T6和第二初始化晶体管T7。
有机发光二极管OLED可以包括像素电极和对电极，有机发光二极管OLED的像素电极可以经由发射控制晶体管T6连接到驱动晶体管T1以接收驱动电流，并且对电极可以接收第二电力电压ELVSS。有机发光二极管OLED可以产生与驱动电流相对应的亮度的光。
薄膜晶体管T1至T7中的一些薄膜晶体管可以是N沟道金属氧化物半导体(“NMOS”)晶体管，例如，NMOS场效应晶体管(“N-MOSFET”)，并且其他薄膜晶体管可以是P沟道金属氧化物半导体(“PMOS”)晶体管，例如，PMOS场效应晶体管(“P-MOSFET”)。在一个实施例中，例如，在薄膜晶体管T1至T7当中，补偿晶体管T3和第一初始化晶体管T4可以是NMOS晶体管，并且其他薄膜晶体管可以是PMOS晶体管。可替代地，在薄膜晶体管T1至T7当中，补偿晶体管T3、第一初始化晶体管T4和第二初始化晶体管T7可以是NMOS晶体管，并且其他薄膜晶体管可以是PMOS晶体管。可替代地，薄膜晶体管T1至T7中的全部可以是NMOS晶体管或PMOS晶体管。薄膜晶体管T1至T7可以包括非晶硅或多晶硅。在这样的实施例中，NMOS晶体管可以包括氧化物半导体。在下文中，为了便于描述，将描述补偿晶体管T3和第一初始化晶体管T4是包括氧化物半导体的NMOS晶体管并且其他晶体管是PMOS晶体管的实施例。
信号线可以包括被配置成传输第一扫描信号Sn的第一扫描线SL1、被配置成传输第二扫描信号Sn’的第二扫描线SL2、被配置成将先前扫描信号Sn-1传输到第一初始化晶体管T4的先前扫描线SLp、被配置成将下一扫描信号Sn+1传输到第二初始化晶体管T7的下一扫描线SLn、被配置成将发射控制信号En传输到操作控制晶体管T5和发射控制晶体管T6的发射控制线EL以及与第一扫描线SL1交叉并且被配置成传输数据信号Dm的数据线DL。
第一电力电压线PL可以被配置成将第一电力电压ELVDD传输到驱动晶体管T1，第一初始化电压线VL1可以被配置成传输用于初始化驱动晶体管T1的第一初始化电压Vint1，并且第二初始化电压线VL2可以被配置成传输用于初始化有机发光二极管OLED的像素电极的第二初始化电压Vint2。
驱动晶体管T1的驱动栅电极可以通过第二节点N2连接到存储电容器Cst，并且驱动晶体管T1的源区和漏区中的一个可以通过第一节点N1经由操作控制晶体管T5连接到第一电力电压线PL，并且驱动晶体管T1的源区和漏区中的另一个可以通过第三节点N3经由发射控制晶体管T6电连接到有机发光二极管OLED的像素电极。驱动晶体管T1可以基于写入晶体管T2的操作接收数据信号Dm以将驱动电流供给到有机发光二极管OLED。
写入晶体管T2的开关栅电极可以连接到被配置为传输第一扫描信号Sn的第一扫描线SL1，写入晶体管T2的源区和漏区中的一个可以连接到数据线DL，并且写入晶体管T2的源区和漏区中的另一个可以通过第一节点N1连接到驱动晶体管T1并且经由操作控制晶体管T5连接到第一电力电压线PL。写入晶体管T2可以响应于通过第一扫描线SL1接收到的第一扫描信号Sn而导通，以执行将从数据线DL接收到的数据信号Dm通过第一节点N1传输到驱动晶体管T1的操作。
补偿晶体管T3的补偿栅电极可以连接到第二扫描线SL2。补偿晶体管T3的源区和漏区中的一个可以通过第三节点N3经由发射控制晶体管T6连接到有机发光二极管OLED的像素电极。补偿晶体管T3的源区和漏区中的另一个可以通过第二节点N2连接到存储电容器Cst的第一电容器电极CE1和驱动晶体管T1的驱动栅电极。补偿晶体管T3可以响应于通过第二扫描线SL2接收到的第二扫描信号Sn’而导通，以将驱动晶体管T1二极管连接。
第一初始化晶体管T4的第一初始化栅电极可以连接到先前扫描线SLp。第一初始化晶体管T4的源区和漏区中的一个可以连接到第一初始化电压线VL1。第一初始化晶体管T4的源区和漏区中的另一个可以通过第二节点N2连接到存储电容器Cst的第一电容器电极CE1和驱动晶体管T1的驱动栅电极。第一初始化晶体管T4可以响应于通过先前扫描线SLp接收到的先前扫描信号Sn-1而导通，以通过将第一初始化电压Vint1传输到驱动晶体管T1的驱动栅电极来执行初始化驱动晶体管T1的驱动栅电极的电压的初始化操作。
操作控制晶体管T5的操作控制栅电极可以连接到发射控制线EL，操作控制晶体管T5的源区和漏区中的一个可以连接到第一电力电压线PL，并且另一个可以通过第一节点N1连接到驱动晶体管T1和写入晶体管T2。
发射控制晶体管T6的发射控制栅电极可以连接到发射控制线EL，发射控制晶体管T6的源区和漏区中的一个可以通过第三节点N3连接到驱动晶体管T1和补偿晶体管T3，并且发射控制晶体管T6的源区和漏区中的另一个可以电连接到有机发光二极管OLED的像素电极。
操作控制晶体管T5和发射控制晶体管T6可以响应于通过发射控制线EL接收到的发射控制信号En而同时导通，使得与第一电力电压ELVDD和驱动晶体管T1的驱动栅电极的电压之间的电压差相对应的驱动电流可以流过有机发光二极管OLED。
第二初始化晶体管T7的第二初始化栅电极可以连接到下一扫描线SLn，第二初始化晶体管T7的源区和漏区中的一个可以连接到有机发光二极管OLED的像素电极，并且第二初始化晶体管T7的源区和漏区中的另一个可以连接到第二初始化电压线VL2以接收第二初始化电压Vint2。第二初始化晶体管T7可以响应于通过下一扫描线SLn接收到的下一扫描信号Sn+1而导通，以初始化有机发光二极管OLED的像素电极。下一扫描线SLn可以与第一扫描线SL1相同。在实施例中，扫描线可以通过以时间差传输相同的电信号来用作第一扫描线SL1或用作下一扫描线SLn。在这样的实施例中，下一扫描线SLn可以是电连接到数据线DL的像素(作为与图3中所示的像素P邻近的像素)的第一扫描线。
如图3中所示，第二初始化晶体管T7可以连接到下一扫描线SLn。然而，本公开不限于此，并且可替代地，第二初始化晶体管T7可以连接到发射控制线EL以根据发射控制信号En被驱动。
存储电容器Cst可以包括第一电容器电极CE1和第二电容器电极CE2。存储电容器Cst的第一电容器电极CE1可以通过第二节点N2连接到驱动晶体管T1的驱动栅电极，并且存储电容器Cst的第二电容器电极CE2可以连接到第一电力电压线PL。存储电容器Cst可以存储与第一电力电压ELVDD和驱动晶体管T1的驱动栅电极的电压之间的差相对应的电荷。
在下文中将描述实施例中的每个像素P的操作。
在初始化时段期间，当通过先前扫描线SLp供给先前扫描信号Sn-1时，第一初始化晶体管T4可以响应于先前扫描信号Sn-1而导通，并且驱动晶体管T1可以通过从第一初始化电压线VL1供给的第一初始化电压Vint1初始化。
在数据编程时段期间，当通过第一扫描线SL1和第二扫描线SL2供给第一扫描信号Sn和第二扫描信号Sn’时，写入晶体管T2和补偿晶体管T3可以响应于第一扫描信号Sn和第二扫描信号Sn’而导通，使得驱动晶体管T1可以被导通的补偿晶体管T3二极管连接和正向偏置。然后，通过从数据线DL供给的数据信号Dm中减去驱动晶体管T1的阈值电压(-Vth)而获得的补偿电压(Dm+Vth)可以被施加到驱动晶体管T1的驱动栅电极。第一电力电压ELVDD和补偿电压(Dm+Vth)可以被施加到存储电容器Cst的两端，并且与存储电容器Cst的两端之间的电压差相对应的电荷可以被存储在存储电容器Cst中。
在发光时段期间，操作控制晶体管T5和发射控制晶体管T6可以通过从发射控制线EL供给的发射控制信号En而导通。驱动电流可以根据第一电力电压ELVDD与驱动晶体管T1的驱动栅电极的电压之间的电压差来生成，并且驱动电流可以通过发射控制晶体管T6被供给到有机发光二极管OLED。
在实施例中，如上所述，薄膜晶体管T1至T7中的一些可以包括氧化物半导体。在一个实施例中，例如，补偿晶体管T3和第一初始化晶体管T4可以包括氧化物半导体。
在多晶硅的情况下，因为多晶硅具有高可靠性，所以可以准确地控制预期的电流流动。因此，在实施例中，直接影响显示装置的亮度的驱动晶体管T1可以被配置成包括包含具有高可靠性的多晶硅的半导体层，并且因此，可以实现高分辨率显示装置。另外，因为氧化物半导体可以具有高载流子迁移率和低泄漏电流，所以即使当氧化物半导体驱动时间长时，半导体氧化物的电压降也可以不大。也就是说，在氧化物半导体的情况下，因为即使在低频驱动中，由于电压降引起的图像的颜色变化也可以不大，所以低频驱动是可能的。因此，在实施例中，补偿晶体管T3和第一初始化晶体管T4可以被配置成包括氧化物半导体以实现在防止发生泄漏电流的同时具有降低的功耗的显示装置。
另外，因为氧化物半导体可能对光敏感，所以电流量等可能由于外部光而发生变化。因此，可以通过在氧化物半导体之下定位金属层来吸收或反射外部光。因此，如图3中所示，在包括氧化物半导体的补偿晶体管T3和第一初始化晶体管T4中的每一个中，栅电极可以位于氧化物半导体层之上(或被布置在氧化物半导体层上)和之下。也就是说，当从垂直于基板100的上表面的方向(z轴方向)观看时，位于氧化物半导体之下的金属层可以与氧化物半导体重叠。
图4是示意性图示出被包括在图1的显示装置中的像素中的晶体管和电容器等的位置的平面图，并且图5至图11是在逐层的基础上示意性地图示出图4中所示的显示装置的诸如晶体管和电容器的部件的平面图。图12是在多个像素中示意性地图示出被包括在根据实施例的显示装置中的半导体层的平面图，并且图13是在多个像素中示意性地图示出被包括在根据实施例的显示装置中的绝缘层的平面图。图14是示意性地图示出沿着图4的线XIV-XIV’截取的截面的截面图，并且图15是示意性地图示出沿着图4的线XV-XV’截取的截面的截面图。
如附图中所示，显示装置的实施例可以包括彼此邻近的第一第一像素(在下文中，“第1-1像素”)P1-1和第二第一像素(在下文中，“第1-2像素”)P1-2。如图4等中所示，第1-1像素P1-1和第1-2像素P1-2可以相对于由虚线指示的假想线对称。可替代地，第1-1像素P1-1和第1-2像素P1-2可以具有相同的结构而不是对称的结构。第1-1像素P1-1可以包括第一第一像素电路(在下文中，“第1-1像素电路”)，并且第1-2像素P1-2可以包括第二第一像素电路(在下文中，“第1-2像素电路”)。在下文中，为了便于描述，将参考第1-1像素电路描述一些导电图案，然而这些导电图案也可以对称地被设置在第1-2像素电路中。
包括氧化硅、氮化硅或氧氮化硅的缓冲层111(参见图14)可以位于基板100之上或被布置在基板100上。缓冲层111可以防止来自基板100的金属原子或杂质等扩散到位于缓冲层111之上的第一半导体层1100中。在这样的实施例中，缓冲层111可以在用于形成第一半导体层1100的结晶工艺期间控制供热速率，使得第一半导体层1100可以被均匀地结晶。
图5中所示的第一半导体层1100可以被设置或被布置在缓冲层111之上。第一半导体层1100可以包括硅半导体。在一个实施例中，例如，第一半导体层1100可以包括非晶硅或多晶硅。在实施例中，第一半导体层1100可以包括在低温下结晶的多晶硅。在实施例中，可以将离子选择性地注入到第一半导体层1100的至少一部分中。
如图5中所示，驱动晶体管T1、写入晶体管T2、操作控制晶体管T5、发射控制晶体管T6和第二初始化晶体管T7可以沿着第一半导体层1100定位。驱动晶体管T1、写入晶体管T2、操作控制晶体管T5、发射控制晶体管T6和第二初始化晶体管T7可以是如上所述的PMOS晶体管。
第一绝缘层113(参见图14)可以覆盖第一半导体层1100并且可以被设置或被布置在基板100之上。第一绝缘层113可以包括绝缘材料。在一个实施例中，例如，第一绝缘层113可以包括氧化硅、氮化硅、氧氮化硅或氧化铝。
图6中所示的第一导电层1200可以位于第一绝缘层113之上或被布置在第一绝缘层113上。在图6中，为了便于图示，第一导电层1200与第一半导体层1100一起被图示出。第一导电层1200可以包括第一栅线1210、第一栅电极1220和第二栅线1230。
第一栅线1210可以在第一方向(x轴方向)上延伸。第一栅线1210可以是图3的第一扫描线SL1或下一扫描线SLn。在实施例中，对于如图6中所示的第1-1像素P1-1和第1-2像素P1-2，第一栅线1210可以对应于图3的第一扫描线SL1，并且对于(在+y方向上)与第1-1像素P1-1和第1-2像素P1-2邻近的像素，第一栅线1210可以对应于图3的下一扫描线SLn。因此，第一扫描信号Sn和下一扫描信号Sn+1可以通过第一栅线1210被施加到像素。第一栅线1210的与第一半导体层1100重叠的部分可以是写入晶体管T2的开关栅电极和第二初始化晶体管T7的第二初始化栅电极。
第一栅电极1220可以具有孤立的形状。第一栅电极1220可以是驱动晶体管T1的驱动栅电极。
第二栅线1230可以在第一方向(x轴方向)上延伸。第二栅线1230可以对应于图3的发射控制线EL。第二栅线1230的与第一半导体层1100重叠的部分可以是操作控制晶体管T5的操作控制栅电极和发射控制晶体管T6的发射控制栅电极。发射控制信号En可以通过第二栅线1230被施加到像素。
第一导电层1200可以包括金属、合金、导电金属氧化物或透明导电材料。在一个实施例中，例如，第一导电层1200可以包括银(Ag)、含银合金、钼(Mo)、含钼合金、铝(Al)、含铝合金、氮化铝(AlN)、钨(W)、氮化钨(WN)、铜(Cu)、镍(Ni)、铬(Cr)、氮化铬(CrN)、钛(Ti)、钽(Ta)、铂(Pt)、钪(Sc)、氧化铟锡(“ITO”)或氧化铟锌(“IZO”)。第一导电层1200可以具有多层结构，例如，第一导电层1200可以具有Mo/Al的两层结构或Mo/Al/Mo的三层结构。
第二绝缘层115(参见图14)可以覆盖第一导电层1200并且可以位于第一绝缘层113之上或被布置在第一绝缘层113上。第二绝缘层115可以包括与第一绝缘层113的绝缘材料相同/相似的绝缘材料。
图7中所示的第二导电层1300可以位于第二绝缘层115之上或被布置在第二绝缘层115上。第二导电层1300可以包括第三栅线1310、第四栅线1320和电容器上电极1330。
第三栅线1310可以在第一方向(x轴方向)上延伸。第三栅线1310可以对应于图3的先前扫描线SLp。当从垂直于基板100的方向(z轴方向)观看时，第三栅线1310可以与第一栅线1210间隔开。先前扫描信号Sn-1可以通过第三栅线1310被施加到像素。第三栅线1310的与以下所述的第二半导体层1400重叠的部分可以是第一初始化晶体管T4的第一初始化下栅电极。
第四栅线1320也可以在第一方向(x轴方向)上延伸。第四栅线1320可以对应于图3的第二扫描线SL2。当从垂直于基板100的方向(z轴方向)观看时，第四栅线1320可以与第一栅线1210和第三栅线1310间隔开。第二扫描信号Sn’可以通过第四栅线1320被施加到像素。第四栅线1320的与以下所述的第二半导体层1400重叠的部分可以是补偿晶体管T3的补偿下栅电极。
第三栅线1310和第四栅线1320可以位于以下参考图8所述的第二半导体层1400之下，并且可以用作栅电极并且也可以用作保护第二半导体层1400的与第三栅线1310和第四栅线1320重叠的部分的下保护金属。
电容器上电极1330可以与第一栅电极1220重叠并且可以在第一方向(x轴方向)上延伸。电容器上电极1330可以与图3的第二电容器电极CE2相对应以与第一栅电极1220一起形成存储电容器Cst。第一电力电压ELVDD可以被施加到电容器上电极1330。此外，穿过电容器上电极1330的孔可以被限定或形成在电容器上电极1330中，并且第一栅电极1220的至少一部分可以与该孔重叠。
第二导电层1300可以包括金属、合金、导电金属氧化物或透明导电材料。在一个实施例中，例如，第二导电层1300可以包括银(Ag)、含银合金、钼(Mo)、含钼合金、铝(Al)、含铝合金、氮化铝(AlN)、钨(W)、氮化钨(WN)、铜(Cu)、镍(Ni)、铬(Cr)、氮化铬(CrN)、钛(Ti)、钽(Ta)、铂(Pt)、钪(Sc)、ITO或IZO。第二导电层1300可以具有多层结构，例如，第二导电层1300可以具有Mo/Al的两层结构或Mo/Al/Mo的三层结构。
第三绝缘层117(参见图14)可以覆盖第二导电层1300并且可以位于第二绝缘层115之上或被布置在第二绝缘层115上。第三绝缘层117可以包括绝缘材料。在一个实施例中，例如，第三绝缘层117可以包括氧化硅、氮化硅、氧氮化硅或氧化铝。
图8中所示的第二半导体层1400可以位于第三绝缘层117之上或被布置在第三绝缘层117上。如上所述，第二半导体层1400可以包括氧化物半导体。第二半导体层1400可以被设置在与第一半导体层1100不同的层中，并且当从垂直于基板100的方向(z轴方向)观看时可以不与第一半导体层1100重叠。
第四绝缘层118(参见图14)可以覆盖第二半导体层1400并且可以被设置或被布置在第三绝缘层117之上。第四绝缘层118可以包括绝缘材料。第四绝缘层118可以包括氧化硅、氮化硅、氧氮化硅或氧化铝。
图9中所示的第三导电层1500可以位于第四绝缘层118之上或被布置在第四绝缘层118上。第三导电层1500可以包括第五栅线1520、第六栅线1530和第一连接线1540。
第五栅线1520可以在第一方向(x轴方向)上延伸。当从垂直于基板100的方向(z轴方向)观看时，第五栅线1520可以与第三栅线1310重叠。第五栅线1520的与第二半导体层1400重叠的部分可以是第一初始化晶体管T4的第一初始化上栅电极。如下所述，第五栅线1520可以电连接到第三栅线1310。因此，第五栅线1520可以与第三栅线1310一起对应于图3的先前扫描线SLp，并且先前扫描信号Sn-1可以通过第五栅线1520和/或第三栅线1310被施加到像素。
第六栅线1530可以在第一方向(x轴方向)上延伸。当从垂直于基板100的方向(z轴方向)观看时，第六栅线1530可以与第四栅线1320重叠。第六栅线1530的与第二半导体层1400重叠的部分可以是补偿晶体管T3的补偿上栅电极。如下所述，第六栅线1530可以电连接到第四栅线1320。因此，第六栅线1530可以与第四栅线1320一起对应于图3的第二扫描线SL2，并且第二扫描信号Sn’可以通过第六栅线1530和/或第四栅线1320被施加到像素。
第一连接线1540可以通过穿过电容器上电极1330的开口1330-OP的接触孔1540CNT电连接到作为驱动栅电极的第一栅电极1220。第一连接线1540可以被配置成将通过第一初始化晶体管T4接收到的第一初始化电压Vint1传输到第一栅电极1220。
第三导电层1500可以包括金属、合金、导电金属氧化物或透明导电材料。在一个实施例中，例如，第三导电层1500可以包括银(Ag)、含银合金、钼(Mo)、含钼合金、铝(Al)、含铝合金、氮化铝(AlN)、钨(W)、氮化钨(WN)、铜(Cu)、镍(Ni)、铬(Cr)、氮化铬(CrN)、钛(Ti)、钽(Ta)、铂(Pt)、钪(Sc)、ITO或IZO。第三导电层1500可以具有多层结构，例如，第三导电层1500可以具有Mo/Al的两层结构或Mo/Al/Mo的三层结构。
第一平坦化层121(参见图14)可以覆盖图9的第三导电层1500。第一平坦化层121可以包括有机绝缘材料。在一个实施例中，例如，第一平坦化层121可以包括光刻胶、苯并环丁烯(“BCB”)、聚酰亚胺、六甲基二硅氧烷(“HMDSO”)、聚甲基丙烯酸甲酯(“PMMA”)、聚苯乙烯(“PS”)、具有苯酚基团的聚合物衍生物、丙烯酸聚合物、酰亚胺类聚合物、芳基醚类聚合物、酰胺类聚合物、氟类聚合物、对二甲苯类聚合物、乙烯醇类聚合物或其任何混合物。
图10中所示的第四导电层1600可以位于第一平坦化层121之上或被布置在第一平坦化层121上。第四导电层1600可以包括第二连接线1620、第一初始化电压线1680(即，图3的第一初始化电压线VL1)、第二初始化电压线1630(即，图3的第二初始化电压线VL2)、第三连接线1640、第四连接线1650、第五连接线1670、第六连接线1610、第八连接线1691、第九连接线1692、第十连接线1693和第十一连接线1694。
第二连接线1620可以通过接触孔1620CNT电连接到第一半导体层1100。来自以下参考图11所述的数据线1710的数据信号Dm可以通过第二连接线1620被传输到第一半导体层1100以被施加到写入晶体管T2。
与图3的第一初始化电压线VL1相对应的第一初始化电压线1680可以在第一方向(x轴方向)上延伸。第一初始化电压Vint1可以通过第一初始化电压线1680被施加到像素。第一初始化电压线1680可以与第二半导体层1400至少部分地重叠，并且可以通过接触孔1680CNT电连接到第二半导体层1400，以将第一初始化电压Vint1传输到第二半导体层1400，即，传输到第一初始化晶体管T4。
与图3的第二初始化电压线VL2相对应的第二初始化电压线1630可以在第一方向(x轴方向)上延伸。第二初始化电压线1630可以被配置成将第二初始化电压Vint2施加到像素。第二初始化电压线1630可以通过接触孔1630CNT电连接到第一半导体层1100，并且第二初始化电压Vint2可以被传输到第一半导体层1100以被施加到第二初始化晶体管T7。
第三连接线1640可以通过限定在第三连接线1640的一侧部分和另一侧部分中的接触孔1640CNT1和1640CNT2将第二半导体层1400电连接到第一连接线1540。第一初始化电压Vint1可以通过第二半导体层1400、第三连接线1640和第一连接线1540被传输到作为驱动栅电极的第一栅电极1220。
第四连接线1650可以通过限定在第四连接线1650的一侧部分和另一侧部分中的接触孔1650CNT1和1650CNT2将第二半导体层1400电连接到第一半导体层1100。也就是说，第四连接线1650可以将补偿晶体管T3电连接到驱动晶体管T1。
第五连接线1670可以通过接触孔1670CNT电连接到第一半导体层1100。第五连接线1670可以被配置成将驱动电流或第二初始化电压Vint2从第一半导体层1100传输到有机发光二极管OLED。
第六连接线1610可以连接到以下参考图11所述的电力电压线1730，以通过接触孔1610CNT1将来自电力电压线1730的第一电力电压ELVDD传输到电容器上电极1330(即，图3的第二电容器电极CE2)。此外，第六连接线1610可以被配置成通过接触孔1610CNT2将来自电力电压线1730的第一电力电压ELVDD传输到第一半导体层1100，具体地传输到操作控制晶体管T5。
第八连接线1691可以通过接触孔1691CNT1连接到第三栅线1310并且通过接触孔1691CNT2连接到第五栅线1520以将第三栅线1310电连接到第五栅线1520。此外，第八连接线1691可以将第1-1像素P1-1的第三栅线1310电连接到相对于第1-2像素P1-2位于第1-1像素P1-1的相反方向(-x方向)上的像素的第三栅线1310。此外，第八连接线1691可以将第1-1像素P1-1的第五栅线1520电连接到相对于第1-2像素P1-2位于第1-1像素P1-1的相反方向(-x方向)上的像素的第五栅线1520。
第九连接线1692可以通过接触孔1692CNT1连接到第四栅线1320并且通过接触孔1692CNT2连接到第六栅线1530以将第四栅线1320电连接到第六栅线1530。此外，第九连接线1692可以将第1-1像素P1-1的第四栅线1320电连接到相对于第1-2像素P1-2位于第1-1像素P1-1的相反方向(-x方向)上的像素的第四栅线1320。此外，第九连接线1692可以将第1-1像素P1-1的第六栅线1530电连接到相对于第1-2像素P1-2位于第1-1像素P1-1的相反方向(-x方向)上的像素的第六栅线1530。
第十连接线1693可以通过接触孔1693CNT将第1-1像素P1-1的第一栅线1210电连接到相对于第1-2像素P1-2位于第1-1像素P1-1的相反方向(-x方向)上的像素的第一栅线1210。第十一连接线1694可以通过接触孔1694CNT将第1-1像素P1-1的第二栅线1230电连接到相对于第1-2像素P1-2位于第1-1像素P1-1的相反方向(-x方向)上的像素的第二栅线1230。
第四导电层1600可以包括金属、合金、导电金属氧化物或透明导电材料。在一个实施例中，例如，第四导电层1600可以包括银(Ag)、含银合金、钼(Mo)、含钼合金、铝(Al)、含铝合金、氮化铝(AlN)、钨(W)、氮化钨(WN)、铜(Cu)、镍(Ni)、铬(Cr)、氮化铬(CrN)、钛(Ti)、钽(Ta)、铂(Pt)、钪(Sc)、ITO或IZO。第四导电层1600可以具有多层结构，例如，第四导电层1600可以具有Ti/Al的两层结构或Ti/Al/Ti的三层结构。
第二平坦化层123可以覆盖第四导电层1600并且可以位于第一平坦化层121之上或被布置在第一平坦化层121上。第二平坦化层123可以包括有机绝缘材料。在一个实施例中，例如，第二平坦化层123可以包括光刻胶、BCB、聚酰亚胺、HMDSO、PMMA、PS、具有苯酚基团的聚合物衍生物、丙烯酸聚合物、酰亚胺类聚合物、芳基醚类聚合物、酰胺类聚合物、氟类聚合物、对二甲苯类聚合物、乙烯醇类聚合物或其任何混合物。
图11中所示的第五导电层1700可以位于第二平坦化层123之上或被布置在第二平坦化层123上。第五导电层1700可以包括数据线1710、电力电压线1730和第七连接线1740。
数据线1710可以在第二方向(y轴方向)上延伸。数据线1710可以对应于图3的数据线DL。数据线1710可以通过接触孔1710CNT电连接到第二连接线1620，并且因此，来自数据线1710的数据信号Dm可以通过第二连接线1620被传输到第一半导体层1100并且被施加到写入晶体管T2。
电力电压线1730可以大致在第二方向(y轴方向)上延伸。电力电压线1730可以对应于图3的第一电力电压线PL。电力电压线1730可以被配置成将第一电力电压ELVDD施加到像素。如上所述，电力电压线1730可以通过接触孔1730CNT电连接到第六连接线1610，以将第一电力电压ELVDD传输到操作控制晶体管T5和电容器上电极1330。第1-1像素P1-1的电力电压线1730可以和与第1-1像素P1-1邻近的第1-2像素P1-2的电力电压线1730一体地形成为单个整体单元。
第七连接线1740可以通过接触孔1740CNT1电连接到第五连接线1670。此外，第七连接线1740可以通过形成在位于第七连接线1740之上的绝缘层中的接触孔1740CNT2电连接到有机发光二极管OLED的像素电极210(参见图14)。因此，来自第一半导体层1100的驱动电流或第二初始化电压Vint2可以通过第五连接线1670和第七连接线1740被传输到有机发光二极管OLED的像素电极210。
第五导电层1700可以包括金属、合金、导电金属氧化物或透明导电材料。在一个实施例中，例如，第五导电层1700可以包括银(Ag)、含银合金、钼(Mo)、含钼合金、铝(Al)、含铝合金、氮化铝(AlN)、钨(W)、氮化钨(WN)、铜(Cu)、镍(Ni)、铬(Cr)、氮化铬(CrN)、钛(Ti)、钽(Ta)、铂(Pt)、钪(Sc)、ITO或IZO。第五导电层1700可以具有多层结构，例如，第五导电层1700可以具有Ti/Al的两层结构或Ti/Al/Ti的三层结构。
当外部冲击被施加到显示装置时，在显示装置内部的包括无机材料的绝缘层中可能发生裂缝。此外，在像素区中产生的这样的裂缝可能沿着显示装置内部的包括无机材料的绝缘层生长并且延伸到邻近的像素区。因此，由于外部冲击，在多个像素中可能发生缺陷。在本发明的实施例中，显示装置可以防止或最小化这样的裂缝的生长。
如图13中所示，包括无机材料的绝缘层可以包括槽GR1、GR2和GR3或开口。第一槽GR1或第一开口的一部分可以对应于第1-2像素P1-2的区域与相对于第1-1像素P1-1位于第1-2像素P1-2的相反方向(+x方向)上的第一第二像素(在下文中，“第2-1像素”)P2-1的区域之间的边界。第一槽GR1或第一开口的另一部分可以对应于第1-2像素P1-2的区域与(位于+y方向上的)第二第二像素(在下文中，“第2-2像素”)P2-2的区域之间的边界。与第一槽GR1或第一开口间隔开的第二槽GR2或第二开口的一部分也可以对应于第1-2像素P1-2的区域与相对于第1-1像素P1-1位于第1-2像素P1-2的相反方向(+x方向)上的第2-1像素P2-1的区域之间的边界。第三槽GR3或第三开口可以与第一槽GR1或第一开口间隔开，并且可以对应于第1-2像素P1-2的区域与(位于+y方向上的)第2-2像素P2-2的区域之间的边界。
类似地，第一槽GR1或第一开口的一部分可以对应于第1-1像素P1-1的区域与相对于第1-2像素P1-2位于第1-1像素P1-1的相反方向(-x方向)上的第四第二像素(在下文中，“第2-4像素”)P2-4的区域之间的边界。第一槽GR1或第一开口的另一部分可以对应于第1-1像素P1-1的区域与(位于+y方向上的)第三第二像素(在下文中，“第2-3像素”)P2-3的区域之间的边界。与第一槽GR1或第一开口间隔开的第二槽GR2或第二开口的一部分也可以对应于第1-1像素P1-1的区域与相对于第1-2像素P1-2位于第1-1像素P1-1的相反方向(-x方向)上的第2-4像素P2-4的区域之间的边界。第三槽GR3或第三开口可以与第一槽GR1或第一开口间隔开，并且可以对应于第1-1像素P1-1的区域与(位于+y方向上的)第2-3像素P2-3的区域之间的边界。
这里，术语“槽”可以指代形成在绝缘层中的槽，并且槽的深度可以小于绝缘层的厚度。开口可以指代(在z轴方向上)垂直地穿透绝缘层的开口。绝缘层可以包括开口或槽，并且为了方便，以下将描述绝缘层包括槽的情况。
由于外部冲击，在第1-2像素P1-2的区域中的绝缘层中可能形成裂缝。然而，在实施例中，如图13中所示，包含无机材料的绝缘层包括第一至第三槽GR1、GR2和GR3，使得这样的裂缝可以在向第2-1像素P2-1的方向生长时到达第一槽GR1或第二槽GR2，并且因此，裂缝可以不生长到第2-1像素P2-1的区域中。在这样的实施例中，裂缝可以在向第2-2像素P2-2的方向生长时到达第一槽GR1或第三槽GR3，并且因此，裂缝可以不生长到第2-2像素P2-2的区域中。在这样的实施例中，显示装置可以有效地防止或最小化由于外部冲击而可能在像素中的包括无机材料的绝缘层中发生的裂缝生长到邻近的像素中。
在实施例中，代替同时形成第一槽GR1在x轴方向上的部分和第一槽GR1在y轴方向上的部分，部分中的一个可以通过蚀刻工艺形成，并且然后，部分中的另一个可以通过另一蚀刻工艺形成。在实施例中，在第一槽GR1在x轴方向上的部分和第一槽GR1在y轴方向的部分彼此相交的点处可能过度执行蚀刻。在这样的实施例中，可以在无机绝缘层之下提供底部金属层等，以有效地防止由于过度蚀刻而损坏无机绝缘层之下的基板100等。可替代地，可以通过使用第一导电层1200而不是底部金属层来形成这样的过蚀刻防止层。
图13中所示的绝缘层可以是缓冲层111、第一绝缘层113、第二绝缘层115、第三绝缘层117或第四绝缘层118。
在实施例中，在第1-2像素P1-2的区域与相对于第1-1像素P1-1位于第1-2像素P1-2的相反方向(+x方向)上的第2-1像素P2-1的区域之间的边界中，第一槽GR1和第二槽GR2可以彼此间隔开。如图7中所示，第二导电层1300可以包括在第1-2像素P1-2的区域中的电容器上电极1330。电容器上电极1330也可以位于相对于第1-1像素P1-1位于第1-2像素P1-2的相反方向(+x方向)上的第2-1像素P2-1的区域中。第1-2像素P1-2的电容器上电极1330可以通过桥1330BR连接到第2-1像素P2-1的电容器上电极1330。第1-2像素P1-2的电容器上电极1330可以被称为第一第一导电图案(在下文中，“第1-1导电图案”)，并且第2-1像素P2-1的电容器上电极1330可以被称为第二第一导电图案(在下文中，“第1-2导电图案”)。因此，可以理解，桥1330BR将第1-1导电图案连接到第1-2导电图案。因为桥1330BR穿过第1-2像素P1-2的区域与第2-1像素P2-1的区域之间的边界，所以第一槽GR1和第二槽GR2可以为此而彼此间隔开。在这样的实施例中，桥1330BR可以在第一槽GR1与第二槽GR2之间穿过。
第1-2像素P1-2的电容器上电极1330、第2-1像素P2-1的电容器上电极1330和桥1330BR可以如图7中所示的那些彼此一体地形成为单个整体单元。
在实施例中，如图15中所示，当从垂直于基板100的方向(z轴方向)观看时，第一槽GR1在第二槽GR2的方向(-y方向)上的末端可以与桥1330BR在第一槽GR1的方向(+y方向)上的一个边缘重叠。在这样的实施例中，第二槽GR2在第一槽GR1的方向(+y方向)上的末端可以与桥1330BR在第二槽GR2的方向(-y方向)上的一个边缘重叠。
作为参考，图15图示出缓冲层111、第一绝缘层113、第二绝缘层115、第三绝缘层117和第四绝缘层118中的全部被认为是包括无机材料的绝缘层并且第一槽GR1和第二槽GR2被形成在包括无机材料的绝缘层中的实施例。
尽管图14和图15图示出第三绝缘层117和第四绝缘层118保留在桥1330BR的上表面的整个区域上，但是本公开不限于此。在一个可替代的实施例中，例如，如是示意性地图示出显示装置的一部分的截面图的图16和图17中所示，可以被称为第二绝缘层的第三绝缘层117和第四绝缘层118可以包括与可以被称为第一绝缘层的缓冲层111、第一绝缘层113和第二绝缘层115的第一槽GR1相对应的第一附加开口AOP1。在这样的实施例中，第三绝缘层117和第四绝缘层118可以包括与缓冲层111、第一绝缘层113和第二绝缘层115的第二槽GR2相对应的第二附加开口AOP2，并且第三绝缘层117和第四绝缘层118可以包括将第一附加开口AOP1连接到第二附加开口AOP2的连接开口COP。第一附加开口AOP1、连接开口COP和第二附加开口AOP2可以彼此连续。
因此，如图16中所示，在垂直于y轴的截面中，可以出现连接开口COP位于桥1330BR之上或被布置在桥1330BR上。此外，如图17中所示，第一附加开口AOP1、连接开口COP和第二附加开口AOP2可以出现在垂直于x轴的截面中。也就是说，当缓冲层111、第一绝缘层113和第二绝缘层115如上所述具有与是平面图的图13中所示的形状相同的形状时，第三绝缘层117和第四绝缘层118可以具有包括其中在图13中第一槽GR1和第二槽GR2彼此连接并且一体的槽的绝缘层的形状。
在实施例中，如图15中所示，第一平坦化层121可以填充第一槽GR1和第二槽GR2。可替代地，如图17中所示，第一平坦化层121可以填充第一槽GR1、第二槽GR2、第一附加开口AOP1、第二附加开口AOP2和连接开口COP。如上所述，第一平坦化层121可以包括有机绝缘材料。因此，当可能在包括无机材料的绝缘层中形成并且沿着绝缘层生长的裂缝到达包括有机绝缘材料的第一平坦化层121时，该裂缝可以不再进一步生长。
在实施例中，第一槽GR1和第二槽GR2被形成或限定在包括无机材料的绝缘层中，使得如图6、图7和图9中所示，第一栅线1210、第二栅线1230、第三栅线1310、第四栅线1320、第五栅线1520和第六栅线1530可以不延伸超出第一槽GR1或第二槽GR2。在这样的实施例中，如上所述，第八连接线1691至第十一连接线1694可以位于可以被称为第三绝缘层的第一平坦化层121之上或被布置在第一平坦化层121上，并且第八连接线1691至第十一连接线1694可以延伸超出第一槽GR1或第二槽GR2以将第一栅线1210、第二栅线1230、第三栅线1310、第四栅线1320、第五栅线1520和第六栅线1530电连接到对应的栅线。
在一个实施例中，例如，第八连接线1691可以通过接触孔1691CNT1连接到第三栅线1310。在这样的实施例中，第八连接线1691可以将第1-1像素P1-1的第三栅线1310电连接到相对于第1-2像素P1-2位于第1-1像素P1-1的相反方向(-x方向)上的像素的第三栅线1310。第九连接线1692可以通过接触孔1692CNT1连接到第四栅线1320。此外，第九连接线1692可以将第1-1像素P1-1的第四栅线1320电连接到相对于第1-2像素P1-2位于第1-1像素P1-1的相反方向(-x方向)上的像素的第四栅线1320。
另外，第三平坦化层125可以覆盖第五导电层1700并且可以位于第二平坦化层123之上或被布置在第二平坦化层123上。第三平坦化层125可以包括有机绝缘材料。在一个实施例中，例如，第三平坦化层125可以包括光刻胶、BCB、聚酰亚胺、HMDSO、PMMA、PS、具有苯酚基团的聚合物衍生物、丙烯酸聚合物、酰亚胺类聚合物、芳基醚类聚合物、酰胺类聚合物、氟类聚合物、对二甲苯类聚合物、乙烯醇类聚合物或其任何混合物。
有机发光二极管OLED可以位于第三平坦化层125之上或被布置在第三平坦化层125上。有机发光二极管OLED可以包括像素电极210、包括发射层的中间层220和对电极230。
像素电极210可以是(半)透明电极或反射电极。在一个实施例中，例如，像素电极210可以包括包含Ag、Mg、Al、Pt、Pd、Au、Ni、Nd、Ir、Cr或其任何化合物的反射层和位于反射层之上或被布置在反射层上的透明或半透明电极层。透明或半透明电极层可以包括选自ITO、IZO、氧化锌(ZnO)、氧化铟(In2O3)、氧化铟镓(“IGO”)和氧化铝锌(“AZO”)中的至少一种。在一个实施例中，例如，像素电极210可以具有ITO/Ag/ITO的三层结构。
像素限定层127可以被设置或被布置在第三平坦化层125之上。像素限定层127可以增加像素电极210的边缘与在像素电极210之上的对电极230之间的距离，以防止在像素电极210的边缘处发生电弧等。
像素限定层127可以包括诸如聚酰亚胺、聚酰胺、丙烯酸树脂、BCB和酚醛树脂中的至少一种的有机绝缘材料。
有机发光二极管OLED的中间层220的至少一部分可以被布置在由像素限定层127限定或通过像素限定层127限定的开口中。中间层220可以包括发射层。
发射层可以包括包含发射红光、绿光、蓝光或白光的荧光或磷光材料的有机材料。
发射层可以包括低分子量有机材料或高分子量有机材料，并且诸如空穴传输层(“HTL”)、空穴注入层(“HIL”)、电子传输层(“ETL”)和电子注入层(“EIL”)的功能层可以可选地进一步被设置在发射层之下和之上。
发射层可以具有与像素电极210中的每一个相对应的图案化形状。被包括在中间层220中的除了发射层之外的层可以进行各种修改，例如跨多个像素电极210一体地形成为单个整体单元。
对电极230可以是透明电极或反射电极。在一个实施例中，例如，对电极230可以是透明或半透明电极，并且可以包括具有低功函数并且包含Li、Ca、LiF、Al、Ag、Mg或其任何化合物的薄金属层。在实施例中，对电极230可以进一步包括位于薄金属层之上或被布置在薄金属层上的诸如ITO、IZO、ZnO或In2O3的透明导电氧化物(“TCO”)层。对电极230可以遍及显示区DA的整个表面一体地形成为单个整体单元，并且可以被设置或被布置在中间层220和像素限定层127之上。
图18是示意性地图示出根据实施例的显示装置的一部分的截面的截面图。
除了缓冲层111不被图案化并且底部金属层BML位于缓冲层111之上或被布置在缓冲层111上之外，图18中所示的显示装置与以上参考图15所述的显示装置大致相同。在这样的实施例中，当形成第一槽GR1和第二槽GR2等时，底部金属层BML可以防止底部金属层BML之下的基板100被损坏。当从垂直于基板100的方向(z轴方向)观看时，底部金属层BML可以具有与第一槽GR1和第二槽GR2等类似的形状并且可以与第一槽GR1和第二槽GR2等大致重叠。
图19和图20是示意性地图示出被包括在根据实施例的显示装置中的导电层的平面图。
如图19中所示，桥1330BR可以包括将第1-2像素P1-2的电容器上电极1330连接到第2-1像素P2-1的电容器上电极1330的第一插脚1330BR1和将第1-2像素P1-2的电容器上电极1330连接到第2-1像素P2-1的电容器上电极1330并且与第一插脚1330BR1间隔开的第二插脚1330BR2。可替代地，如是示意性地图示出被包括在根据实施例的显示装置中的导电层的平面图的图20中所示，桥1330BR可以包括沿着桥1330BR的延伸方向(x轴方向)的多个通孔1330BRH。图20图示出桥1330BR包括两个通孔1330BRH。
在实施例中，如图12中所示，位于第1-2像素P1-2中的第1-1半导体层1101和位于(在+y方向上)与第1-2像素P1-2邻近的第2-2像素P2-2中的第1-2半导体层1102可以通过桥1100BR互连。如图12中所示，第1-1半导体层1101、第1-2半导体层1102和桥1100BR可以一体地形成为单个整体单元。如图13中所示，桥1100BR可以位于第1-2像素P1-2的区域与第2-2像素P2-2的区域之间的边界处，并且可以在彼此间隔开的第一槽GR1和第三槽GR3之间穿过。
在这样的实施例中，位于第1-2像素P1-2中的第1-1半导体层1101和位于第2-2像素P2-2中的第1-2半导体层1102可以连接到与第1-1半导体层1101和第1-2半导体层1102一体地形成为单个整体单元的桥1100BR，而不是连接到位于与第1-1半导体层1101和第1-2半导体层1102不同的层中的导电层，来简化其连接结构以降低每个像素的尺寸，从而实现高分辨率显示装置。
图21是示意性地图示出沿着图4的线XIX-XIX’截取的截面的截面图，并且图22是示意性地图示出沿着图4的线XX-XX’截取的截面的截面图。
在实施例中，如图21和图22中所示，第一平坦化层121可以填充第一槽GR1和第三槽GR3。如上所述，第一平坦化层121可以包括有机绝缘材料。因此，当可能在包括无机材料的绝缘层中发生并且沿着绝缘层生长的裂缝到达包括有机绝缘材料的第一平坦化层121时，该裂缝可以不再进一步生长。
在实施例中，如图22中所示，当从垂直于基板100的方向(z轴方向)观看时，第一槽GR1在第三槽GR3的方向(-x方向)上的末端可以与桥1100BR在第一槽GR1的方向(+x方向)上的一个边缘重叠。在这样的实施例中，第三槽GR3在第一槽GR1的方向(+x方向)上的末端可以与桥1100BR在第三槽GR3的方向(-x方向)上的一个边缘重叠。
作为参考，图21和图22图示出缓冲层111、第一绝缘层113、第二绝缘层115、第三绝缘层117和第四绝缘层118中的全部被认为是包括无机材料的绝缘层并且第一槽GR1和第三槽GR3被形成在包括无机材料的绝缘层中的实施例。
图23和图24是示意性地图示出根据实施例的显示装置的一部分的截面的截面图。
如所示，在显示装置的实施例中，第一导电层1200可以包括屏蔽层SHL。当从垂直于基板100的方向(z轴方向)观看时，屏蔽层SHL可以与桥1100BR重叠。
当缓冲层111、第一绝缘层113、第二绝缘层115、第三绝缘层117和第四绝缘层118的一部分被去除以形成第一槽GR1和第三槽GR3等时，屏蔽层SHL可以保护和防止屏蔽层SHL之下的层被损坏。在实施例中，如图23中所示，当在屏蔽层SHL之上去除第二绝缘层115、第三绝缘层117和第四绝缘层118的一部分时，包括金属的屏蔽层SHL可以保护屏蔽层SHL之下的层。
图24图示出屏蔽层SHL的宽度大于桥1100BR在垂直于将第1-2像素P1-2的区域的中心连接到第2-2像素P2-2的区域的中心的假想直线(平行于y轴)的方向(x轴方向)上的宽度的实施例。因此，可以可靠地保护屏蔽层SHL之下的桥1100BR。
在显示装置的实施例中，可以被称为第二绝缘层的第二绝缘层115、第三绝缘层117和第四绝缘层118可以包括与可以被称为第一绝缘层的第一绝缘层113和缓冲层111的第一槽GR1相对应的第一附加开口AOP1。在这样的实施例中，第二绝缘层115、第三绝缘层117和第四绝缘层118可以包括与第一绝缘层113和缓冲层111的第三槽GR3相对应的第二附加开口AOP2，并且第二绝缘层115、第三绝缘层117和第四绝缘层118可以包括将第一附加开口AOP1连接到第二附加开口AOP2的连接开口COP。第一附加开口AOP1、连接开口COP和第二附加开口AOP2可以彼此连续或连接。
在实施例中，如图23中所示，在垂直于x轴的截面中，可以出现连接开口COP位于屏蔽层SHL之上或被布置在屏蔽层SHL上。在实施例中，如图24中所示，第一附加开口AOP1、连接开口COP和第二附加开口AOP2可以出现在垂直于y轴的截面中。在缓冲层111和第一绝缘层113如上所述具有与是平面图的图13中所示的形状相同的形状的实施例中，第二绝缘层115、第三绝缘层117和第四绝缘层118可以具有包括其中在图13中第一槽GR1和第三槽GR3彼此连接并且一体的槽的绝缘层的形状。
在实施例中，如图23和图24中所示，第一平坦化层121可以填充第一槽GR1、第三槽GR3、第一附加开口AOP1、第二附加开口AOP2和连接开口COP。如上所述，第一平坦化层121可以包括有机绝缘材料。因此，当可能在包括无机材料的绝缘层中发生并且沿着绝缘层生长的裂缝到达包括有机绝缘材料的第一平坦化层121时，该裂缝可以不再进一步生长。
在实施例中，如图24中所示，当从垂直于基板100的方向(z轴方向)观看时，第一槽GR1在第三槽GR3的方向(-x方向)上的末端可以与屏蔽层SHL在第一槽GR1的方向(+x方向)上的一个边缘重叠。在这样的实施例中，第三槽GR3在第一槽GR1的方向(+x方向)上的末端可以与屏蔽层SHL在第三槽GR3的方向(-x方向)上的一个边缘重叠。在这样的实施例中，第一槽GR1和第三槽GR3可以通过使用包括金属的屏蔽层SHL被形成在屏蔽层SHL外部。
在图24中所示的实施例中，仅缓冲层111可以被称为第一绝缘层，第一绝缘层113可以被称为第二绝缘层，并且第二绝缘层115、第三绝缘层117和第四绝缘层118可以被称为第三绝缘层。在这种情况下，作为第一绝缘层的缓冲层111可以包括第一槽GR1和第三槽GR3，作为第二绝缘层的第一绝缘层113可以包括暴露第一槽GR1的第一附加开口和暴露第三槽GR3的第二附加开口，并且作为第三绝缘层的第二绝缘层115、第三绝缘层117和第四绝缘层118可以包括暴露第一附加开口的第三附加开口、暴露第二附加开口的第四附加开口以及将第三附加开口连接到第四附加开口的连接开口。在这种情况下，第三附加开口、连接开口和第四附加开口可以彼此连续或连接。
图25和图26是在多个像素中示意性地图示出被包括在根据实施例的显示装置中的第一半导体层的平面图。
在实施例中，如图25中所示，桥1100BR可以包括将第1-2像素P1-2的第1-1半导体层1101连接到第2-2像素P2-2的第1-2半导体层1102的第一插脚1100BR1和将第1-2像素P1-2的第1-1半导体层1101连接到第2-2像素P2-2的第1-2半导体层1102的第二插脚1100BR2。可替代地，如是示意性地图示出被包括在显示装置中的第一半导体层的平面图的图26中所示，桥1100BR可以包括沿着桥1100BR的延伸方向(y轴方向)的多个通孔1100BRH。图26图示出桥1100BR包括两个通孔1100BRH。
图27是在多个像素中示意性地图示出被包括在根据实施例的显示装置中的绝缘层的平面图。
在不同于图7中所示在第1-2像素P1-2和第2-1像素P2-1中电容器上电极1330不直接彼此连接的实施例中，其中形成槽的绝缘层可以具有如图27中所示的形状。在这样的实施例中，图13中的第一槽GR1和第二槽GR2可以彼此连接并且一体。
图28是示意性地图示出根据实施例的显示装置的一部分的截面的截面图。
在以上参考图15所述的显示装置的实施例中，可以在形成第一槽GR1和第二槽GR2的部分中完全去除缓冲层111。然而，本公开不限于此。在一个可替代的实施例中，例如，如图28中所示，缓冲层111可以在形成第一槽GR1和第二槽GR2的部分中部分保留而不是完全去除。在这样的实施例中，在形成第一槽GR1和第二槽GR2的部分处的缓冲层111的厚度可以小于在桥1330BR之下的缓冲层111的厚度。这样的修改也可以应用于以上参考图17、图22和图24所述的实施例。
根据如上所述的实施例，显示装置可以显示高分辨率图像，具有低的由于外部冲击导致的缺陷率。
本发明不应被解释为限于在本文中阐述的实施例。相反，提供这些实施例使得本公开将是透彻的和完整的，并将向本领域技术人员充分传达本发明的构思。
尽管已经参考本发明的实施例具体地示出和描述了本发明，但是本领域普通技术人员将理解，可以在形式和细节上对本发明进行各种改变，而不脱离所附权利要求书所限定的本发明的精神或范围。

Claims (20)

1.一种显示装置，包括：
基板，包括彼此邻近的第一像素区和第二像素区；
第一绝缘层，被布置在所述基板上，其中，与所述第一像素区和所述第二像素区之间的边界相对应的第一槽或第一开口以及与所述第一像素区和所述第二像素区之间的所述边界相对应的第二槽或第二开口被限定在所述第一绝缘层中，并且所述第二槽或所述第二开口与所述第一槽或所述第一开口隔开；以及
第一导电层，被布置在所述第一绝缘层之上，其中，所述第一导电层包括被布置在所述第一像素区中的第一导电图案、被布置在所述第二像素区中的第二导电图案以及将所述第一导电图案连接到所述第二导电图案的桥。
2.根据权利要求1所述的显示装置，其中，所述第一导电图案、所述第二导电图案和所述桥彼此一体地形成为单个整体单元。
3.根据权利要求1所述的显示装置，其中，所述桥在所述第一槽或所述第一开口与所述第二槽或所述第二开口之间穿过。
4.根据权利要求1所述的显示装置，其中，
当从垂直于所述基板的方向观看时，所述第一槽或所述第一开口在从所述第一槽或所述第一开口到所述第二槽或所述第二开口的方向上的末端与所述桥在从所述桥到所述第一槽或所述第一开口的方向上的一个边缘重叠，并且
所述第二槽或所述第二开口在从所述第二槽或所述第二开口到所述第一槽或所述第一开口的方向上的末端与所述桥在从所述桥到所述第二槽或所述第二开口的方向上的另一边缘重叠。
5.根据权利要求1所述的显示装置，进一步包括：
第二绝缘层，覆盖所述第一导电层，
其中，暴露所述第一槽或所述第一开口的第一附加开口、暴露所述第二槽或所述第二开口的第二附加开口以及将所述第一附加开口连接到所述第二附加开口的连接开口被限定在所述第二绝缘层中，并且
所述第一附加开口、所述连接开口和所述第二附加开口彼此连接。
6.根据权利要求5所述的显示装置，其中，
所述第一导电层进一步包括被布置在所述第一像素区中的第一线和被布置在所述第二像素区中的第二线，并且
所述显示装置进一步包括：
第三绝缘层，被布置在所述第二绝缘层之上，并且填充所述第一槽或所述第一开口、所述第二槽或所述第二开口、所述第一附加开口、所述第二附加开口和所述连接开口；以及
第二导电层，被布置在所述第三绝缘层之上，其中，所述第二导电层包括连接导电图案，所述连接导电图案通过经由限定在所述第二绝缘层和所述第三绝缘层中的接触孔接触所述第一线和所述第二线而将所述第一线电连接到所述第二线。
7.根据权利要求1-6中任一项所述的显示装置，其中，所述桥包括将所述第一导电图案连接到所述第二导电图案的第一插脚和将所述第一导电图案连接到所述第二导电图案的第二插脚。
8.根据权利要求1-6中任一项所述的显示装置，其中，多个通孔被限定为穿过所述桥。
9.一种显示装置，包括：
基板，包括彼此邻近的第一像素区和第二像素区；
第一绝缘层，被布置在所述基板之上，其中，与所述第一像素区和所述第二像素区之间的边界相对应的第一槽或第一开口以及与所述第一像素区和所述第二像素区之间的所述边界相对应的第二槽或第二开口被限定在所述第一绝缘层中，并且所述第二槽或所述第二开口与所述第一槽或所述第一开口隔开；以及
第一半导体层，被布置在所述第一绝缘层之上，其中，所述第一半导体层包括被布置在所述第一像素区中的第1-1半导体层、被布置在所述第二像素区中的第1-2半导体层以及将所述第1-1半导体层连接到所述第1-2半导体层的桥。
10.根据权利要求9所述的显示装置，其中，所述第1-1半导体层、所述第1-2半导体层和所述桥彼此一体地形成为单个整体单元。
11.根据权利要求9所述的显示装置，其中，所述桥在所述第一槽或所述第一开口与所述第二槽或所述第二开口之间穿过。
12.根据权利要求9所述的显示装置，其中，
当从垂直于所述基板的方向观看时，所述第一槽或所述第一开口在从所述第一槽或所述第一开口到所述第二槽或所述第二开口的方向上的末端与所述桥在从所述桥到所述第一槽或所述第一开口的方向上的一个边缘重叠，并且
所述第二槽或所述第二开口在从所述第二槽或所述第二开口到所述第一槽或所述第一开口的方向上的末端与所述桥在从所述桥到所述第二槽或所述第二开口的方向上的另一边缘重叠。
13.根据权利要求9所述的显示装置，进一步包括：
第二绝缘层，覆盖所述第一半导体层；以及
第一导电层，被布置在所述第二绝缘层之上，其中，所述第一导电层包括当从垂直于所述基板的方向观看时与所述桥重叠的屏蔽层。
14.根据权利要求13所述的显示装置，其中，暴露所述第一槽或所述第一开口的第一附加开口和暴露所述第二槽或所述第二开口的第二附加开口被限定在所述第二绝缘层中。
15.根据权利要求14所述的显示装置，其中，
当从垂直于所述基板的所述方向观看时，所述第一槽或所述第一开口在从所述第一槽或所述第一开口到所述第二槽或所述第二开口的方向上的末端与所述屏蔽层在从所述屏蔽层到所述第一槽或所述第一开口的方向上的一个边缘重叠，并且
所述第二槽或所述第二开口在从所述第二槽或所述第二开口到所述第一槽或所述第一开口的方向上的末端与所述屏蔽层在从所述屏蔽层到所述第二槽或所述第二开口的方向上的另一边缘重叠。
16.根据权利要求14所述的显示装置，进一步包括：
第三绝缘层，覆盖所述第一导电层，
其中，暴露所述第一附加开口的第三附加开口、暴露所述第二附加开口的第四附加开口以及将所述第三附加开口连接到所述第四附加开口的连接开口被限定在所述第三绝缘层中，并且
所述第三附加开口、所述连接开口和所述第四附加开口彼此连接。
17.根据权利要求13所述的显示装置，其中，所述屏蔽层在垂直于将所述第一像素区的中心连接到所述第二像素区的中心的假想直线的方向上的宽度大于所述桥在垂直于所述假想直线的所述方向上的宽度。
18.根据权利要求13所述的显示装置，其中，所述第一导电层进一步包括被布置在所述第一像素区和所述第二像素区中的每一个中的驱动栅电极。
19.根据权利要求9-18中任一项所述的显示装置，其中，所述桥包括将所述第1-1半导体层连接到所述第1-2半导体层的第一插脚和将所述第1-1半导体层连接到所述第1-2半导体层的第二插脚。
20.根据权利要求9-18中任一项所述的显示装置，其中，多个通孔被限定在所述桥中。
CN202210391671.XA 2021-05-24 2022-04-14 显示装置 Pending CN115394806A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2021-0066339 2021-05-24
KR1020210066339A KR20220158913A (ko) 2021-05-24 2021-05-24 디스플레이 장치

Publications (1)

Publication Number Publication Date
CN115394806A true CN115394806A (zh) 2022-11-25

Family

ID=83470906

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202210391671.XA Pending CN115394806A (zh) 2021-05-24 2022-04-14 显示装置
CN202220860592.4U Active CN217562573U (zh) 2021-05-24 2022-04-14 显示装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202220860592.4U Active CN217562573U (zh) 2021-05-24 2022-04-14 显示装置

Country Status (3)

Country Link
US (1) US20220376011A1 (zh)
KR (1) KR20220158913A (zh)
CN (2) CN115394806A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20240137175A (ko) * 2023-03-07 2024-09-20 삼성디스플레이 주식회사 표시 장치

Also Published As

Publication number Publication date
KR20220158913A (ko) 2022-12-02
US20220376011A1 (en) 2022-11-24
CN217562573U (zh) 2022-10-11

Similar Documents

Publication Publication Date Title
KR20200028567A (ko) 표시 장치
US20230413620A1 (en) Display apparatus
US20230263009A1 (en) Display device
CN217562573U (zh) 显示装置
US12082461B2 (en) Display apparatus including connecting electrode layer
CN219553633U (zh) 显示装置
CN218513458U (zh) 显示设备
US20230403879A1 (en) Display device
US20230122296A1 (en) Display apparatus
US20240040863A1 (en) Display apparatus
US20230320151A1 (en) Display apparatus
KR20240144675A (ko) 디스플레이 장치
US20240324324A1 (en) Display apparatus
US20220415994A1 (en) Display apparatus and method of manufacturing the same
US20240324374A1 (en) Display panel
KR20240044581A (ko) 디스플레이 장치
CN118695702A (zh) 显示装置
KR20240144643A (ko) 디스플레이 장치
KR20230074371A (ko) 표시 장치
KR20240099547A (ko) 디스플레이 장치
KR20240098284A (ko) 디스플레이 장치
KR20240049739A (ko) 표시 장치
CN113782567A (zh) 显示装置及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination