CN115380373A - 具有改进的热性能的功率模块装置 - Google Patents

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Abstract

提供一种功率模块装置(100)，从第一主侧(102)到第二主侧(104)依次包括：基板(110)；基板(110)上的电绝缘的陶瓷层(120)；陶瓷层(120)上的电绝缘的第一绝缘层(130)，其中第一绝缘层(130)包括预浸材料并且具有小于100μm的层厚度(d4)；第一绝缘层(130)上的导电引线框架(140)，其中引线框架(140)与基板(110)电绝缘；引线框架(140)上的功率半导体装置(150)；以及在功率半导体装置(150)上的电绝缘的第二绝缘层(160)，使得功率半导体装置(150)嵌入在引线框架(140)和第二绝缘层(160)之间。

Description

具有改进的热性能的功率模块装置
技术领域
本发明涉及电力电子(PE)领域，具体地，涉及一种具有嵌入式功率半导体装置的功率模块装置。
背景技术
在传统的功率模块中，功率半导体芯片(诸如绝缘栅双极晶体管(IGBT)芯片、功率金属氧化物半导体场效应晶体管(MOSFET)芯片或功率二极管芯片)被焊接至直接覆铜(DBC)衬底，以确保良好的热接触和热扩散。包括陶瓷芯层和陶瓷芯层两侧的铜(Cu)层的DBC衬底以其优异的导热性和导电性以及良好的机械性能而闻名。为了制造DBC衬底，通常在1000℃以上的高温下将铜箔直接粘合至陶瓷芯层。为了避免制造过程中DBC衬底弯曲，具有相同厚度的铜箔被粘合在陶瓷芯层的两侧。因此，DBC衬底具有对称的Cu/陶瓷/Cu结构。焊接在DBC衬底上的半导体芯片通常是通过引线粘合的方式接触的，并且通常使用硅胶提供电绝缘以及机械和环境保护。市售的DBC衬底的陶瓷芯层具有至少250μm的层厚度，导致DBC衬底的热阻受到限制。
基于宽带隙(WBG)半导体的功率半导体装置(如碳化硅(SiC)基功率半导体装置或氮化镓(GaN)基功率半导体装置)具有快速开关能力，可降低电力电子(PE)应用中的开关损耗。功率半导体装置中的较低的开关损耗能够实现例如更高的开关频率，这对于系统设计的许多方面是有益的，例如更高的功率密度和/或降低对冷却的要求。然而，开关损耗不仅取决于功率半导体装置本身的技术，还取决于换向电路或门(控制)电路中的寄生电感等寄生参数。寄生参数很大程度上取决于封装。因此，为了充分利用功率半导体装置的快速开关能力，必须对集成了功率半导体装置的功率模块的设计给予很多关注，以实现例如换向路径和栅极的低电感、平衡的动态和电流共享，所有这些最终导致无临界振荡的快速开关。
允许构建快速开关功率模块的最具吸引力的技术之一是嵌入功率半导体装置的印刷电路板(PCB)。PCB嵌入允许灵活的模块布局——可以为每个功率半导体装置单独处理模块封装特性。此外，PCB嵌入简化了其他组件(栅极驱动器、电阻器、电容器、温度传感器等)与功率半导体装置在模块中的直接集成，并且非常靠近功率半导体装置。另一个优势是可以嵌入与传统功率模块外壳具有相同尺寸或外形因素的外壳中，从而能够在现有的PE设计中直接替换传统功率模块。
US 2015/0223320 A1公开了一种PCB嵌入式功率模块，其中功率半导体装置嵌入在预浸材料层中(例如FR-4)，该层夹在两个PCB材料的刚性芯层之间(例如FR-4)，或者该功率半导体装置至少部分嵌入空腔中，该空腔在通过预浸材料层相互连接的两个PCB材料刚性层之一中。为了对处理更高电压的功率半导体设备进行电绝缘，需要相对较大厚度的PCB材料芯层。在这种已知的PCB嵌入式功率模块中，这种具有较大厚度的PCB材料芯层存在热阻相对较高和热性能相对较差的缺点。
在Daniel J.Kearney等人的“用于低压电力电子应用的PCB嵌入式半导体”中(IEEE组件、包装和制造技术汇刊,第7卷，第3期，2017年3月，第387-395页)，描述了一种PCB功率模块装置，包括一个基于六个IGBT和六个二极管的三相逆变器，作为传统的直接覆铜(DBC)封装的替代方案，其中功率半导体芯片(IGBT和二极管)直接粘合到DBC衬底上。在这个PCB功率模块中，六个IGBT和六个二极管的芯片被烧结到带有预加工腔的铜引线框架上。引线框架提供机械支撑、增强热扩散并将电势分布至芯片的底部电极。带有芯片的引线框架被夹在两个绝缘层之间。为了从顶部进入并接触芯片顶部的金属化层，通过激光钻孔穿过顶部的绝缘层，并用铜填充以形成铜通孔。具有嵌入式半导体的引线框架通过下绝缘层附接至铜基板，最终完成PCB功率模块结构。使用通过预浸料层连接至铜基板的引线框架来代替传统的DBC衬底，被描述为在改善热扩散方面具有优势，从而降低了最高装置温度。然而，电子装置绝缘和集成到层压工艺中所需的预浸料层存在具有相对较高的热阻的缺点，因此其热性能仍然相对较差。
Johann Schnur等人在CIPS2018第10届集成电力电子系统国际会议上的“具有集成的介电热交换器的PCB嵌入式功率模块的设计和制造”中，描述了一种通过使用介电冷却剂进一步提高热性能的替代方法。所描述的功率模块包括嵌入PCB材料中的IGBT芯片，该模块不需要对冷却器进行任何电绝缘，并且可以缩短从IGBT芯片到冷却器的热路径。然而，与其他已知设计相比，通过介电冷却剂与IGBT芯片的底部电极的电连接可能更复杂且更不可靠。
由非专利文献XP055733285可知，其公开了一种高功率密度转换器模块，其包括具有集成的薄型低温共烧陶瓷(low temperature cofired ceramic，LTCC)电感器的底部PCB，以及顶部PCB，其中集成了降压转换器电路的低侧MOSFET和高侧MOSFET。LTCC电感器包括底部金属化层。
从非专利文献XP011769568可知，一种PCB嵌入式芯片结构，包括第一绝缘层、引线框架、功率芯片和第二绝缘层。
从非专利文献XPO011708538可知，一种PCB嵌入芯片技术，其中半导体装置被嵌入至FR-4层板中。
发明内容
本发明的一个目的是提供一种具有嵌入式功率半导体装置的可靠的功率模块装置及其制造方法。该功率模块装置具有改进的热性能。
本发明的目的是通过根据权利要求1的功率模块装置来实现的。本发明的进一步拓展在从属权利要求中具体说明。
在示例性实施例中，功率模块装置具有第一主侧和与第一主侧相对的第二主侧。按照从第一主侧到第二主侧的顺序，功率模块装置依次包括基板、基板上的电绝缘陶瓷层、陶瓷层上的电绝缘的第一绝缘层、第一绝缘层上的导电的引线框架、引线框架上的功率半导体装置、以及功率半导体装置上的电绝缘的第二绝缘层，使得功率半导体装置嵌入在引线框架和第二绝缘层之间。引线框架通过第一绝缘层和陶瓷层与基板电绝缘。第一绝缘层包括预浸材料，确保陶瓷层与引线框架之间良好的机械连接和稳定连接。另一方面，考虑到为基板提供电绝缘的陶瓷层，它可以相对较薄。由于陶瓷材料比预浸材料高的高导热率，其提高了功率模块装置的热性能，同时陶瓷层和引线框架之间的第一绝缘层可以相对较薄，并在引线框架和陶瓷层之间提供可靠连接。
第一绝缘层的层厚度小于100μm。第一绝缘层的厚度显著低于在比较示例中引线框架至基板的电绝缘所需的厚度，在该示例中，仅通过预浸材料制成的绝缘层将基板与引线框架隔开。
在示例性实施例中，第一绝缘层与引线框架直接接触。引线框架和包括预浸材料的第一绝缘层之间的粘结力相对较高，并且引线框架和第一绝缘层之间的连接可以承受装置运行期间的热循环。
在示例性实施例中，基板可以包括导电材料。例如，基板可以包括金属，例如铜。在该示例性实施例中，基板适用于连接至冷却器。金属，特别是铜，具有相对高的导电性和导热性。它具有良好的散热性能，并且对陶瓷层具有非常好的粘结力。
在示例性实施例中，第二绝缘层包括预浸材料。在第二绝缘层包括预浸材料的情况下，可以在施加压力和加热的单个预浸料粘合工艺中完成功率半导体装置的嵌入和引线框架与陶瓷层之间的连接的形成。因此，有利于功率模块装置的制造。
在示例性实施例中，功率模块装置包括位于与功率半导体装置相对的一侧的第二绝缘层上的导电层，其中，功率半导体装置通过至少一个延伸穿过第二绝缘层的通孔，电连接至导电层。
第一绝缘层的层厚度可以小于70μm。
在示例性实施例中，陶瓷层包括具有热导率高于20W/(m×K)的电绝缘的陶瓷层，例如氧化铝(Al2O3)或氮化铝(AIN)或氮化硅(Si3N4)。高于20W/(m×K)的热导率显著高于目前可用的所有预浸料或PCB材料。
在一个示例性实施例中，在引线框架内与第一绝缘层相对的一侧形成凹槽，并且至少一部分功率半导体装置被布置在凹槽中。凹槽有利于将功率半导体装置嵌入功率模块装置中。
在示例性实施例中，陶瓷层的层厚度为200μm或更小，或者为100μm或更小。例如，陶瓷层的层厚度可以在50μm至200μm的范围内或在50μm至100μm的范围内。具有这一层厚度，陶瓷层和相对薄的第一绝缘层可以为所有所关注的电压等级提供充分的电绝缘。
在示例性实施例中，功率半导体装置是具有底侧的半导体芯片，其中金属化层在底侧上形成，并且金属化层电连接和热连接至引线框架。在这一示例性实施例中，促进了与引线框架的电接触和热接触。
在示例性实施例中，功率半导体装置包括绝缘栅双极晶闸管、晶闸管、金属-绝缘体-半导体场效应晶体管、结型场效应晶体管、二极管和肖特基二极管中的至少一个。
在示例性实施例中，在陶瓷层和第一绝缘层之间设置粘结层，其中粘结层包括金属层，例如铜层。粘结层的厚度可以小于50μm或小于25μm或小于10μm。其中，第一绝缘层和陶瓷层可以与粘结层直接接触。粘结层提供陶瓷层和第一绝缘层的预浸材料之间的改进的粘结。
在另一个示例性实施例中，第一绝缘层与陶瓷层直接接触。
可以通过根据权利要求16所述的方法制造上述任何实施例所述的功率模块装置。
附图说明
通过以下参照附图对实施例的详细描述，本发明的主题对于本领域技术人员而言将变得清楚的，其中：
图1A示出了根据第一实施例的功率模块装置的横截面：
图1B示出了根据第一实施例的修改的功率模块装置的横截面；
图2A-2D说明了用于制造图1A的功率模块装置的方法的示例性实施例中的方法步骤；
图3说明了用于制造图1B的功率模块装置的方法的示例性实施例中的方法步骤；
图4A示出了根据第二实施例的功率模块装置的横截面；
图4B示出了根据第二实施例的修改的功率模块装置的横截面；
图5A-5C说明了用于制造图4A的功率模块装置的方法的示例性实施例中的方法步骤；
图6A示出了根据第三实施例的功率模块装置的横截面；
图6B示出了根据第三实施例的修改的功率模块装置的横截面；以及
图7A-7C说明了用于制造图6A的功率模块装置的方法的示例性实施例中的方法步骤。
在参考符号列表中总结了附图中使用的参考符号及其含义。通常，相同的或功能相同的部件被赋予相同的附图标记。所描述的实施例仅作为示例，并且不应限制由所附权利要求限定的本发明的范围。
具体实施方式
在下文中阐明根据第一实施例的功率模块装置100。图1A示出了功率模块装置100的横截面，图2A至2D说明了用于制造图1A的功率模块装置100的方法的示例性实施例中的方法步骤。功率模块装置100具有第一主侧102和与第一主侧102相对的第二主侧104。按照从第一主侧102到第二主侧104的顺序，功率模块装置100包括基板110、电绝缘的陶瓷层120、电绝缘的第一绝缘层130、导电引线框架140、功率半导体装置150、电绝缘的第二绝缘层160以及导电层180。
功率半导体装置150可以是具有底侧和与底侧相对的顶侧的半导体芯片。底侧是半导体芯片面向第一主侧102的一侧，顶侧是半导体芯片面向第二主侧104的一侧。底部金属化层151形成在底侧上，并且电连接至引线框架140。举例而言，底部金属化层151通过接触层170连接至引线框架140，该接触层170可以是烧结层、焊接层或胶合层(由于其将半导体芯片粘合至引线框架的功能，接触层170也可以被称为粘合层)。替代性地，底部金属化层151可以直接连接至引线框架140。示例性地，功率半导体装置150可以包括绝缘栅双极晶体管(IGBT)、晶闸管、金属-绝缘体-半导体场效应晶体管(MISFET)、金属-氧化物-半导体场效应晶体管(MOSFET)、结型场效应晶体管(JFET)、二极管和肖特基(Schottky)二极管中的至少一个。在第一实施例中，在引线框架140中，在其面向第二主侧104的一侧形成凹槽142(参见图2A)。引线框架140可以具有面向第二主侧104的平坦的上表面144，从该上表面144凹陷出凹槽142。如图2A所示，该图示出了功率模块装置100的引线框架140，而没有示出功率模块装置100的其他元件，凹槽142具有深度d1。在第一实施例中，深度d1与接触层170、底部金属化层151、功率半导体装置150和顶部金属化层152的组合厚度基本相同。因此，引线框架140的上部基本平坦的表面144与顶部金属化层152的上侧基本齐平，顶部金属化层152的上侧是顶部金属化层152的面向第二主侧104的一侧。
在基板110上设置陶瓷层120。基板110和陶瓷层120可以彼此直接接触。在陶瓷层120上设置第一绝缘层130。陶瓷层120和第一绝缘层130可以彼此直接接触。在第一绝缘层130上设置引线框架140。其中，第一绝缘层130和引线框架140可以彼此直接接触。在引线框架140和功率半导体装置150上设置第二绝缘层160。其至少可以与引线框架140的上侧144和顶部金属化层152的上侧直接接触。功率半导体装置150连同顶部金属化层152、底部金属化层151和接触层170被夹在或嵌入在第二绝缘层160和引线框架140之间。凹槽142的横向侧壁与功率半导体装置150的横向侧壁之间的空间可以至少部分地由第二绝缘层160或另一种绝缘材料填充。替代性地，该空间可以用气体填充或者可以是一个空的空间。
基板110可以包括导电材料，例如金属。示例性地，基板110可以由铜(Cu)制成。在前述配置中，引线框架140通过布置在基板110和引线框架140之间的陶瓷层120和第一绝缘层130使之与基板110电绝缘。
陶瓷层120是电绝缘的。它可以包括氧化铝(Al2O3)或氮化铝(AIN)或氮化硅(Si3N4)，它们均具有高的热导率。陶瓷层120的热导率不仅取决于化学成分，还取决于陶瓷层120的结晶度。陶瓷层120的热导率可以高于20W/(m×K)，而已知的预浸材料的热导率远低于10W/(m×K)。例如，FR-4的热导率约为0.4W/(m×K)。因此，陶瓷层120可以为功率模块装置100提供明显改善的热性能。
陶瓷层120的层厚度d2可以是200μm或更小，或者可以是100μm或更小。例如，d2可以在50μm到200μm的范围内或在50μm到100μm的范围内。具有d2在这样范围内的层，可以实现对所关注的电压等级的充分电绝缘。
第一绝缘层130包括预浸材料，预浸材料是包括热稳定无机填充材料和热软化塑料或热固性聚合物基体材料的材料。填充材料可以是纤维材料，例如玻璃纤维、纤维素纤维、棉纤维或复合纤维。示例性地，基体材料可以是环氧树脂、酚醛树脂或聚酯。热软化塑料在正常环境条件下为固态，但在施加高温和/或高压时会软化，一旦解除高温/高压条件，就会再次硬化。
举例而言，第一绝缘层130可以包括由FR-2(具有棉纸填料的酚醛树脂基体)、FR-3(具有棉纸填料的环氧树脂基体)、FR-4(具有玻璃布填料的环氧树脂基体)、FR-6(具有消光玻璃填料的聚酯基体)、G-10(具有玻璃布填料的环氧树脂)、CEM-2(具有玻璃布填料的环氧树脂)、CEM-3(具有无纺玻璃布填料的环氧树脂)、CEM-4(具有玻璃布填料的环氧树脂基体)、CEM-5(具有玻璃布填料的聚酯基体)制成的预浸材料。包括预浸材料的第一绝缘层130具有粘结剂的特性。
第一绝缘层130的层厚度d4小于100μm或小于70μm。借助于通过陶瓷层120的有效电绝缘，包括预浸材料的第一绝缘层130比在第一绝缘层130是唯一使引线框架140与基板110间电绝缘的元件的情况下的绝缘层薄得多。包括预浸材料的相对薄的第一绝缘层130足以在陶瓷层120和引线框架140之间提供可靠连接。因此，第一绝缘层130的热阻可以相对较低。
第二绝缘层160也可以包括有利于功率模块装置100的制造的预浸材料，下面参照图2A到2D更详细地阐明。
在第一实施例中，导电层180被布置在第二绝缘层160上与功率半导体装置150相对的一侧，其中，功率半导体装置150通过至少一个在垂直于引线框架140上表面144的竖直方向上延伸穿过第二绝缘层160的通孔2、4、6与导电层180电连接。如图1所示，导电层180可以包括第一层部分180a、第二层部分180b和第三层部分180c，它们彼此分离并且电绝缘。第一层部分180a通过一个或多个第一通孔2连接至引线框架140，引线框架140通过接触层170与底部金属化层151电连接。底部金属化层151可以与功率半导体装置150的第一主端子电连接。第二层部分180b可以通过一个或多个第二通孔4与顶部金属化层152的第一部分电连接，其中顶部金属化层152的第一部分可以与功率半导体装置150的第二主端子电连接。顶部金属化层152的第一部分和第二部分彼此分离并且电绝缘(图中未显示顶部金属化层152的第一部分和第二部分之间的分离)。第三层部分180c可以通过一个或多个第三通孔6与顶部金属化层152的第二部分电连接，顶部金属化层152的第二部分可以与功率半导体装置150的控制端子电连接。在一个示例性实施例中，功率半导体装置150可以是电开关，其中，第一主触点和第二主触点之间流过的电流可以通过施加到控制端子的电流或电压控制。
在下文中，参考图2A到2D，描述了用于制造根据第一实施例的功率模块装置100的示例性方法。其中，与上述图1A具有相同附图标记的元件具有相同的特征或特性，其详细描述将不再重复。
用于制造根据第一实施例的功率模块装置100的示例性方法，包括提供如图2A所示和如上所述的引线框架140的方法步骤。在此之后，具有底部金属化层151和顶部金属化层152的功率半导体装置150，通过接触层170附接至引线框架140中的凹槽142的底部，如图2B所示。可以通过诸如焊接、烧结或胶合将功率半导体装置150附接至引线框架140。如果通过焊接进行附接，则接触层170为焊接层，如果通过烧结进行附接，则接触层170为烧结层，以及如果通过胶合进行附接，则接触层170为胶合层。或者，功率半导体装置150可以直接粘合在引线框架140上而无需接触层170，即底部金属化层151和引线框架140之间直接接触。
在另一个方法步骤中，通过例如3D打印、增材制造、冷气喷涂、低温共烧或用于形成薄陶瓷层的任何其他合适的工艺来形成陶瓷层120。陶瓷层120可以直接形成在作为衬底的基板110上，或者可以单独形成并在之后才附接至基板110上。使用基板110作为衬底时，有利于陶瓷层120形成200μm或更小的层厚度d2。
在另一方法步骤中，基板110、陶瓷层120、至少一个第一预浸料层130a、引线框架140、连同附接至引线框架140的功率半导体装置150、以及至少一个第二预浸料层160a，160b被布置在叠层中(也称为层叠工艺)。然后通过施加压力和热量将该层叠熔合在一起(也称为预浸料粘合工艺)。预浸料层130a、160a、160b具有粘结特性，可以通过向层叠施加温度和/或压力将其激活。在预浸料粘合工艺之后，至少一个第一预浸料层130a转变为第一绝缘层130并且至少一个第二预浸料层160a、160b转变为第二绝缘层160。
此后，如图2D所示，钻通第二绝缘层160形成第一至第三孔2a、4a和6a。在每个第一孔2a中形成第一通孔2，在每个第二孔4a中形成第二通孔4，并且在每个第三孔6a中形成第三通孔6。
然后，在所得结构上形成导电层180，以获得如图1A所示的功率模块装置100。
在图1B中，示出了根据第一实施例的修改的功率模块装置200的横截面。由于功率模块装置100与功率装置200有许多相似之处，以下仅说明不同之处，而关于所有其他特征，请参考上文对功率模块装置100的讨论。功率模块装置200与功率模块装置100的不同之处仅在于陶瓷层120与第一绝缘层130之间设置有粘结层125，其中粘结层125包括金属层，例如铜层。粘结层125的层厚度d3可以小于50μm或小于25μm或小于10μm。示例性地，基板110的层厚度d5是粘结层125的层厚度d3的至少两倍或三倍。粘结层125可以分别与陶瓷层120和第一绝缘层130直接接触。借助粘结层125，可以获得陶瓷层120和第一绝缘层130之间的牢固接合。陶瓷层120和第一绝缘层130之间的接合与没有粘结层125的接合相比更牢固、更稳定，因而更可靠。
用于制造功率模块装置200的示例性方法类似于上述用于制造功率模块装置100的示例性方法。唯一的区别是，在预浸料粘合工艺之前，通过例如溅射工艺、增材制造或冷喷涂，在陶瓷层120上形成上述的铜粘结层125。在通过层叠工艺形成的叠层中，在陶瓷层120和至少一个第一预浸料层130a之间布置铜粘结层125，以增强陶瓷层120和至少一个第一预浸料层130a之间的连接。
在图4A中，示出了根据第二实施例的功率模块装置300的横截面。由于第一实施例的功率模块装置100与第二实施例的功率模块装置300有许多相似之处，以下仅说明不同之处，而关于所有其他特征，请参考上述关于功率模块装置100的讨论。第二实施例的功率模块装置300与第一实施例的功率模块装置100的不同之处在于，引线框架140’的凹槽142’的深度d1’小于接触层170、底部金属化层151、功率半导体装置150和顶部金属化层152的组合厚度。其他方面，引线框架140’与第一实施例中的引线框架140相同。因此，引线框架140’的上部基本平坦的表面144’基本上不与顶部金属化层152的上侧齐平，而是叠层的一部分从引线框架140’的上部基本平坦的表面144’突出，该叠层包括接触层170、底部金属化层151、功率半导体装置150和顶部金属化层152。第二绝缘层160’与第一实施例中的第二绝缘层160的不同之处在于，其在凹槽142’上方的部分厚度较小，而在引线框架140’的上部基本平坦的表面144’上方的部分厚度较大。而功率模块装置100中的第二绝缘层160在凹槽142上方部分的厚度和在上部基本平坦的表面144上方部分的厚度可以相同。根据第二绝缘层160’厚度的变化，通孔2’、4’和6’的长度可以不同。第一通孔2’必须延伸穿过第二绝缘层160’相对较厚的部分，而第二通孔4’和第三通孔6’必须延伸穿过第二绝缘层160’相对较薄的部分。根据第二实施例的功率模块装置300与根据第一实施例的功率模块装置100相比具有这样的优点，即引线框架具有较小的厚度变化并且可以提高热扩散。另一方面，第二绝缘层160’可能需要比第二绝缘层160更大的厚度来嵌入功率半导体装置150。
在下文中，参照图5A至5C描述根据第二实施例的用于制造功率模块装置300的示例性方法。其中，与上述图1A和图4A具有相同附图标记的元件具有相同的特征或特性，其详细描述将不再重复。
制造根据第二实施例的功率模块装置300的示例性方法包括提供如图5A所示和如上所述的引线框架140’的方法步骤。此后，具有底部金属化层151和顶部金属化层152的功率半导体装置150通过接触层170连接到引线框架140’中的凹槽142’的底部，如图5B所示。如上文参考图2A至2D描述的示例性实施例中，功率半导体装置150与引线框架140’的附接可通过例如焊接、烧结或胶合来实施。如图5B所示，包括接触层170、底部金属化层151、功率半导体装置150和顶部金属化层152的叠层从引线框架140’突出，即顶部金属化层152的上表面比引线框架140’的上部基本平坦的表面144’更靠近第二主侧104。
在另一个方法步骤中，按照以上参照图2A至2D描述的示例性实施例形成陶瓷层120，省略重复说明。
在另一个与上述参照图2A至2D描述的示例性实施例类似的方法步骤中，基板110、陶瓷层120、至少一个第一预浸料层130a、引线框架140’连同附接至引线框架140’的功率半导体装置150、以及至少一个第二预浸料层160a、160b，被布置在叠层中(也称为层叠工艺)，如图5C所示。然后，通过施加压力和热量，将该叠层熔合在一起(也称为预浸料粘合工艺)。预浸料层130a、160a、160b具有粘结剂的特性，可以通过施加到叠层的温度和/或压力将其激活。在预浸料粘合工艺之后，至少一个第一预浸料层130a转变为第一绝缘层130，并且至少一个第二预浸料层160a、160b转变为第二绝缘层160’。
其后，与上文参照图2D的描述类似，钻通第二绝缘层160’形成第一至第三孔。此处唯一的区别是，穿过位于功率半导体装置150上方的第二绝缘层160'部分的孔比穿过位于引线框架140'的上部基本平坦的表面144'的第二绝缘层160'部分所钻的孔短(即穿过不位于功率半导体装置150上方的第二绝缘层160’部分)。在每个第一孔中形成第一通孔2’，在每个第二孔中形成第二通孔4’，与上述情况类似，在每个第三孔中形成第三通孔6’。
然后，在所得结构上形成导电层180，以获得如图4A所示的功率模块装置300。
在图4B中，示出了根据第二实施例的修改的功率模块装置400的横截面。由于功率模块装置300与功率装置400之间有许多相似之处，以下将仅说明不同之处，而关于所有其他特征，请参考上文对功率模块装置300的讨论。功率模块装置400与功率模块装置300的不同之处仅在于，如在第一实施例的修改中，在陶瓷层120与第一绝缘层130之间布置粘结层125，其中粘结层125包括金属层，例如铜层。如上述第一实施例的修改中，粘结层125的层厚度d3可以小于50μm或者小于25μm或者小于10μm。示例性地，基板110的层厚度d5是粘结层125层厚度d3的至少两倍或三倍。粘结层125可以分别与陶瓷层120和第一绝缘层130直接接触。借助于粘结层125，可以促进陶瓷层120和第一绝缘层130之间的接合，就像在修改后的第一实施例中一样。与没有粘结层125的情况相比，该接合更牢固、更稳定，从而更可靠。
用于制造功率模块装置400的示例性方法与上述用于制造功率模块装置300的示例性方法类似。唯一的区别是，在预浸料粘合工艺之前，通过例如溅射工艺、增材制造或冷喷涂，在陶瓷层120上形成上述铜粘结层125。在通过堆叠工艺形成的叠层中，铜粘结层125设置在陶瓷层120和至少一个第一预浸料层130a之间，以增强陶瓷层120和至少一个第一预浸料层130a之间的连接。
在图6A中，示出了根据第三实施例的功率模块装置500的横截面。由于第一实施例的功率模块装置100与第三实施例的功率模块装置500有许多相似之处，因此以下仅说明不同之处，而关于所有其他特征，请参考上述关于功率模块装置100的讨论。功率模块装置500与功率模块装置100的不同之处在于，引线框架140”没有凹槽，并且功率半导体装置150布置在引线框架140”的连续的上部平坦的表面144”上。因此，引线框架140”可以具有恒定的厚度，从而相比于第一和第二实施例，改善了引线框架140”中热量的热扩散。另一方面，在功率半导体装置150上方第二绝缘层160”的第一部分(即，当在垂直于上部基本平坦的表面144”的方向上观察时，与功率半导体装置150重叠的部分)与功率半导体装置的侧面的第二绝缘层160”的第二部分(即，当在垂直于上部基本平坦的表面144”的方向上观察时，不与功率半导体装置150重叠的部分)之间的厚度差大于第二实施例中的该厚度差。
在下文中，参考图7A到7C描述根据第三实施例的用于制造功率模块装置500的示例性方法。其中，与上述图1A和图6A具有相同附图标记的元件具有相同的特征或特性，其详细描述将不再重复。
用于制造根据第三实施例的功率模块装置500的示例性方法包括提供如图7A所示和如上所述的引线框架140”的方法步骤。此后，具有底部金属化层151和顶部金属化层152的功率半导体装置150通过接触层170附接到引线框架140”的上部基本平坦的表面144”上，如图7B所示。如上文参考图2A至2D描述的示例性实施例中，功率半导体装置150与引线框架140”的附接可通过例如焊接、烧结或胶合来实施。如图7B所示，包括接触层170、底部金属化层151、功率半导体装置150和顶部金属化层152的整个叠层从引线框架140”突出，即整个叠层比引线框架140”的上部基本平坦的表面144”更靠近第二主侧104。
在另一个方法步骤中，按照以上参照图2A至2D描述的示例性实施例形成陶瓷层120，并且省略重复说明。
在与以上参照图2A至2D描述的示例性实施例中类似的另一方法步骤中，基板110、陶瓷层120、至少一个第一预浸料层130a、引线框架140”连同附接至引线框架140”的功率半导体装置150，以及至少一个第二预浸料层160a、160b、160c被布置在叠层中(也称为层叠工艺)，如图7C所示。然后通过施加压力和热量将该叠层熔合在一起(也称为预浸料粘合工艺)。预浸料层130a、160a、160b、160c具有粘结剂特性，可以通过施加至叠层的温度和/或压力将其激活。在预浸料粘合工艺之后，至少一个第一预浸料层130a转变为第一绝缘层130，并且至少一个第二预浸料层160a、160b、160c转变为第二绝缘层160”。与图2C和图5C相比，示出了更多的第二预浸料层160a、160b和160c，这表明在用于制造功率模块装置500的方法的示例性实施例中可能需要更多的预浸材料，以将功率半导体装置150嵌入在引线框架140”和第二绝缘层160”之间。
其后，与上面参照图2D的描述类似，钻通第二绝缘层160’形成第一至第三孔。此处唯一的区别是，穿过位于功率半导体装置150上方的第二绝缘层160”部分的孔比穿过不位于功率半导体装置150上方的第二绝缘层160”部分的孔短。在每个第一孔中形成第一通孔2”，在每个第二孔中形成第二通孔4”，并且在每个第三孔中形成第三通孔6”，与上述情况类似。
然后，在所得结构上形成导电层180，以获得图6A所示的功率模块装置。
在图6B中，示出了根据第三实施例的修改的功率模块装置600的横截面。由于功率模块装置500与功率装置600之间有许多相似之处，因此以下仅说明不同之处，而关于所有其他特征，请参考上文对功率模块装置500的讨论。功率模块装置600与功率模块装置500的不同之处仅在于，在陶瓷层120与第一绝缘层130之间按照第一或第二实施例的修改布置粘结层125，其中，粘结层125包括金属层，例如铜金属层。粘结层125的层厚度d3可以小于50μm或小于25μm或小于10μm。举例而言，基板110的层厚度d5是粘结层125的层厚度d3的至少两倍或三倍。粘结层125可以分别与陶瓷层120和第一绝缘层130直接接触。借助于粘结层125，可以促进陶瓷层120和第一绝缘层130之间的连接，如第一或第二实施例的修改。与没有粘结层125的情况相比，该连接更牢固、更稳定，因而更可靠。
用于制造功率模块装置600的示例性方法与上述的用于制造上述功率模块装置500的示例性方法类似。唯一的区别在于，在预浸料粘合工艺之前，通过进行例如溅射工艺、增材制造或冷喷涂，在陶瓷层120上形成上述铜粘结层125。在通过层叠工艺形成的叠层中，铜粘结层125设置在陶瓷层120和至少一个第一预浸料层130a之间，以增强陶瓷层120和至少一个第一预浸料层130a之间的连接。
本领域的技术人员将能够理解，本发明可以在不脱离所附权利要求书定义的本发明范围的情况下，以其他具体形式体现出来。上述所有实施例都是以包括三个独立的层部分180a、180b、180c的导电层180来描述，用于接触功率半导体装置150的两个主端子和一个控制端子。然而，本发明的功率模块装置100-600中的功率半导体装置150可以不包括控制端子，并且因此，导电层180可以仅包括两个单独的层部分180a和180b。此外，主端子和/或控制端子可以不连接至导电层180，而是连接至除导电层180之外的其他外部接触端子，并且功率模块装置100-600的导电层180可以包括任何其他数量的独立层部分180a、180b、180c或者功率模块装置100-600可以完全不包括导电层180。
根据本发明任一实施例的功率模块装置可以包括多个功率半导体装置。这些多个功率半导体装置中的每一个都可以布置在引线框架中的一个单独的凹槽中。此外，这些多个功率半导体装置可以通过导电层180、通过延伸至第二绝缘层160、160’、160”的一个或多个通孔和/或通过功率模块装置中的其他导电元件例如引线框架140、140’、140”彼此电连接。
在用于制造功率模块装置100-600之一的所有示例性实施例中，导电层180、180’、180”形成在预浸料粘合工艺之后。然而，在预浸料粘合工艺之前，导电层180、180’、180”中的至少一部分或全部可以已经包含在叠层中。在这种情况下，为了形成延伸穿过第二绝缘层160、160’、160”的第一至第三通孔，第一至第三孔2a、4a、6a不仅要钻过第二绝缘层160、160’、160”，而且还要钻过包括导电层180、180’、180”和第二绝缘层160、160’、160”的叠层。
在用于形成功率模块装置100-600之一的示例性实施例中，图中示出的第二预浸料层160a、160b、160c为具有恒定厚度的连续层。然而，可以对至少一个第二预浸料层160a、160b、160c进行预切割，以便形成开口朝向至少一个第二预浸料层160a、160b、160c底侧的空腔。该空腔可以与半导体装置150的形状相对应，使得一旦将至少一个第二预浸料层160a、160b、160c铺设在附接有功率半导体装置150的引线框架140’、140”的顶部上，至少一部分半导体装置150就被容纳在这一空腔中。预切割至少一个第二预浸料层160a、160b、160c以形成空腔，使得在通过施加热量和/或压力开始预浸料粘合工艺之前，至少一个第二预浸料层160a、160b、160c已经紧密接触功率半导体装置150，因此有助于紧密嵌入功率半导体装置150。
在上述示例性实施例中，功率模块装置100至600是单层PCB装置，在第二绝缘层160、160’、160”上仅具有一个单独的导电层180、180’、180”。然而，在修改的示例性实施例中，功率模块装置是多层PCB装置，其包括由第二绝缘层160、160’、160”顶部的附加绝缘层垂直隔开的多个导电层的叠层。在这种多层PCB中，多个导电层可以通过延伸穿过附加绝缘层的附加通孔互连。每个导电层可以包括一个单独区域或由多个电绝缘的子区域组成。以这种方式可以实现更复杂的电路。
应当注意，术语“包括”不排除其他元件或步骤，并且不定冠词“一”或“一个”不排除复数。另外，与不同实施例相关的描述的元件可以结合起来。还应当注意，权利要求中的附图标记不应被解释为对权利要求范围的限制。
参考符号列表
2,2’,2” 第一通孔
2a 第一孔
4,4’,4” 第二通孔
4a 第二孔
6,6’,6” 第三通孔
6a 第三孔
100,200,300,400,500,600 功率模块装置
102 第一主侧
104 第二主侧
110 基板
120 陶瓷层
125 粘结层
130 第一绝缘层
130a 第一预浸料层
140,140’,140” 引线框架
142,142’ 凹槽
144,144’,144” 上部基本平坦的表面
150 功率半导体装置
151 底部金属化层
152 顶部金属化层
160,160’,160” 第二绝缘层
160a,160b,160c 第二预浸料层
170 接触层/粘合层
180 导电层
180a (导电层180的)第一部分
180b (导电层180的)第二部分
180c (导电层180的)第三部分
d1 (凹槽142的)深度
d2 (陶瓷层120的)层厚度
d3 (粘结层125的)层厚度
d4 (第一绝缘层130的)层厚度
d5 (基板110的)层厚度

Claims (15)

1.一种功率模块装置(100；200；300；400；500；600)，具有第一主侧(102)和与所述第一主侧(102)相对的第二主侧(104)，按从所述第一主侧(102)到所述第二主侧(104)的顺序，所述功率模块装置(100；200；300；400；500；600)包括：
基板(110)；
所述基板(110)上的电绝缘的陶瓷层(120)；
功率半导体装置(150)；以及
在所述功率半导体装置(150)上的电绝缘的第二绝缘层(160；160’；160”)，使得所述功率半导体装置(150)嵌入在引线框架(140)和第二绝缘层(160；160’；160”)之间，
其特征在于，
所述陶瓷层(120)上的电绝缘的第一绝缘层(130)，其中，所述第一绝缘层(130)包括预浸材料；以及
所述第一绝缘层(130)上的导电的引线框架(140；140’；140”)，其中，所述引线框架(140；140’；140”)与所述基板(110)电绝缘，
其中，所述功率半导体装置(150)被置于所述引线框架(140；140’；140”)上，以及
其中，所述第一绝缘层(130)的层厚度(d4)小于100μm。
2.根据权利要求1所述的功率模块装置(100；200；300；400；500；600)，其中，所述第一绝缘层(130)与所述引线框架(140；140’；140”)直接接触。
3.根据权利要求1或2所述的功率模块装置(100；200；300；400；500；600)，其中，所述基板(110)包括导电材料或金属或铜。
4.根据权利要求1至3中任一项所述的功率模块装置(100；200；300；400；500；600)，其中，所述第二绝缘层(160；160’；160”)包括预浸材料。
5.根据权利要求1至4中任一项所述的功率模块装置(100；200；300；400；500；600)，其中，所述第一绝缘层(130)的层厚度(d4)小于70μm。
6.根据权利要求1至5中任一项所述的功率模块装置(100；200；300；400；500；600)，其中，所述陶瓷层(120)具有高于20W/(m×k)的热导率。
7.根据权利要求1至6中任一项所述的功率模块装置(100；200；300；400)，其中，凹槽(142；142’)形成在所述引线框架(140；140’)中与所述第一绝缘层(130)相对的一侧，并且所述功率半导体装置(150)的至少一部分布置在所述凹槽(142；142’)内。
8.根据权利要求1至7中任一项所述的功率模块装置(100；200；300；400；500；600)，其中，所述陶瓷层(120)的层厚度(d2)为200μm或更小，或为100μm或更小，或在50μm至200μm的范围内，或在50μm至100μm的范围内。
9.根据权利要求1至8中任一项所述的功率模块装置(100；200；300；400；500；600)，其中，所述功率半导体装置(150)是具有底侧的半导体芯片，其中，在所述底侧上形成底部金属化层(151)，并且所述底部金属化层(151)与所述引线框架(140；140’；140”)电连接。
10.根据权利要求1至9中任一项所述的功率模块装置(100；200；300；400；500；600)，其中，所述功率半导体装置(150)包括绝缘栅双极晶体管、晶闸管、金属-绝缘体-半导体场效应晶体管、金属-氧化物-半导体场效应晶体管、结型场效应晶体管、二极管和肖特基二极管中的至少一种。
11.根据权利要求1至10中任一项所述的功率模块装置(200；400；600)，包括在所述陶瓷层(120)和所述第一绝缘层(130)之间的粘结层(125)，其中，所述粘结层(125)包括金属层或铜层。
12.根据权利要求11所述的功率模块装置(200；400；600)，其中，所述粘结层(125)的层厚度(d3)小于50μm或者小于25μm或者小于10μm。
13.根据权利要求11或12所述的功率模块装置(200；400；600)，其中，所述第一绝缘层(130)与所述粘结层(125)直接接触。
14.根据权利要求1至10中任一项所述的功率模块装置(100；300；500)，其中，所述第一绝缘层(130)与所述陶瓷层(120)直接接触。
15.一种用于制造根据权利要求1至14中任一项所述的功率模块装置(100；200；300；400；500；600)的方法，所述方法至少包括以下步骤：
(i)提供引线框架(140；140’；140”)；
(ii)将功率半导体装置(150)附接至所述引线框架；
(iii)以所述基板(110)为衬底，在所述基板(110)上形成电绝缘陶瓷层(120)；
(iv)将其上形成有所述陶瓷层(120)的所述基板(110)、第一预浸料层(130a)、附接有所述功率半导体装置(150)的所述引线框架(140；140’；140”)、第二预浸料层(160a、160b、160c)，按此顺序布置在叠层中；以及
(v)对所述叠层施加热量和压力。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090160046A1 (en) * 2007-12-21 2009-06-25 Infineon Technologies Ag Electronic device and method
US20150223320A1 (en) * 2014-01-31 2015-08-06 Hs Elektronik Systeme Gmbh Pcb embedded power module
US20160133558A1 (en) * 2013-06-11 2016-05-12 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Power Module
US20160141231A1 (en) * 2013-07-22 2016-05-19 Rohm Co., Ltd. Power module and fabrication method for the same
US20180040562A1 (en) * 2016-08-05 2018-02-08 Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. Elektronisches modul und verfahren zu seiner herstellung
US20180211899A1 (en) * 2017-01-26 2018-07-26 At & S Austria Technologie & Systemtechnik Aktiengesellschaft Efficient Heat Removal From Component Carrier With Embedded Diode
CN208691627U (zh) * 2018-08-03 2019-04-02 奥特斯科技(重庆)有限公司 具有嵌入腔中的部件且前侧上具有双介电层的部件承载件
US20190198424A1 (en) * 2017-12-21 2019-06-27 Rayben Technologies (Zhuhai) Limited Power module with built-in power device and double-sided heat dissipation and manufacturing method thereof

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0434264B1 (en) * 1989-12-22 1994-10-12 Westinghouse Electric Corporation Package for power semiconductor components
JP4144259B2 (ja) 2002-05-30 2008-09-03 日立電線株式会社 半導体熱処理装置
JP2010192591A (ja) * 2009-02-17 2010-09-02 Mitsubishi Electric Corp 電力用半導体装置とその製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090160046A1 (en) * 2007-12-21 2009-06-25 Infineon Technologies Ag Electronic device and method
US20160133558A1 (en) * 2013-06-11 2016-05-12 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Power Module
US20160141231A1 (en) * 2013-07-22 2016-05-19 Rohm Co., Ltd. Power module and fabrication method for the same
US20150223320A1 (en) * 2014-01-31 2015-08-06 Hs Elektronik Systeme Gmbh Pcb embedded power module
US20180040562A1 (en) * 2016-08-05 2018-02-08 Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. Elektronisches modul und verfahren zu seiner herstellung
US20180211899A1 (en) * 2017-01-26 2018-07-26 At & S Austria Technologie & Systemtechnik Aktiengesellschaft Efficient Heat Removal From Component Carrier With Embedded Diode
US20190198424A1 (en) * 2017-12-21 2019-06-27 Rayben Technologies (Zhuhai) Limited Power module with built-in power device and double-sided heat dissipation and manufacturing method thereof
CN208691627U (zh) * 2018-08-03 2019-04-02 奥特斯科技(重庆)有限公司 具有嵌入腔中的部件且前侧上具有双介电层的部件承载件

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
HOU FENGZE 等: "High Power-Density 3D Integrated Power Supply Module Based on Panel-Level PCB Embedded Technology", ELECTRONIC COMPONENTS AND TECHNOLOGY CONFERENCE(ECTC), vol. 68, pages 1365 - 1370, XP033380169, DOI: 10.1109/ECTC.2018.00208 *

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