CN115377241A - 一种soi上单片光电集成的平面型雪崩光电探测阵列芯片及其制备方法 - Google Patents
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Abstract
本发明为一种SOI上单片光电集成的平面型雪崩光电探测阵列芯片及其制备方法，涉及一种SOI衬底上单片光电集成的平面型锗雪崩光电探测阵列芯片及其制备方法，提供在SOI衬底上实现拥有p+‑Ge/i‑Ge/p‑Si/i‑Si/n+‑Si垂直结构Ge/Si/SOI衬底的制备方法，旨在为平面型锗APD阵列芯片和FD‑SOI读出电路的单片光电集成提供衬底材料基础；借助SOI衬底顶部硅材料拥有较高的倍增系数与载流子迁移率，兼顾平面型锗APD和FDSOI晶体管性能；提供SOI衬底上平面型锗APD阵列芯片的单片光电集成方案，简化制备工艺步骤，降低成本，且与台面型锗APD相比，平面结构可以避免台面侧墙对暗电流作用，进一步降低了暗计数率。因此，平面型锗APD阵列芯片可在更高的工作温度下工作，单光子探测效率也会得到很大改善。
Description
技术领域
本发明涉及光电子技术领域，尤其涉及一种SOI上单片光电集成的平面型雪崩光电探测阵列芯片及其制备方法。
背景技术
SOI技术拥有寄生电容小、集成度高、工作速度快、工艺简单、低压低功耗和低漏电流等。特别是全耗尽型SOI(Fully depleted SOI,FD-SOI)MOSFET，其寄生电容更小、工作速度更快、功耗更低、抗辐射性能极强，引起了学术界与工业界的极大兴趣。鉴于硅材料拥有较高的倍增系数，SOI技术可兼顾锗雪崩光电探测器(Avalanche Photodiode,APD)和晶体管的关键性能指标，顶部硅层既可作为锗APD的倍增层，亦可作为FDSOI晶体管的沟道材料。对于锗APD而言，其吸收层采用异质外延的锗材料，拥有较高的吸收系数，是非常重要的硅基光电子材料。因此，SOI衬底上同时实现高性能的锗APD和FDSOI晶体管显得尤为重要，是实现高性能短波红外成像芯片的重要研究内容。
雪崩光电二极管(APD)比普通的二极管灵敏度更高。它的优势是低光探测和光子计数。用APD代替普通的PIN光电探测器可提高器件的灵敏度。对于长波长的光信号锗材料作为吸收层，但是由于硅有更低的倍增噪声，因此APD器件的倍增层经常使用硅材料。由于他们各自具有性能优势，APD主要应用于测量低波长光信号、光谱信号、通信传输、光纤通信、测距、工业检验和其他各种医学科学仪器。与台面型锗APD相比，平面结构可以避免台面侧墙对暗电流作用，进一步降低了暗计数率。因此，平面型锗APD阵列芯片可在更高的工作温度下工作，单光子探测效率也会得到很大改善。
当前，多数Ge APDs多数在Si衬底上直接生长；尽管有个别的文献报道在SOI衬底上实现Ge APDs阵列，但其没有与硅读出电路连接，且Ge APDs阵列仅可以通过键合的方法与硅读出电路连接，从而实现对信号的集成、放大与多路复用，键合的方法为目前主流的方式，存在热预算的问题，制备工艺难度较大且工艺稳定性差；
尽管已有锗红外探测器与FDSOI读出电路通过键合的方式实现异质芯片集成，但其制备工艺复杂，制备成本高，分辨率低，规模化生产困难，实现单片集成的短波红外成像芯片有利于简化制备工艺，可实现更低成本、更低功耗、更高分辨率的短波红外相机。
目前，基于SOI衬底的光子器件与电子器件研究进展迅速，主要包括：SOI基激光器、SOI基探测器、SOI基调制器、SOI基光波导、SOI基晶体管等，器件的关键性能均显著提升。特别是FD-SOI(Full-depleted SOI)技术，其埋氧化层(BOX)和顶部硅厚度均较薄，寄生电容更小、速度更快、功耗更低、抗辐射性能极强，可实现对先进纳米节点工艺制程下晶体管电流的有效控制和阈值电压的灵活调控。现在随着FDSOI技术逐渐成熟，FD-SOI生态圈已初具规模，相关技术产品可广泛应用于汽车电子、IT网路基础设施、伺服器、消费电子、物联网、雷达、供电电池、可穿戴电子、网络机器学习、人工智能和智能驾驶等领域，具有重大的科学价值与经济利益。此外，将FDSOI晶体管与锗APD集成在同一衬底上，其制备工艺更加简单，有望实现更低成本、更低功耗、更高分辨率的短波红外成像芯片。
参考文献：
1、“Geiger-mode avalanche photodiode arrays fabricated on SOIengineered-substrates”；
2、“Development for germanium blocked impurity band far-infrared imagesensors with fully-depleted silicon-on-insulator CMOS readout integratedcircuit”；
3、“High-definition Visible-SWIR InGaAs Image Sensor using Cu-CuBonding of III-V to Silicon Wafer”。
发明内容
针对上述技术问题，本发明提供了一种在SOI衬底上实现拥有p+-Ge/i-Ge/p-Si/i-Si/n+-Si垂直结构的Ge/Si/SOI衬底的制备方法，旨在为锗APD阵列芯片和FD-SOI读出电路的单片光电集成提供衬底材料基础；借助SOI衬底顶部硅材料拥有较高的倍增系数与载流子迁移率，兼顾锗APD和FDSOI晶体管性能；同时本发明提供SOI衬底上锗APD阵列芯片的单片光电集成方案，简化制备工艺步骤，降低成本。
为了实现以上目的，本发明提供了以下技术方案：
一种SOI上单片光电集成的平面型雪崩光电探测阵列芯片制备方法，其特征在于，包括：
在SOI由下至上依次形成垂直堆叠结构层，所述垂直堆叠结构层为PI-PIN垂直堆叠结构，形成衬底；
所述PI-PIN垂直堆叠结构中的PIN结构为在i-Si层中通过掺杂在上层形成p-Si区；
然后在所述第三衬底中自上至下进行垂直刻蚀至裸露出SOI的BOX层，将衬底分隔成光电探测器区域和晶体管区域；
其中光电探测器区域形成APD；
所述p-Si区的宽度小于光电探测器区域的宽度；
在晶体管区域刻蚀掉垂直堆叠结构，在裸露出的SOI的i-Si层上形成栅极和源漏极，形成晶体管；
将所述晶体管和所述光电探测器结构进行电连接。
一种SOI上单片光电集成的平面型雪崩光电探测阵列芯片，在SOI衬底上包括多个探测器单元，每个探测器单元包括平面型光电探测器和晶体管；
所述平面型光电探测器，其设置在SOI衬底上，其为PI-PIN垂直堆叠结构；
所述PI-PIN垂直堆叠结构中的PIN结构包括在i-Si层中通过掺杂在上层形成p-Si区；所述p-Si区尺寸小于PI-PIN垂直堆叠结构的尺寸；
SOI衬底的i-Si层上设置栅极和源漏极，形成晶体管；
将所述晶体管和所述平面型光电探测器进行电互连，用于读出平面型光电探测器的光电流。
与现有技术相比，本发明达到了以下技术效果：
本发明提出提供在SOI衬底上实现拥有p+-Ge/i-Ge/p-Si/i-Si/n+-Si垂直结构Ge/Si/SOI衬底的制备方法，旨在为平面型锗APD阵列芯片和FD-SOI读出电路的单片光电集成提供衬底材料基础；借助SOI衬底顶部硅材料拥有较高的倍增系数与载流子迁移率，兼顾平面型锗APD和FDSOI晶体管性能；提供SOI衬底上平面型锗APD阵列芯片的单片光电集成方案，简化制备工艺步骤，降低成本。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。
图1为在SOI衬底上形成垂直结构p+-Ge/i-Ge/p-Si/i-Si/n+-Si/SOI衬底100的示意图。
图2为在衬底100上形成光电探测器区域和晶体管区域的示意图
图3为在光电探测器外表面分别形成钝化膜、N型接触、P型接触的示意图。
图4为本申请光电探测器的集成结构的示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制备公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
本发明提供SOI衬底上单片光电集成的短波红外成像芯片制备方法，具体包括如下步骤：
步骤一：形成垂直结构p+-Ge/i-Ge/p-Si/i-Si/n+-Si/SOI衬底100
参见图1，提供SOI衬底101作为初始衬底，SOI衬底101自下至上依次包括Si衬底、BOX层、i-Si层。将SOI衬底101外延生长厚度为0.5-2μm的n型重掺杂Si层102。然后在n型重掺杂Si层102上外延生长厚度为0.5-2μm的本征i-Si层103，本征i-Si层103为雪崩倍增层。在本征i-Si层103上层中上层部分采用离子注入的方式形成厚度为100nm的p-Si区104，p-Si区104为电子调节层；所述p-Si区104的宽度小于本征i-Si层103的宽度，其尺寸范围为10-200μm。然后在本征i-Si层103、p-Si区104上分别外延生长厚度为0.5-3μm的本征i-Ge层105，本征i-Ge层105为吸收层。在本征i-Ge层105上外延生长厚度为100nm的p+-Ge层106，p+-Ge层106为接触层。如此经过上述工艺形成垂直结构的p+-Ge/i-Ge/p-Si/i-Si/n+-Si/SOI衬底100，即PI-PIN型结构。在本实施例中，外延生长采用分子束外延(MBE)。
步骤二：形成平面结构锗APD
在上述步骤一中获得的衬底100的上表面，即p+-Ge层106的表面通过热氧化工艺形成SiO2层201，如图2所示。然后通过物理或化学刻蚀SiO2层201，使得在SiO2层301上开孔，形成孔202，孔202的直径为10-200μm，如图2所示。
参见图2，接着以剩余的SiO2层201为掩膜，对衬底100进行刻蚀，刻蚀至衬底101的BOX层的上表面，在孔302的位置下形成台面。由图2的纵向剖面图可知，此时的衬底300被分成了三部分，从左至右分别为A区、B区、C区。其中台面位于中间的B区。台面各层的组分与A区各层的组分相同，台面的台阶位置分别形成在n+-Si层102、本征i-Si层103中。所述p-Si区104厚度为100nm，p-Si区104完全被包含在B区，其宽度小于B区的宽度，p-Si区104的边界不会触及B区边界，因此其被称为平面型锗APD。平面结构可以避免台面侧墙对暗电流作用，进一步降低了暗计数率。因此，平面型锗APD阵列芯片可在更高的工作温度下工作，单光子探测效率也会得到很大改善。
p-Si区104用于控制电场，使得其提供的势垒对雪崩倍增层本征i-Si层103来说足够高，使得i-Si层103内发生雪崩击穿，同时其提供的势垒对吸收层本征i-Ge层105为来说足够低防止发生带带遂穿和缺陷辅助隧穿。
在一个实施例中A区可以不被保留；B区的后续的步骤中形成垂直结构的探测器(指PN结构的设置方向)，本发明中用于探测短波红外线；C区在后续步骤中形成晶体管，晶体管可以为读出电路，读出探测器中的电学信号，包括但不限于放大器、信号调节器中的一种或多种集成。
B区中从上到下的结构依次为p+-Ge层106、i-Ge层105、p-Si区104、本征i-Si层103、n型重掺杂Si层102，其中p+-Ge层106、i-Ge层105、p-Si区104、本征i-Si层103、n型重掺杂Si层102形成PI-PIN型堆叠结构，构成光电探测器件的核心PN结。
随后在B区的台面表面形成钝化层300，钝化层300可增强器件的稳定性和可靠性，屏蔽外界杂质、离子电荷、水汽等对器件的有害影响。钝化层300的形成可采用物理/化学气相沉积工艺，包括但不限于LPCVD、RTCVD、PECVD或热氧化法等，如图2所示。
在钝化层300顶部开孔，使得部分p+Ge106暴露出来，在上述孔的位置形成掺杂有p型光吸收层301，在台阶上表面开孔，使得n+-Si层103暴露出来，在上述孔的位置形成掺杂有p型的光吸收层302，然后去掉剩余的SiO2层201，如图2所示。
步骤三：形成全耗尽型SOI晶体管
参见图3，去除C区域的PI-PIN型堆叠结构，即依次刻蚀掉C区域的p+-Ge层106、i-Ge层105、本征i-Si层103、n型重掺杂Si层102，刻蚀工艺可采用所述刻蚀工艺为干法刻蚀或湿法刻蚀，在一个实施例中可采用反应离子刻蚀(RIE)。在C区域裸露出的SOI衬底i-Si层的上表面依次沉积高K介质层401、栅金属层402，然后通过刻蚀工艺刻蚀高K介质层401、栅金属层402，刻蚀掉两侧的高K介质层401、栅金属层402，保留中间的高K介质层401、栅金属层402，并在高K介质层401、栅金属层402两侧、裸露出SOI衬底i-Si层的上表面的位置分别沉积源漏极403，由此形成了读出电路。在本实施例中，读出电路为放大电路，放大来自B区探测器的电信号。
然后再SOI衬底的Si层下表面镀一层金属，使得SOI衬底的Si层形成背栅极501。
进行快速热退火，使得SOI基平面型锗APD中的本征Si层与N型重掺杂Si层互扩，从而在SOI衬底上形成PI-PIN结构。
最后，通过TSV工艺将读出电路结构和平面型锗APD互连，得到如图4所示的结构(图中未示出详细的电路结构)。
该方法适用于任意需要集成在单片硅基芯片上的垂直型(指PN结构的设置方向)光电器件，因此对读出电路结构和探测器结构无具体要求，读出电路结构可替换为其他单功能或多功能结构，例如包括放大器、信号调节器中的一种或多种集成。
本发明提出的是一种将SOI基锗APD像元和FDSOI晶体管集成在同一衬底的技术方案，晶体管类型不限于平面结构的FDSOI晶体管，还可以包括：平面结构的部分耗尽(Partially Depleted，PD)型晶体管、三维结构的多栅晶体管(比如，双栅晶体管、Pi(П)栅晶体管、Omega(Ω)栅晶体管)、鳍状(Fin)场效应晶体管等
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (10)
1.一种SOI上单片光电集成的平面型雪崩光电探测阵列芯片制备方法，其特征在于，包括：
在SOI由下至上依次形成垂直堆叠结构层，所述垂直堆叠结构层为PI-PIN垂直堆叠结构，形成衬底；
所述PI-PIN垂直堆叠结构中的PIN结构为在i-Si层中通过掺杂在上层形成p-Si区；
然后在所述第三衬底中自上至下进行垂直刻蚀至裸露出SOI的BOX层，将衬底分隔成光电探测器区域和晶体管区域；
其中光电探测器区域形成APD；
所述p-Si区的宽度小于APD的宽度；
在晶体管区域刻蚀掉垂直堆叠结构，在裸露出的SOI的i-Si层上形成栅极和源漏极，形成晶体管；
将所述晶体管和所述光电探测器结构进行电互连。
2.根据权利要求1所述的集成方法，其特征在于，所述垂直堆叠结构自上至下依次为p+-Ge层、本征i-Ge层、p-Si区、本征i-Si层、n型重掺杂Si层。
3.根据权利要求2所述的集成方法，其特征在于，所述n型重掺杂Si层、本征i-Si层的厚度均为0.5-2μm。
4.根据权利要求2所述的集成方法，其特征在于，p-Si区的厚度为100nm。
5.根据权利要求2所述的集成方法，其特征在于，本征i-Ge层厚度0.5-3μm。
6.根据权利要求2所述的集成方法，其特征在于，p+-Ge层厚度为100nm。
7.根据权利要求1所述的集成方法，其特征在于，所述晶体管为放大器、信号调节器、读出电路中的一种或多种集成。
8.根据权利要求1所述的集成方法，其特征在于，所述晶体管区域为平面结构的全耗尽型晶体管、平面结构的部分耗尽(Partially Depleted，PD)型晶体管、三维结构的多栅晶体管或者鳍状(Fin)场效应晶体管。
9.根据权利要求1所述的集成方法，其特征在于，在SOI衬底背面镀一层金属，形成背栅极。
10.一种SOI上单片光电集成的平面型雪崩光电探测阵列芯片，其特征在于，在SOI衬底上包括多个探测器单元，每个探测器单元包括平面型光电探测器和晶体管；
所述平面型光电探测器，其设置在SOI衬底上，其为PI-PIN垂直堆叠结构；
所述PI-PIN垂直堆叠结构中的PIN结构包括在i-Si层中通过掺杂在上层形成p-Si区；所述p-Si区尺寸小于PI-PIN垂直堆叠结构的尺寸；
SOI衬底的i-Si层上设置栅极和源漏极，形成晶体管；
将所述晶体管和所述平面型光电探测器进行电互连，用于读出平面型光电探测器的光电流。
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| CN202210908072.0A CN115377241A (zh) | 2022-07-29 | 2022-07-29 | 一种soi上单片光电集成的平面型雪崩光电探测阵列芯片及其制备方法 |
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