CN115360684A - 高压集成电路和半导体电路 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 239000003990 capacitor Substances 0.000 claims description 42
- 238000005070 sampling Methods 0.000 claims description 7
- 230000000873 masking effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 11
- 101100464779 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CNA1 gene Proteins 0.000 description 8
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 4
- 101100464782 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CMP2 gene Proteins 0.000 description 4
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 4
- 101150110971 CIN7 gene Proteins 0.000 description 3
- 101150110298 INV1 gene Proteins 0.000 description 3
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- BNPSSFBOAGDEEL-UHFFFAOYSA-N albuterol sulfate Chemical compound OS(O)(=O)=O.CC(C)(C)NCC(O)C1=CC=C(O)C(CO)=C1.CC(C)(C)NCC(O)C1=CC=C(O)C(CO)=C1 BNPSSFBOAGDEEL-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000005672 electromagnetic field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
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- H02H5/00—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal non-electric working conditions with or without subsequent reconnection
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
- H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
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Abstract
本发明提供一种高压集成电路和半导体电路，高压集成电路包括依次连接的过流保护电路、故障逻辑控制电路和驱动电路；过流保护电路用于对接收的电流信号进行放大处理得到抗干扰信号，再检测抗干扰信号的电流值是否大于预设的电流阈值：若是，则产生并输出过流信号，同时在预设的定时时间后产生并输出复位信号；若否，则产生并输出正常电流信号，并继续对电流信号依次进行放大处理和检测；故障逻辑控制电路用于使得驱动电路正常工作，或使得驱动电路停止工作和高压集成电路待机，或使得高压集成电路重启；驱动电路驱动外部的开关管。与相关技术相比，本发明的技术方案可使得过流保护时系统不需要断电且可靠性高。
Description
技术领域
本发明涉及电子电路技术领域，尤其涉及一种高压集成电路和半导体电路。
背景技术
高压集成电路，即HVIC(High Voltage Integrated Circuit)，是一种用于把MCU信号转换成驱动IGBT等开关管的驱动信号的集成电路产品。一般来说，高压集成电路把各类开关管、二极管、稳压管、电阻、电容等基础器件集成在一起，形成驱动电路、脉冲生成电路、延时电路、滤波电路、过流保护电路、过热保护电路、欠压保护电路、自举电路等。高压集成电路在工作时，一方面接收外接处理器的控制信号，驱动后续的开关管工作，另一方面，还将相关的工作状态检测信号送回外接处理器，以实现对电路工况的控制。
相关技术中，高压集成电路包括过流保护电路。当外部的采样电阻输入的电流信号ITRIP输入至过流保护电路的输入端，过流保护电路输出的信号用于保护高压集成电路的不被损坏功能，从而使得高压集成电路进行断电保护。然而，相关技术中过流保护电路的保护电路功能单一，不能够灵活发挥过流保护的功能。电流信号ITRIP是一个很小模拟量，容易受干扰，使高压集成电路可能出现误动作，影响高压集成电路正常工作，电流信号ITRIP达到预设阈值时，过流保护电路进入过流保护功能，一旦过流保护电路进入过流保护功能的状态后，高压集成电路需要断电才能恢复，相关技术中过流保护电路不够灵活，影响其系统正常工作。
发明内容
本发明的目的在于针对现有技术中的不足之处，提供一种高压集成电路和半导体电路，可使得过流保护时系统不需要断电且可靠性高。
为达此目的，本发明采用以下技术方案：
第一方面，本发明提供一种高压集成电路，所述高压集成电路包括依次连接的过流保护电路、故障逻辑控制电路和驱动电路；
所述过流保护电路的输入端用于接收外部的采样电阻输入的电流信号，所述过流保护电路的输出端连接至所述故障逻辑控制电路的第一输入端；所述过流保护电路用于对接收的所述电流信号进行放大处理得到抗干扰信号，再检测所述抗干扰信号的电流值是否大于预设的电流阈值：若是，则产生并输出过流信号，同时在预设的定时时间后产生并输出复位信号；若否，则产生并输出正常电流信号，并继续对所述电流信号依次进行放大处理和检测；
所述故障逻辑控制电路的第一输出端连接所述驱动电路的控制端；所述故障逻辑控制电路的第二输出端用于连接外部的处理器；所述故障逻辑控制电路用于根据接收的所述正常电流信号生成常规控制信号，以使得所述驱动电路正常工作，并用于接收所述过流信号生成待机控制信号，以使得所述驱动电路停止工作和所述高压集成电路待机，并用于接收所述复位信号生成复位控制信号，以使得所述高压集成电路重启；
所述驱动电路用于根据所述常规控制信号、所述待机控制信号以及所述复位控制信号驱动外部的开关管。
更进一步地，所述过流保护电路包括运算放大器、第一比较器、第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻、第七电阻、第八电阻、第九电阻、第一电容、第二电容、第一晶体管、第一反相器、定时器、与门以及第一逻辑电路；其中，所述第一晶体管为MOS管；所述定时器用于产生所述定时时间；所述第一逻辑电路为数字电路，所述第一逻辑电路用于根据预设的逻辑功能产生所述正常电流信号、所述过流信号和所述复位信号；
所述第一电阻的第一端作为所述过流保护电路的ITRIP正输入端；
所述第一电阻的第二端分别连接至所述运算放大器的正输入端、所述第三电阻的第一端、所述第四电阻的第二端、所述第五电阻的第一端、所述第六电阻的第一端、所述第一电容的第一端以及所述第二电容的第一端；
所述第三电阻的第二端和所述第一电容的第二端均接地；
所述第四电阻的第一端连接至电源电压；
所述第二电阻的第一端作为所述过流保护电路的ITRIP负输入端；所述第二电阻的第二端连接至所述运算放大器的负输入端；
所述运算放大器的输出端分别连接至所述第一比较器的正输入端、所述第五电阻的第二端、所述第六电阻的第二端以及所述第二电容的第二端；
所述第七电阻的第一端作为所述过流保护电路的VREF端；
所述第七电阻的第二端分别连接至所述第一比较器的负输入端和所述第八电阻的第一端；
所述第八电阻的第二端分别连接至所述第一晶体管的漏极和所述第九电阻的第一端；
所述第一晶体管的源极和所述第九电阻的第二端均接地；
所述第一比较器的输出端分别连接至所述第一反相器的输入端和所述与门的第一输入端；
所述第一反相器的输出端连接至所述定时器的输入端；所述定时器的输出端连接至所述与门的第二输入端；
所述与门的输出端连接至所述第一逻辑电路的输入端；
所述第一逻辑电路的第一输出端作为所述过流保护电路的输出端；
所述第一逻辑电路的第二输出端连接至所述第一晶体管的栅漏极。
更进一步地，所述高压集成电路还包括使能电路、过压保护电路以及过温保护电路；
所述使能电路的输出端连接至所述故障逻辑控制电路的第二输入端；
所述过压保护电路的输出端连接至所述故障逻辑控制电路的第三输入端；
所述过温保护电路的输出端连接至所述故障逻辑控制电路的第四输入端。
更进一步地，所述过温保护电路包括第二比较器、第十电阻、第十一电阻、第十二电阻、第二晶体管以及第二逻辑电路，所述第二逻辑电路为数字电路，所述第二晶体管为NMOS管；
所述第二比较器的正输入端作为所述过温保护电路的TVC端；所述第二比较器的负输入端分别连接至所述第十电阻的第二端和所述第十一电阻的第一端；所述第十电阻的第一端作为所述过温保护电路的VREF端；所述第十一电阻的第二端分别连接至所述第十二电阻的第一端和所述第二晶体管的漏极，所述第十二电阻的第二端接地；所述第二晶体管的栅极连接至所述第二逻辑电路的信号控制端，所述第二晶体管的源极接地；所述第二比较器的输出端分别连接至所述第二逻辑电路的信号输入端；所述第二逻辑电路的输出端作为所述过流保护电路的输出端。
更进一步地，所述驱动电路包括高压侧驱动电路、互锁电路和低压侧驱动电路，所述高压侧驱动电路通过所述互锁电路和所述低压侧驱动电路连接。
更进一步地，所述高压侧驱动电路设有3通道，所述高压侧驱动电路包括高侧欠压保护电路和自举电路，所述高侧欠压保护电路用于实现高侧驱动欠压保护功能，所述自举电路用于实现自举供电功能；所述低压侧驱动电路设有3通道。
更进一步地，所述驱动电路还包括用于屏蔽尖峰噪声的死区时间电路；
所述死区时间电路的第一输入端用于接收外部的上桥驱动信号；所述死区时间电路的第二输入端用于接收外部的下桥驱动信号；
所述死区时间电路的第一输出端连接至所述互锁电路的第一输入端，以实现控制所述高压侧驱动电路；所述死区时间电路的第二输出端连接至所述互锁电路的第二输入端，以实现控制所述低压侧驱动电路。
更进一步地，所述死区时间电路包括第二反相器、第十三电阻、第十四电阻、第一二极管、第二二极管、第三电容以及第四电容；
所述第二反相器的输入端作为所述死区时间电路的输入端，且所述第二反相器的输入端分别连接至所述第十三电阻的第一端和所述第一二极管的输出端；
所述第十三电阻的第二端作为所述死区时间电路的第一输出端，且所述第十三电阻的第二端分别连接至所述第一二极管的输入端和所述第三电容的第一端；所述第三电容的第二端接地；
所述第二反相器的输出端分别连接至所述第十四电阻的第一端和所述第二二极管的输出端；
所述第十四电阻的第二端作为所述死区时间电路的第二输出端，且所述第十四电阻的第二端分别连接至所述第二二极管的输入端和所述第四电容的第一端；所述第四电容的第二端接地。
更进一步地，所述高压集成电路还包括电源电路，所述电源电路的输出端分别所述过压保护电路和所述驱动电路连接。
第二方面，本发明还提供一种半导体电路，所述半导体电路包括开关管和本发明提供的上述的高压集成电路；所述高压集成电路连接于所述开关管，所述高压集成电路用于驱动所述开关管。
本发明的有益效果：本发明中，高压集成电路和半导体电路通过所述高压集成电路内设置过流保护电路，过流保护电路对接收的所述电流信号进行放大处理得到抗干扰信号，再检测所述抗干扰信号的电流值是否大于预设的电流阈值：若是，则产生并输出过流信号，同时在预设的定时时间后产生并输出复位信号；若否，则产生并输出正常电流信号，并继续对所述电流信号依次进行放大处理和检测。所述高压集成电路再通过故障逻辑控制电路根据过流保护电路的输出正常电流信号或过流信号或复位信号，分别生成常规控制信号以使得所述驱动电路正常工作、生成待机控制信号以使得所述驱动电路停止工作和所述高压集成电路待机，生成复位控制信号以使得所述高压集成电路重启。因此，本发明的高压集成电路和半导体电路在出现电流信号为大电流时，不需要断电，从而使得其使用灵活，并提高可靠性。
附图说明
图1是本发明实施例提供的高压集成电路的模块结构图；
图2是本发明实施例提供的高压集成电路的一种具体实施的电路原理图；
图3是本发明实施例提供的过流保护电路的一种具体实施的电路应用原理图；
图4是本发明实施例提供的死区时间电路的一种具体实施的电路原理图；
图5是图4中的死区时间电路的内部电路节点的另一种波形图；
图6是本发明实施例提供的过温保护电路的一种具体实施的电路原理图；
图7为本发明实施例提供的半导体电路的结构示意图。
具体实施方式
下面将结合具体实施例对本发明进行详细说明。
本发明的一种高压集成电路100。同时参阅图1-2，图1是本发明实施例提供的高压集成电路100的模块结构图；图2是本发明实施例提供的高压集成电路100的一种具体实施的电路原理图。
所述高压集成电路100包括过流保护电路1、故障逻辑控制电路2、驱动电路3、使能电路4、过压保护电路5、过温保护电路6以及电源电路7。
其中，过流保护电路1、故障逻辑控制电路2和驱动电路3依次连接。
所述高压集成电路100的电路连接关系为：
所述过流保护电路1的输入端用于接收外部的采样电阻RS输入的电流信号ITRIP，所述过流保护电路1的输出端连接至所述故障逻辑控制电路2的第一输入端。
所述故障逻辑控制电路2的第一输出端连接所述驱动电路3的控制端。
所述故障逻辑控制电路2的第二输出端用于连接外部的处理器。
所述驱动电路3的输出端连接至外部的开关管。
所述使能电路4的输出端连接至所述故障逻辑控制电路2的第二输入端。
所述过压保护电路5的输出端连接至所述故障逻辑控制电路2的第三输入端。
所述过温保护电路6的输出端连接至所述故障逻辑控制电路2的第四输入端。
所述电源电路7的输出端分别所述过压保护电路5和所述驱动电路3连接。
所述过流保护电路1用于对接收的所述电流信号ITRIP进行放大处理得到抗干扰信号，再检测所述抗干扰信号的电流值是否大于预设的电流阈值：若是，则产生并输出过流信号，同时在预设的定时时间后产生并输出复位信号。若否，则产生并输出正常电流信号ITRIP，并继续对所述电流信号ITRIP依次进行放大处理和检测。
参阅图3，图3是本发明实施例提供的过流保护电路1的一种具体实施的电路应用原理图。具体的，所述过流保护电路1包括运算放大器OPA、第一比较器CMP1、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第九电阻R9、第一电容C1、第二电容C2、第一晶体管M1、第一反相器INV1、定时器U1、与门AND以及第一逻辑电路U2。
其中，所述第一晶体管M1为MOS管。所述定时器U1用于产生所述定时时间。所述第一逻辑电路U2为数字电路，所述第一逻辑电路U2用于根据预设的逻辑功能产生所述正常电流信号ITRIP、所述过流信号和所述复位信号。
所述过流保护电路1的电路连接关系为：
所述第一电阻R1的第一端作为所述过流保护电路1的ITRIP正输入端。
所述第一电阻R1的第二端分别连接至所述运算放大器OPA的正输入端、所述第三电阻R3的第一端、所述第四电阻R4的第二端、所述第五电阻R5的第一端、所述第六电阻R6的第一端、所述第一电容C1的第一端以及所述第二电容C2的第一端。
所述第三电阻R3的第二端和所述第一电容C1的第二端均接地GND。
所述第四电阻R4的第一端连接至电源电压VCC。本实施例中，电源电压VCC为5V。
所述第二电阻R2的第一端作为所述过流保护电路1的ITRIP负输入端。所述第二电阻R2的第二端连接至所述运算放大器OPA的负输入端。
所述运算放大器OPA的输出端分别连接至所述第一比较器CMP1的正输入端、所述第五电阻R5的第二端、所述第六电阻R6的第二端以及所述第二电容C2的第二端。
所述第七电阻R7的第一端作为所述过流保护电路1的VREF端。
所述第七电阻R7的第二端分别连接至所述第一比较器CMP1的负输入端和所述第八电阻R8的第一端。
所述第八电阻R8的第二端分别连接至所述第一晶体管M1的漏极和所述第九电阻R9的第一端。
所述第一晶体管M1的源极和所述第九电阻R9的第二端均接地GND。
所述第一比较器CMP1的输出端分别连接至所述第一反相器INV1的输入端和所述与门AND的第一输入端。
所述第一反相器INV1的输出端连接至所述定时器U1的输入端。所述定时器U1的输出端连接至所述与门AND的第二输入端。
所述与门AND的输出端连接至所述第一逻辑电路U2的输入端。
所述第一逻辑电路U2的第一输出端作为所述过流保护电路1的输出端OUT。
所述第一逻辑电路U2的第二输出端连接至所述第一晶体管M1的栅漏极。
所述过流保护电路1的工作原理为：
所述过流保护电路1的流检测所述过流保护电路1的ITRIP正输入端的ITRIP+信号、所述过流保护电路1的ITRIP负输入端的ITRIP-信号，ITRIP+信号和ITRIP-信号通过外部接电流采样电阻RS的两端，采样电阻RS的第一端用于连接所述高压集成电路100的UN端口、VN端口以及WM端口，采样电阻RS的第二端接地。
本实施例中，所述过流保护电路1的第一电阻R1与第二电阻R2的阻值相同，第三电阻R3和第五电阻R5的阻值相同,第四电阻R4和第七电阻R7的阻值相同,第一电容C1和第二电容C2的电容值相同，这样设置使得运算放大器OPA成为差分运放电路，差分运放电路的有以下优点：
A.差分线的两根走线之间的耦合很好情况下，当外界存在噪声干扰时，几乎同时被耦合到两根线上，而接收端关心的只是两个信号的差值，所以外界的共模噪声几乎可以被完全抵消。
B.能有效的抑制EMI，和上面一样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少。
C.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通的单端信号依靠高低两个阈值电压来判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。
运算放大器OPA设计成差分运放电路，使得所述过流保护电路1的不容易受干扰，更提高其抗干扰的能力，差分运放电路采集到电流的信号，将其放大，并满足：放大倍数＝(R5//R7)/R2。电流信号ITRIP经运放放大后的电压为V1，输入第一比较器CMP1的正输入端与所述过流保护电路1的VREF端的参考电压VREF通过作为分压电阻的第七电阻R7、第八电阻R8、第九电阻R9分压后，得到分压点P1的基准电压V2做比较，当V1大于V2时，第一比较器CMP1输出低电平，经过与门AND后，为高电平，定时器U1开如计时，并输出低电平，与第一比较器CMP1输出信号相与，与门AND输出低电平，输入所述故障逻辑控制电路2，第一逻辑电路U2的反馈端连接第一晶体管M1的栅极，控制第一晶体管M1的开关。没有高于基准电压V2的电压时，第一晶体管M1关断，出现高于基准电压V2的电压时第一晶体管M1导通。形成一个滞回效果。定时器U1起定时作用，当第一比较器CMP1输出低电平时(当V1大于V2时，电路出过流保护时)，定时器U1开计时，所述过流保护电路1进入保护，当所述定时时间到后，定时器U1会输出高电平，使得所述过流保护电路1退出保护功能，让所述高压集成电路100自动重启恢复工作。从而使得本发明的高压集成电路100在出现电流信号为大电流时，不需要断电，从而使得其使用灵活，并提高可靠性。
所述故障逻辑控制电路2用于根据接收的所述正常电流信号ITRIP生成常规控制信号，以使得所述驱动电路3正常工作，并用于接收所述过流信号生成待机控制信号，以使得所述驱动电路3停止工作和所述高压集成电路100待机，并用于接收所述复位信号生成复位控制信号，以使得所述高压集成电路100重启。所述过流保护电路1和所述故障逻辑控制电路2的设置可以使得过流保护时系统不需要断电且可靠性高。
所述驱动电路3用于根据所述常规控制信号、所述待机控制信号以及所述复位控制信号驱动外部的开关管。
所述驱动电路3包括高压侧驱动电路31、互锁电路32和低压侧驱动电路33，所述高压侧驱动电路31通过所述互锁电路32和所述低压侧驱动电路33连接。
本实施例中，所述驱动电路3包括高压侧驱动电路31、互锁电路32和低压侧驱动电路33，所述高压侧驱动电路31通过所述互锁电路32和所述低压侧驱动电路33连接。
本实施例中，所述驱动电路3还包括用于屏蔽尖峰噪声的死区时间电路34。
所述死区时间电路34的第一输入端用于接收外部的上桥驱动信号。所述死区时间电路34的第二输入端用于接收外部的下桥驱动信号。
所述死区时间电路34的第一输出端连接至所述互锁电路32的第一输入端，以实现控制所述高压侧驱动电路31。所述死区时间电路34的第二输出端连接至所述互锁电路32的第二输入端，以实现控制所述低压侧驱动电路33。
参阅图4，图4是本发明实施例提供的死区时间电路34的一种具体实施的电路原理图。具体的，所述死区时间电路34包括第二反相器INV2、第十三电阻R13、第十四电阻R14、第一二极管D1、第二二极管D2、第三电容C3以及第四电容C4。
所述死区时间电路34的电路连接关系为：
所述第二反相器INV2的输入端作为所述死区时间电路34的输入端，且所述第二反相器INV2的输入端分别连接至所述第十三电阻R13的第一端和所述第一二极管D1的输出端。
所述第十三电阻R13的第二端作为所述死区时间电路34的第一输出端，且所述第十三电阻R13的第二端分别连接至所述第一二极管D1的输入端和所述第三电容C3的第一端。所述第三电容C3的第二端接地GND。
所述第二反相器INV2的输出端分别连接至所述第十四电阻R14的第一端和所述第二二极管D2的输出端。
所述第十四电阻R14的第二端作为所述死区时间电路34的第二输出端，且所述第十四电阻R14的第二端分别连接至所述第二二极管D2的输入端和所述第四电容C4的第一端。所述第四电容C4的第二端接地GND。
所述死区时间电路34的工作原理为：
所述死区时间电路34主要的用于产生死区时间，所述死区时间电路34并用于功率开关控制信号翻转时避免发生误触发。所述高压集成电路100控制三相逆变功率元件，其反馈电流或电压信号，常常会被功率器件开关时产生的噪声所影响，导致输入所述高压集成电路100所在的芯片内部的信号叠加了一些由导线寄生电感和芯片寄生电容引起的尖峰噪声(spike)，这些尖峰噪声会导致芯片内部产生误触发，输出错误的控制信号。为了避免尖峰噪声的影响，在控制信号翻转后到反馈信号稳定的一端时间内，对反馈信号的运算电路进行屏蔽，这段时间就是死区时间。简单点说就所述驱动电路3中的同一桥臂的上下开关器件(如IGBT、MOS管等)的导通和关断错开一定的时间，即死区时间，以保证同一桥臂的上下IGBT总是先关断后导通。
参阅图5，图5是图4中的死区时间电路34的内部电路节点的另一种波形图。图中，Ton是输出上升沿传输延时；Toff是输出上下降传输延时；Tr是输出上升时间；Tf是输出下降时间。
第十三电阻R13、第十四电阻R14、第一二极管D1、第二二极管D2、第三电容C3以及第四电容C4共同组成RC充电延时电路，即充电速度缓慢，放电速度很快。使脉冲的上升沿变缓，下降沿不变。这就是死区的产生原理，通过调整电阻和电容的值可以修改死区时间。
参阅图6，图6是本发明实施例提供的过温保护电路6的一种具体实施的电路原理图。具体的，所述过温保护电路6包括第二比较器CMP2、第十电阻R10、第十一电阻R11、第十二电阻R12、第二晶体管M2以及第二逻辑电路U3，所述第二逻辑电路U3为数字电路，所述第二晶体管M2为NMOS管。
所述过温保护电路6的电路连接关系为：
所述第二比较器CMP2的正输入端作为所述过温保护电路6的TVC端。所述第二比较器CMP2的负输入端分别连接至所述第十电阻R10的第二端和所述第十一电阻R11的第一端。所述第十电阻R10的第一端作为所述过温保护电路6的VREF端。所述第十一电阻R11的第二端分别连接至所述第十二电阻R12的第一端和所述第二晶体管M2的漏极，所述第十二电阻R12的第二端接地GND。所述第二晶体管M2的栅极连接至所述第二逻辑电路U3的信号控制端，所述第二晶体管M2的源极接地GND。所述第二比较器CMP2的输出端分别连接至所述第二逻辑电路U3的信号输入端。所述第二逻辑电路U3的输出端作为所述过流保护电路1的输出端。
所述过温保护电路6的工作原理为：
当所述过温保护电路6的TVC端接收的温度检测信号TVC高于预设的过温基准电压，所述第二逻辑电路U3就会把所述驱动电路3的上桥和下桥同时关断。所述第二逻辑电路U3的反馈端连接第二晶体管M2的栅极，控制第二晶体管M2的开关。没有高于过温基准电压的电压时，第二晶体管M2关断，出现高于过温基准电压的电压时第二晶体管M2导通。形成一个滞回效果。当所述过温保护电路6实现温度保护功能。
本发明还提供一种半导体电路300。
参阅图7，图7为本发明实施例提供的半导体电路300的结构示意图。
所述半导体电路300包括开关管200和所述高压集成电路100。所述高压集成电路100连接于所述开关管200，所述高压集成电路100用于驱动所述开关管200。
可以理解的是，上述的高压集成电路实施例中的内容均适用于本半导体电路300实施例中，本半导体电路300实施例所具体实现的功能与上述的高压集成电路100实施例相同，并且达到的有益效果与上述的高压集成电路100实施例所达到的有益效果也相同。
本发明中，高压集成电路100和半导体电路300通过所述高压集成电路100内设置过流保护电路1，过流保护电路1对接收的所述电流信号ITRIP进行放大处理得到抗干扰信号，再检测所述抗干扰信号的电流值是否大于预设的电流阈值：若是，则产生并输出过流信号，同时在预设的定时时间后产生并输出复位信号；若否，则产生并输出正常电流信号，并继续对所述电流信号依次进行放大处理和检测。所述过流保护电路1再通过所述故障逻辑控制电路2根据过流保护电路的输出正常电流信号或过流信号或复位信号，分别生成常规控制信号以使得所述驱动电路3正常工作、生成待机控制信号以使得所述驱动电路3停止工作和所述高压集成电路100待机，生成复位控制信号以使得所述高压集成电路100重启。因此，本发明的高压集成电路100和半导体电路300在出现电流信号为大电流时，不需要断电，从而使得其使用灵活，并提高可靠性。
以上内容仅为本发明的较佳实施例，对于本领域的普通技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，本说明书内容不应理解为对本发明的限制。
Claims (10)
1.一种高压集成电路，其特征在于，所述高压集成电路包括依次连接的过流保护电路、故障逻辑控制电路和驱动电路；
所述过流保护电路的输入端用于接收外部的采样电阻输入的电流信号，所述过流保护电路的输出端连接至所述故障逻辑控制电路的第一输入端；所述过流保护电路用于对接收的所述电流信号进行放大处理得到抗干扰信号，再检测所述抗干扰信号的电流值是否大于预设的电流阈值：若是，则产生并输出过流信号，同时在预设的定时时间后产生并输出复位信号；若否，则产生并输出正常电流信号，并继续对所述电流信号依次进行放大处理和检测；
所述故障逻辑控制电路的第一输出端连接所述驱动电路的控制端；所述故障逻辑控制电路的第二输出端用于连接外部的处理器；所述故障逻辑控制电路用于根据接收的所述正常电流信号生成常规控制信号，以使得所述驱动电路正常工作，并用于接收所述过流信号生成待机控制信号，以使得所述驱动电路停止工作和所述高压集成电路待机，并用于接收所述复位信号生成复位控制信号，以使得所述高压集成电路重启；
所述驱动电路用于根据所述常规控制信号、所述待机控制信号以及所述复位控制信号驱动外部的开关管。
2.根据权利要求1所述的高压集成电路，其特征在于，所述过流保护电路包括运算放大器、第一比较器、第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻、第七电阻、第八电阻、第九电阻、第一电容、第二电容、第一晶体管、第一反相器、定时器、与门以及第一逻辑电路；其中，所述第一晶体管为MOS管；所述定时器用于产生所述定时时间；所述第一逻辑电路为数字电路，所述第一逻辑电路用于根据预设的逻辑功能产生所述正常电流信号、所述过流信号和所述复位信号；
所述第一电阻的第一端作为所述过流保护电路的ITRIP正输入端；
所述第一电阻的第二端分别连接至所述运算放大器的正输入端、所述第三电阻的第一端、所述第四电阻的第二端、所述第五电阻的第一端、所述第六电阻的第一端、所述第一电容的第一端以及所述第二电容的第一端；
所述第三电阻的第二端和所述第一电容的第二端均接地；
所述第四电阻的第一端连接至电源电压；
所述第二电阻的第一端作为所述过流保护电路的ITRIP负输入端；所述第二电阻的第二端连接至所述运算放大器的负输入端；
所述运算放大器的输出端分别连接至所述第一比较器的正输入端、所述第五电阻的第二端、所述第六电阻的第二端以及所述第二电容的第二端；
所述第七电阻的第一端作为所述过流保护电路的VREF端；
所述第七电阻的第二端分别连接至所述第一比较器的负输入端和所述第八电阻的第一端；
所述第八电阻的第二端分别连接至所述第一晶体管的漏极和所述第九电阻的第一端；
所述第一晶体管的源极和所述第九电阻的第二端均接地；
所述第一比较器的输出端分别连接至所述第一反相器的输入端和所述与门的第一输入端；
所述第一反相器的输出端连接至所述定时器的输入端；所述定时器的输出端连接至所述与门的第二输入端；
所述与门的输出端连接至所述第一逻辑电路的输入端；
所述第一逻辑电路的第一输出端作为所述过流保护电路的输出端；
所述第一逻辑电路的第二输出端连接至所述第一晶体管的栅漏极。
3.根据权利要求1所述的高压集成电路，其特征在于，所述高压集成电路还包括使能电路、过压保护电路以及过温保护电路；
所述使能电路的输出端连接至所述故障逻辑控制电路的第二输入端；
所述过压保护电路的输出端连接至所述故障逻辑控制电路的第三输入端；
所述过温保护电路的输出端连接至所述故障逻辑控制电路的第四输入端。
4.根据权利要求3所述的高压集成电路，其特征在于，所述过温保护电路包括第二比较器、第十电阻、第十一电阻、第十二电阻、第二晶体管以及第二逻辑电路，所述第二逻辑电路为数字电路，所述第二晶体管为NMOS管；
所述第二比较器的正输入端作为所述过温保护电路的TVC端；所述第二比较器的负输入端分别连接至所述第十电阻的第二端和所述第十一电阻的第一端；所述第十电阻的第一端作为所述过温保护电路的VREF端；所述第十一电阻的第二端分别连接至所述第十二电阻的第一端和所述第二晶体管的漏极，所述第十二电阻的第二端接地；所述第二晶体管的栅极连接至所述第二逻辑电路的信号控制端，所述第二晶体管的源极接地；所述第二比较器的输出端分别连接至所述第二逻辑电路的信号输入端；所述第二逻辑电路的输出端作为所述过流保护电路的输出端。
5.根据权利要求1所述的高压集成电路，其特征在于，所述驱动电路包括高压侧驱动电路、互锁电路和低压侧驱动电路，所述高压侧驱动电路通过所述互锁电路和所述低压侧驱动电路连接。
6.根据权利要求5所述的高压集成电路，其特征在于，所述高压侧驱动电路设有3通道，所述高压侧驱动电路包括高侧欠压保护电路和自举电路，所述高侧欠压保护电路用于实现高侧驱动欠压保护功能，所述自举电路用于实现自举供电功能；所述低压侧驱动电路设有3通道。
7.根据权利要求5所述的高压集成电路，其特征在于，所述驱动电路还包括用于屏蔽尖峰噪声的死区时间电路；
所述死区时间电路的第一输入端用于接收外部的上桥驱动信号；所述死区时间电路的第二输入端用于接收外部的下桥驱动信号；
所述死区时间电路的第一输出端连接至所述互锁电路的第一输入端，以实现控制所述高压侧驱动电路；所述死区时间电路的第二输出端连接至所述互锁电路的第二输入端，以实现控制所述低压侧驱动电路。
8.根据权利要求7所述的高压集成电路，其特征在于，所述死区时间电路包括第二反相器、第十三电阻、第十四电阻、第一二极管、第二二极管、第三电容以及第四电容；
所述第二反相器的输入端作为所述死区时间电路的输入端，且所述第二反相器的输入端分别连接至所述第十三电阻的第一端和所述第一二极管的输出端；
所述第十三电阻的第二端作为所述死区时间电路的第一输出端，且所述第十三电阻的第二端分别连接至所述第一二极管的输入端和所述第三电容的第一端；所述第三电容的第二端接地；
所述第二反相器的输出端分别连接至所述第十四电阻的第一端和所述第二二极管的输出端；
所述第十四电阻的第二端作为所述死区时间电路的第二输出端，且所述第十四电阻的第二端分别连接至所述第二二极管的输入端和所述第四电容的第一端；所述第四电容的第二端接地。
9.根据权利要求3所述的高压集成电路，其特征在于，所述高压集成电路还包括电源电路，所述电源电路的输出端分别所述过压保护电路和所述驱动电路连接。
10.一种半导体电路，其特征在于，所述半导体电路包括开关管和如权利要求1-9中任一项所述的高压集成电路；所述高压集成电路连接于所述开关管，所述高压集成电路用于驱动所述开关管。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202211172626.1A CN115360684B (zh) | 2022-09-26 | 高压集成电路和半导体电路 |
Applications Claiming Priority (1)
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Publications (2)
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| CN115360684A true CN115360684A (zh) | 2022-11-18 |
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