CN115358182A - 基于生成式深度学习的芯片布线系统及方法 - Google Patents

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Abstract

一种基于生成式深度学习的芯片布线系统及方法，包括：数据预处理模块、基础条件生成对抗网络模块、多尺度条件生成对抗网络模块、条件生成对抗网络参数更新模块、后处理模块、深度隐变量学习网络模块和深度隐变量学习网络参数更新模块，本发明通过条件生成对抗模型方法设计新的智能布线求解器，通过人工智能常见的数据驱动机制，以预训练搭配监督训练的方式使算法具有能泛化到新网表图的能力；采用多尺度的模型使算法可以对大尺寸的芯片进行布线，从而生成更准确的结果，可以用较于大尺寸的芯片和网，并且能够直接迁移尺寸更小的芯片布线求解网络的结果至更大尺寸的芯片，因此本发明具有更强的可塑性和可扩展性，可以花费较少的微调训练就适用于大尺寸芯片。

Description

基于生成式深度学习的芯片布线系统及方法
技术领域
本发明涉及的是一种集成电路芯片设计领域的技术，具体是一种基于生成式深度学习的芯片布线系统及方法。
背景技术
电子设计自动化(Electronic design automation,EDA)是集成电路的上游产业，目的是为复杂电路设计提供自动化解决方案。随着芯片规模的快速扩展，求解芯片布线问题的算法复杂度也随着网表的数量、单个网表的规模、布线网格的规模以及计算剩余布线资源所花费的时间的不断增大而迅速攀升。目前已有的求解布线问题的算法通常基于网表分解、模式布线、迷宫布线和基于谈判的拆解与重布线等传统算法，在时间效率和对具体布线问题的设计复杂度上都具有瓶颈，并且无法有效利用现有的高速发展的处理器算力以及随之得到革新的AI技术。近年来，随着机器学习领域的不断突破，越来越多的研究人员开始尝试使用机器学习技术求解科学和工业问题，其中就包括芯片布线问题。科研人员通过神经网络对网表结构、初始布局指示、相对面积等高维数据的数据路径模式进行提取和评估，以此预测布线的结果，从而帮助传统布局算法得到更优解。
条件生成对抗网络(cGAN)是在生成对抗网络(Generative AdversarialNetworks,GAN)的基础上做的一种改进，通过给原始GAN的生成器G和判别器D添加额外的条件信息，实现条件生成模型。这里的额外的条件信息可以是类别标签或者其它的辅助信息。cGAN的目标是根据已知的条件信息通过生成器G生成满足数据真实分布的结果，并且让判别器D无法在给定条件信息的基础上分辨出生成器G生成的结果和真实结果。
发明内容
本发明针对现有基于学习的方法难以处理智能芯片布线问题中尺寸较大的芯片、数量级巨大的网表和拥有多引脚的单个网表的不足，提出一种基于生成式深度学习的芯片布线系统及方法，通过条件生成对抗模型方法设计新的智能布线求解器，通过人工智能常见的数据驱动机制，以预训练搭配监督训练的方式使算法具有能泛化到新网表图的能力；采用多尺度的模型使算法可以对大尺寸的芯片进行布线，从而生成更准确的结果，可以用较于大尺寸的芯片和网，并且能够直接迁移尺寸更小的芯片布线求解网络的结果至更大尺寸的芯片，因此本发明具有更强的可塑性和可扩展性，可以花费较少的微调训练就适用于大尺寸芯片。
本发明是通过以下技术方案实现的：
本发明涉及一种基于生成式深度学习的芯片布线系统，包括：数据预处理模块、基础条件生成对抗网络模块、多尺度条件生成对抗网络模块、条件生成对抗网络参数更新模块、后处理模块、深度隐变量学习网络模块和深度隐变量学习网络参数更新模块，其中：数据预处理模块读取并解析gr格式的文件，将布局信息和布线资源转换为图像数据并生成监督训练部分的真值；基础条件生成对抗网络模块根据输入的每个网(net)中引脚(pin)的位置信息和芯片划分后的网格(grid)布线线路容量信息，进行生成式布线处理，得到每个网进行生成式布线后的结果；多尺度条件生成对抗网络模块根据输入的每个网中引脚的位置信息和芯片划分后的网格布线线路容量信息，进行生成式布线处理，得到每个网进行生成式布线后的结果；条件生成对抗网络参数更新模块根据输入的每个网中引脚的位置信息和芯片划分后的网格布线线路容量信息，进行生成式布线处理，得到每个网进行生成式布线后的结果；后处理模块在生成的布线结果未形成通路时通过贪心的迷宫布线(MazeRouting)算法得到最终解，并将线路中多余的点删去，得到优化后的布线的最终结果；深度隐变量学习网络模块根据之前未布线的每个网中引脚的位置信息和芯片划分后的网格布线线路容量信息，进行重参数化隐变量采样和生成式布线处理，得到根据隐变量调整后的布线结果；深度隐变量学习网络参数更新模块根据隐变量调整后的布线结果的评价指标信息，进行误差计算和反向传播训练处理，得到更新后的隐变量学习网络参数结果。
本发明涉及一种基于上述系统的生成式深度学习的芯片布线方法，包括：
步骤1)通过数据预处理模块接收描述待布线的芯片布局数据文件，经预处理后提取得到布线资源和所有待布线的网；
所述的预处理是指：在智能芯片布线问题中，将条件信息定义为当前待布线的网的所有引脚的位置和当前时刻的芯片布线资源的状况，具体为：将芯片按照固定的长和宽划分成大小一致的区域(Gcell)，在物理位置上相邻的GCell间具有一条公共边，每条公共边上能通过的线路数量是有限的。然后，将每一个GCcell视作一个格点(vertex)，将相邻的格点的公共边视作一条边(edge)，并定义这条边的权值为还能够容纳的线路的数量，则整个芯片就被建模为一个带权的网格。
优选地，将一个网中的所有引脚所在的格点赋值为1，网格中不存在引脚的格点赋值为0，并且将权值大于0的边赋值为1，将权值等于0的边赋值为0。其中由所有引脚的值组成的矩阵编码为图像的R通道，由水平方向的边和竖直方向的边的权值组成的矩阵分别被编码为图像的G通道和B通道。
步骤2)构建一个用于存储当前的布线资源的网格，选择一个待布线的网，将其转换为张量(训练时先转换为图像，求解时可跳过该过程)后，通过生成网络得到每个点属于最终解的概率；
步骤3)保留概率高于50％的点并求解该网是否连通，当不连通时则转到步骤4，否则转到步骤5；
步骤4)运行贪心迷宫布线算法得到连通的线路后，执行步骤5；
步骤5)返回步骤2读取新的待布线的网，当处理完所有网则得到当前芯片布局的布线方案。
附图说明
图1为实施例流程图。
具体实施方式
本实施例涉及一种基于生成式深度学习的芯片布线系统，包括：数据预处理模块、基础条件生成对抗网络模块、多尺度条件生成对抗网络模块、条件生成对抗网络参数更新模块、后处理模块、深度隐变量学习网络模块和深度隐变量学习网络参数更新模块，其中：数据预处理模块读取并解析gr格式的文件，将布局信息和布线资源转换为图像数据并生成监督训练部分的真值；基础条件生成对抗网络模块根据输入的每个网(net)中引脚(pin)的位置信息和芯片划分后的网格(grid)布线线路容量信息，进行生成式布线处理，得到每个网进行生成式布线后的结果；多尺度条件生成对抗网络模块根据输入的每个网中引脚的位置信息和芯片划分后的网格布线线路容量信息，进行生成式布线处理，得到每个网进行生成式布线后的结果；条件生成对抗网络参数更新模块根据输入的每个网中引脚的位置信息和芯片划分后的网格布线线路容量信息，进行生成式布线处理，得到每个网进行生成式布线后的结果；后处理模块在生成的布线结果未形成通路时通过贪心的迷宫布线(MazeRouting)算法得到最终解，并将线路中多余的点删去，得到优化后的布线的最终结果；深度隐变量学习网络模块根据之前未布线的每个网中引脚的位置信息和芯片划分后的网格布线线路容量信息，进行重参数化隐变量采样和生成式布线处理，得到根据隐变量调整后的布线结果；深度隐变量学习网络参数更新模块根据隐变量调整后的布线结果的评价指标信息，进行误差计算和反向传播训练处理，得到更新后的隐变量学习网络参数结果。
所述的监督训练部分的真值，根据布局信息和布线资源转换为图像数据作为输入，通过但不限于NCTU-GR 2.0芯片布线器，所得到的输出结果。
所述的NCTU-GR 2.0芯片布线器，记载于Liu,Wen-Hao,et al."NCTU-GR 2.0:Multithreaded collision-aware global routing with bounded-length mazerouting."IEEE Transactions on computer-aided design ofintegrated circuits andsystems 32.5(2013):709-722.
优选地，所述的数据预处理模块为避免每次运行算法时都需要转换格式，将解析后的数据存储下来方便重复利用。
所述的数据预处理模块包括：数据读取单元、芯片网格初始化单元、待处理网信息初始化单元以及张量转换单元，其中：数据读取单元根据输入的芯片网格属性和所需布线的网的信息，进行读取处理，得到格式化后的输入结果；芯片网格初始化单元根据格式化后的芯片网格属性信息，进行芯片网格建模处理，得到芯片网格的数学模型结果；待处理网信息初始化单元根据格式化后的网信息，进行归并处理，得到结构化的每张网需要布线的引脚结果；张量转换单元根据芯片网格数学模型信息和所需布线的网的引脚信息，进行张量生成处理，得到基于当前芯片网格信息和当前所需布线的网对应的张量结果。
所述的基础条件生成对抗网络模块包括生成器和判别器，其中：判别器由多个子判别器组成，生成器和子判别器均由卷积神经网络组成，生成器根据芯片划分后规模图像，首先经过扩充和卷积神经网络提取其特征图，经过多个残差网络(ResNet)装置后提取出高维特征图，而后经过多层反卷积处理后，最终经过激活函数得到每个点属于最终线路的概率作为生成结果；第一子判别器对生成结果的连通性，即正确性进行判别，第二子判别器对生成结果的线长进行判别，第三子判别器对生成结果的整体性进行判别。
所述的芯片划分后规模图像是指：获取当前时刻网格的剩余布线资源情况和当前网的引脚位置，其中1表示有引脚的位置或还能容纳线路通过的边。
所述的多尺度条件生成对抗网络模块包括：前置特征提取单元、下采样特征提取单元以及布线图生成单元，其中：前置特征提取单元根据输入的张量信息，进行卷积网络特征提取处理，得到运算后的基本多通道特征信息结果；下采样特征提取单元根据输入的张量信息信息，进行下采样和卷积网络特征提取处理，得到全局视角下的多通道特征信息结果；布线图生成单元根据上述两个单元得到的基本多通道特征信息和全局视角下的多通道特征信息，进行按位相加和生成网络处理，得到生成的布线图结果。
所述的多尺度条件生成对抗网络模块将尺度较大的芯片网格经过扩充和卷积神经网络提取其特征图，作为一部分特征，同时对原图像进行下采样，使其尺寸与基础条件生成对抗网络适配，经过基础条件生成对抗网络提取全局特征图；将提取的两部分特征图相加融合信息，将融合后的特征进行后续的特征处理，最后经过反卷积得到生成结果，并将生成器输出的结果和真值分别与条件信息连接，随后输入到判别器中得到判别结果。
所述的条件生成对抗网络参数更新模块包括：判别器参数更新单元以及生成器参数更新单元，其中：判别器参数更新单元根据判别器输出的判别结果和输入对应的判别真值信息，进行误差计算和反向传播学习处理，得到更新后的判别器网络参数结果；生成器参数更新单元根据输出的布线图和真值布线图，以及判别器传输的与真值间的误差信息，进行误差计算和反向传播学习处理，得到更新后的生成器网络参数结果。
由于每个网的布线结果并不唯一，所述的生成器参数更新单元在初步的训练时在生成器的原损失函数的基础上增加生成结果对真值的重构损失，从而让初步训练的网络生成的结果靠近真值，暂不考虑其多样性，因此此时并没有引入隐变量。其中，重构损失由均方误差和Focal误差的加权和组成，目的是为防止最终的生成结果为空白的线路，原因是布线线路包括的点只占整个网格中非常小的一部分，即使生成结果不包括任何格点损失依旧很小，该单元的误差计算具体为：
Figure BDA0003797121170000051
对应的判别器参数更新单元的误差计算为：
Figure BDA0003797121170000052
Figure BDA0003797121170000053
其中：α为均方误差的权值，β为Focal Loss的权值，θ表示生成器网络的参数，π表示判别器网络的参数。
所述的贪心的迷宫布线算法，采用但不限于Soukup,J.I.R.I."Fast mazerouter."Design Automation Conference.IEEE Computer Society,1978.中记载的技术实现。
所述的深度隐变量学习网络模块包括：参数单元、隐变量采样单元以及隐变量特征图映射单元，其中：参数单元根据输入张量信息，进行卷积和全连接网络映射处理，得到高斯分布的均值和标准差结果；隐变量采样单元根据随机种子信息，进行标准高斯分布采样处理，得到采样的隐变量结果；隐变量特征图映射单元根据参数单元和隐变量采样信息，进行隐变量重参数化和隐变量到特征图的映射处理，得到有条件的隐变量特征图结果。
如图1所示，为本实施例基于上述系统的生成式深度学习的芯片布线方法，通过获取当前时刻网格的剩余布线资源情况和当前网的引脚位置，得到网格规模，即芯片划分后规模的图像；将图像输入网络中，经过处理后得到标量值，即用于计算隐变量的标准差和均值；在标准高斯分布中采样得到基础特征，乘上标准差并加上均值后得到所需的隐变量，对隐变量进行反卷积操作后得到特征图，与基础条件生成对抗网络模块输出的特征图连接，随后进行最后的反卷积得到布线结果。
所述的深度隐变量学习网络参数更新模块：隐变量学习网络以先前学到的判别器的判别结果作为评价，并以优化此评价作为目标更新网络，参数更新公式
Figure BDA0003797121170000054
Figure BDA0003797121170000055
其中λ表示深度隐变量网络的参数。
经过具体实际实验，在ISPD98 benchmarks的具体环境设置下，以经过训练后的网络参数启动/运行上述装置/方法，能够得到的实验数据是：
Figure BDA0003797121170000056
Figure BDA0003797121170000061
经过具体实际实验，在ISPD08 benchmarks采样得到的20万个样本的测试集的具体环境设置下，以经过训练后的网络参数运行上述系统，能够得到正确率为79.5％，与真值线长的比值为1.007。
具体实现时，基础条件生成对抗网络模块中的生成器和判别器使用由卷积神经网络构成的残差网络来对生成布线结果并对结果进行判别。这两个网络的设计均不是唯一的，例如可以使用更复杂、层次更深的残差网络或Transformer网络结构来代替原生成器和判别器中的网络骨架，当采用基于U-Net骨架的布线网络时，能够得到正确率为73.1％，与真值线长的比值为1.022。基础条件生成对抗网络模块中判别器的数量对于不同的约束情况进行调整，当减少判别器数量为1个时，能够得到正确率为62.3％，与真值线长的比值为1.017。多尺度条件生成对抗网络模块中所采用的下采样和全局特征提取网络的数量可以进行调整，其残差网络的骨架也可以用更复杂、更深的网络代替，例如Transformer网络结构，具体可以将下采样的网络数量增加为2个。后处理模块中的未连通线路的连接算法可替换为A*路由算法、Multi-source Multi-sink Maze routing算法。深度隐变量学习网络模块中实现隐变量学习的网络可替换为Transformer等网络。
与现有的基于深度学习的布线方法相比，本系统使用条件生成对抗模型求解芯片布线问题，通过多判别器共同判别，并反馈判别结果以此对抗更新生成模型以及将预训练、监督训练和无监督训练结合，通过预训练和监督训练显著提升了布线的效率，并且在实际的芯片基准上而非随机生成的简单的布线问题上进行了实验，且最终布线的成功率和线长都有明显提升。
上述具体实施可由本领域技术人员在不背离本发明原理和宗旨的前提下以不同的方式对其进行局部调整，本发明的保护范围以权利要求书为准且不由上述具体实施所限，在其范围内的各个实现方案均受本发明之约束。

Claims (10)

1.一种基于生成式深度学习的芯片布线系统，其特征在于，包括：数据预处理模块、基础条件生成对抗网络模块、多尺度条件生成对抗网络模块、条件生成对抗网络参数更新模块、后处理模块、深度隐变量学习网络模块和深度隐变量学习网络参数更新模块，其中：数据预处理模块读取并解析gr格式的文件，将布局信息和布线资源转换为图像数据并生成监督训练部分的真值；基础条件生成对抗网络模块根据输入的每个网(net)中引脚(pin)的位置信息和芯片划分后的网格(grid)布线线路容量信息，进行生成式布线处理，得到每个网进行生成式布线后的结果；多尺度条件生成对抗网络模块根据输入的每个网中引脚的位置信息和芯片划分后的网格布线线路容量信息，进行生成式布线处理，得到每个网进行生成式布线后的结果；条件生成对抗网络参数更新模块根据输入的每个网中引脚的位置信息和芯片划分后的网格布线线路容量信息，进行生成式布线处理，得到每个网进行生成式布线后的结果；后处理模块在生成的布线结果未形成通路时通过贪心的迷宫布线(MazeRouting)算法得到最终解，并将线路中多余的点删去，得到优化后的布线的最终结果；深度隐变量学习网络模块根据之前未布线的每个网中引脚的位置信息和芯片划分后的网格布线线路容量信息，进行重参数化隐变量采样和生成式布线处理，得到根据隐变量调整后的布线结果；深度隐变量学习网络参数更新模块根据隐变量调整后的布线结果的评价指标信息，进行误差计算和反向传播训练处理，得到更新后的隐变量学习网络参数结果。
2.根据权利要求1所述的基于生成式深度学习的芯片布线系统，其特征是，所述的数据预处理模块包括：数据读取单元、芯片网格初始化单元、待处理网信息初始化单元以及张量转换单元，其中：数据读取单元根据输入的芯片网格属性和所需布线的网的信息，进行读取处理，得到格式化后的输入结果；芯片网格初始化单元根据格式化后的芯片网格属性信息，进行芯片网格建模处理，得到芯片网格的数学模型结果；待处理网信息初始化单元根据格式化后的网信息，进行归并处理，得到结构化的每张网需要布线的引脚结果；张量转换单元根据芯片网格数学模型信息和所需布线的网的引脚信息，进行张量生成处理，得到基于当前芯片网格信息和当前所需布线的网对应的张量结果。
3.根据权利要求1所述的基于生成式深度学习的芯片布线系统，其特征是，所述的基础条件生成对抗网络模块包括生成器和判别器，其中：判别器由多个子判别器组成，生成器和子判别器均由卷积神经网络组成，生成器根据芯片划分后规模图像，首先经过扩充和卷积神经网络提取其特征图，经过多个残差网络(ResNet)装置后提取出高维特征图，而后经过多层反卷积处理后，最终经过激活函数得到每个点属于最终线路的概率作为生成结果；第一子判别器对生成结果的连通性，即正确性进行判别，第二子判别器对生成结果的线长进行判别，第三子判别器对生成结果的整体性进行判别；
所述的芯片划分后规模图像是指：将一个网中的所有引脚所在的格点赋值为1，网格中不存在引脚的格点赋值为0，并且将权值大于0的边赋值为1，即1表示有引脚的位置或还能容纳线路通过的边；将权值等于0的边赋值为0；由所有引脚的值组成的矩阵编码为图像的R通道，由水平方向的边和竖直方向的边的权值组成的矩阵分别被编码为图像的G通道和B通道。
4.根据权利要求1所述的基于生成式深度学习的芯片布线系统，其特征是，所述的多尺度条件生成对抗网络模块包括：前置特征提取单元、下采样特征提取单元以及布线图生成单元，其中：前置特征提取单元根据输入的张量信息，进行卷积网络特征提取处理，得到运算后的基本多通道特征信息结果；下采样特征提取单元根据输入的张量信息信息，进行下采样和卷积网络特征提取处理，得到全局视角下的多通道特征信息结果；布线图生成单元根据上述两个单元得到的基本多通道特征信息和全局视角下的多通道特征信息，进行按位相加和生成网络处理，得到生成的布线图结果。
5.根据权利要求1所述的基于生成式深度学习的芯片布线系统，其特征是，所述的多尺度条件生成对抗网络模块将尺度较大的芯片网格经过扩充和卷积神经网络提取其特征图，作为一部分特征，同时对原图像进行下采样，使其尺寸与基础条件生成对抗网络适配，经过基础条件生成对抗网络提取全局特征图；将提取的两部分特征图相加融合信息，将融合后的特征进行后续的特征处理，最后经过反卷积得到生成结果，并将生成器输出的结果和真值分别与条件信息连接，随后输入到判别器中得到判别结果。
6.根据权利要求1所述的基于生成式深度学习的芯片布线系统，其特征是，所述的条件生成对抗网络参数更新模块包括：判别器参数更新单元以及生成器参数更新单元，其中：判别器参数更新单元根据判别器输出的判别结果和输入对应的判别真值信息，进行误差计算和反向传播学习处理，得到更新后的判别器网络参数结果；生成器参数更新单元根据输出的布线图和真值布线图，以及判别器传输的与真值间的误差信息，进行误差计算和反向传播学习处理，得到更新后的生成器网络参数结果。
7.根据权利要求1所述的基于生成式深度学习的芯片布线系统，其特征是，所述的生成器参数更新单元在初步的训练时在生成器的原损失函数的基础上增加生成结果对真值的重构损失，从而让初步训练的网络生成的结果靠近真值，暂不考虑其多样性，因此此时并没有引入隐变量，该单元的误差计算具体为：
Figure FDA0003797121160000031
Figure FDA0003797121160000032
对应的判别器参数更新单元的误差计算为：
Figure FDA0003797121160000033
Figure FDA0003797121160000034
其中：α为均方误差的权值，β为Focal Loss的权值，θ表示生成器网络的参数，π表示判别器网络的参数。
8.根据权利要求1所述的基于生成式深度学习的芯片布线系统，其特征是，所述的深度隐变量学习网络模块包括：参数单元、隐变量采样单元以及隐变量特征图映射单元，其中：参数单元根据输入张量信息，进行卷积和全连接网络映射处理，得到高斯分布的均值和标准差结果；隐变量采样单元根据随机种子信息，进行标准高斯分布采样处理，得到采样的隐变量结果；隐变量特征图映射单元根据参数单元和隐变量采样信息，进行隐变量重参数化和隐变量到特征图的映射处理，得到有条件的隐变量特征图结果。
9.根据权利要求1所述的基于生成式深度学习的芯片布线系统，其特征是，所述的深度隐变量学习网络参数更新模块以先前学到的判别器的判别结果作为评价，并以优化此评价作为目标更新网络，参数更新公式
Figure FDA0003797121160000035
其中λ表示深度隐变量网络的参数。
10.一种基于根据权利要求1-9所述的基于生成式深度学习的芯片布线系统的生成式深度学习的芯片布线方法，其特征在于，包括：
步骤1)通过数据预处理模块接收描述待布线的芯片布局数据文件，经预处理后提取得到布线资源和所有待布线的网；
步骤2)构建一个用于存储当前的布线资源的网格，选择一个待布线的网，将其转换为张量后，通过生成网络得到每个点属于最终解的概率；
步骤3)保留概率高于50％的点并求解该网是否连通，当不连通时则转到步骤4，否则转到步骤5；
步骤4)运行贪心迷宫布线算法得到连通的线路后，执行步骤5；
步骤5)返回步骤2读取新的待布线的网，当处理完所有网则得到当前芯片布局的布线方案。
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Publication number Priority date Publication date Assignee Title
CN116738920A (zh) * 2023-08-11 2023-09-12 中诚华隆计算机技术有限公司 一种三维几何内核的芯片3d设计方法及系统
CN117829085A (zh) * 2024-03-04 2024-04-05 中国科学技术大学 一种适用于芯片布线的连通图生成方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116738920A (zh) * 2023-08-11 2023-09-12 中诚华隆计算机技术有限公司 一种三维几何内核的芯片3d设计方法及系统
CN116738920B (zh) * 2023-08-11 2023-10-20 中诚华隆计算机技术有限公司 一种三维几何内核的芯片3d设计方法及系统
CN117829085A (zh) * 2024-03-04 2024-04-05 中国科学技术大学 一种适用于芯片布线的连通图生成方法
CN117829085B (zh) * 2024-03-04 2024-05-17 中国科学技术大学 一种适用于芯片布线的连通图生成方法

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