CN115344515B - 实现访问控制的方法、片上计算系统及芯片 - Google Patents

实现访问控制的方法、片上计算系统及芯片 Download PDF

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Abstract

本文公开一种实现访问控制的方法、片上计算系统及芯片。实现访问控制的方法包括：计算单元通过交叉开关模块向存储控制器发送读请求，其中携带从计算单元到存储单元的目的地址的路由信息；存储控制器接收到读请求后，从中提取路由信息，将路由信息按照接收读请求的先后顺序保存在缓存中；按照接收读请求的先后顺序从缓存中获取读请求的路由信息，根据目的地址从存储单元中读取数据，通过交叉开关模块向计算单元返回读响应，读响应中携带读取的数据以及所述路由信息；其中，交叉开关模块用于建立N个计算单元到M个存储单元的全连接；N和M为正整数。本文的方案能够减轻交叉开关模块的处理负担，提高交叉开关模块路由转发的效率。

Description

实现访问控制的方法、片上计算系统及芯片
技术领域
本申请实施例涉及集成电路设计领域，尤其涉及一种实现访问控制的方法、片上计算系统及芯片。
背景技术
POW（Proof Of Work，工作量证明）的过程，是通过大量运算在特定范围内寻找满足条件的随机数的过程。
一种工作量证明芯片在一片硅片中通过多个计算单元实现工作量证明算法逻辑，在另一片硅片中设置大容量的存储单元来存储整个数据集，然后利用异质集成工艺将两块硅片键合在一起，以实现大容量的片内存储和高带宽。
由于每一个计算单元都需要通过交叉开关模块访问任意一个存储单元，因此交叉开关模块的路由负担较重，影响了吞吐量的提升。
发明内容
本申请实施例提供了一种实现访问控制的方法，包括：
计算单元通过交叉开关模块向存储控制器发送读请求，所述读请求中携带从计算单元到存储单元的目的地址的路由信息；
存储控制器接收到读请求后，从所述读请求中提取路由信息，将所述路由信息按照接收读请求的先后顺序保存在所述存储控制器的缓存中；
存储控制器按照接收读请求的先后顺序从所述存储控制器的缓存中获取读请求的路由信息，根据所述路由信息中的目的地址从存储单元中读取数据，通过所述交叉开关模块向计算单元返回读响应，所述读响应中携带读取的数据以及所述路由信息；
其中，所述交叉开关模块用于建立N个计算单元到M个存储单元的全连接；N和M为正整数。
本申请实施例提供了一种实现访问控制的片上计算系统，包括：N个计算单元、1个交叉开关模块、M个存储控制器和M个存储单元；N和M为正整数；
所述交叉开关模块包括N个输入端口和M个输出端口，用于建立N个输入端口和M个输入端口之间的全连接；
N个计算单元与所述交叉开关模块的N个输入端口一一对应连接；
M个存储控制器的输入端与所述交叉开关模块的M个输出端口一一对应连接；
M个存储控制器的输出端与M个存储单元一一对应连接；
计算单元，配置为通过交叉开关模块向存储控制器发送读请求，所述读请求中携带从计算单元到存储单元的目的地址的路由信息；
存储控制器，配置为接收到读请求后，从所述读请求中提取路由信息，将所述路由信息按照接收读请求的先后顺序保存在所述存储控制器的缓存中；按照接收读请求的先后顺序从所述存储控制器的缓存中获取读请求的路由信息，根据所述路由信息中的目的地址从存储单元中读取数据，通过所述交叉开关模块向计算单元返回读响应，所述读响应中携带读取的数据以及所述路由信息。
本申请实施例提供了一种芯片，包括上述实现访问控制的片上计算系统。
本申请实施例提供的实现访问控制的方法、片上计算系统及芯片，计算单元通过交叉开关模块向存储控制器发送读请求，所述读请求中携带从计算单元到存储单元的目的地址的路由信息；存储控制器接收到读请求后，从所述读请求中提取路由信息，将所述路由信息按照接收读请求的先后顺序保存在所述存储控制器的缓存中；存储控制器按照接收读请求的先后顺序从所述存储控制器的缓存中获取读请求的路由信息，根据所述路由信息中的目的地址从存储单元中读取数据，通过所述交叉开关模块向计算单元返回读响应，所述读响应中携带读取的数据以及所述路由信息。由于存储控制器向计算单元返回读取的数据时还一起返回了路由信息，因此交叉开关模块只需要透传读请求和读响应而无需负责查找路由，从而减轻了交叉开关模块的处理负担，提高了交叉开关模块路由转发的效率。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
图1为本申请实施例的一种实现访问控制的方法流程图；
图2为本申请实施例的一种实现访问控制的片上计算系统的结构示意图；
图3为本申请实施例的一种存储控制器的读逻辑结构示意图；
图4为本申请实施例的一种存储控制器的写逻辑结构示意图。
具体实施方式
本申请描述了多个实施例，但是该描述是示例性的，而不是限制性的，并且对于本领域的普通技术人员来说显而易见的是，在本申请所描述的实施例包含的范围内可以有更多的实施例和实现方案。尽管在附图中示出了许多可能的特征组合，并在具体实施方式中进行了讨论，但是所公开的特征的许多其它组合方式也是可能的。除非特意加以限制的情况以外，任何实施例的任何特征或元件可以与任何其它实施例中的任何其他特征或元件结合使用，或可以替代任何其它实施例中的任何其他特征或元件。
本申请包括并设想了与本领域普通技术人员已知的特征和元件的组合。本申请已经公开的实施例、特征和元件也可以与任何常规特征或元件组合，以形成由所附权利要求限定的独特的发明方案。任何实施例的任何特征或元件也可以与来自其它发明方案的特征或元件组合，以形成另一个由所附权利要求限定的独特的发明方案。因此，应当理解，在本申请中示出和/或讨论的任何特征可以单独地或以任何适当的组合来实现。因此，除了根据所附权利要求及其等同替换所做的限制以外，实施例不受其它限制。此外，可以在所附权利要求的保护范围内进行各种修改和改变。
本申请实施例提供了一种实现访问控制的方法。如图1所示，一种实现访问控制的方法，包括：
步骤S10，计算单元通过交叉开关模块向存储控制器发送读请求，所述读请求中携带从计算单元到存储单元的目的地址的路由信息；
步骤S20，存储控制器接收到读请求后，从所述读请求中提取路由信息，将所述路由信息按照接收读请求的先后顺序保存在所述存储控制器的缓存中；
步骤S30，存储控制器按照接收读请求的先后顺序从所述存储控制器的缓存中获取读请求的路由信息，根据所述路由信息中的目的地址从存储单元中读取数据，通过所述交叉开关模块向计算单元返回读响应，所述读响应中携带读取的数据以及所述路由信息；
其中，所述交叉开关模块用于建立N个计算单元到M个存储单元的全连接；N和M为正整数。
本申请实施例提供的实现访问控制的方法，计算单元通过交叉开关模块向存储控制器发送读请求，所述读请求中携带从计算单元到存储单元的目的地址的路由信息；存储控制器接收到读请求后，从所述读请求中提取路由信息，将所述路由信息按照接收读请求的先后顺序保存在所述存储控制器的缓存中；存储控制器按照接收读请求的先后顺序从所述存储控制器的缓存中获取读请求的路由信息，根据所述路由信息中的目的地址从存储单元中读取数据，通过所述交叉开关模块向计算单元返回读响应，所述读响应中携带读取的数据以及所述路由信息。由于存储控制器向计算单元返回读取的数据时还一起返回了路由信息，因此交叉开关模块只需要透传读请求和读响应而无需负责查找路由，从而减轻了交叉开关模块的处理负担，提高了交叉开关模块路由转发的效率。
在一些示例性的实施方式中，存储控制器将所述路由信息按照接收读请求的先后顺序保存在所述存储控制器的缓存中，包括：
存储控制器根据接收读请求的先后顺序，将所述读请求的路由信息存入第一先入先出FIFO队列中；其中，所述第一先入先出队列位于所述存储控制器的缓存中。
在一些示例性的实施方式中，存储控制器按照接收读请求的先后顺序从所述存储控制器的缓存中获取读请求的路由信息，包括：
存储控制器按照先入先出的规则从第一先入先出队列中取出读请求的路由信息。
第一FIFO队列中最先存入的对象（路由信息）将被最先取出，每次取出一个对象后，存入时排在所述被取出对象之后的对象将自动成为下一次取出操作时排在最先输出位置的对象。
在一些示例性的实施方式中，所述第一先入先出队列通过多个寄存器或寄存器堆实现。
在一些示例性的实施方式中，所述计算单元用于实现工作量证明算法逻辑。
在一些示例性的实施方式中，所述存储单元包括以下至少一种：动态随机存取器（DRAM）存储单元、静态随机存取器（SRAM）存储单元和闪存（FLASH）存储单元。
在一些示例性的实施方式中，所述方法还包括：
计算单元通过交叉开关模块向存储控制器发送写请求，所述写请求中携带数据以及从计算单元到存储单元的目的地址的路由信息；
存储控制器接收到写请求后，从所述写请求中提取数据和路由信息，将所述数据和路由信息按照接收写请求的先后顺序保存在所述存储控制器的缓存中；
存储控制器按照接收写请求的先后顺序从所述存储控制器的缓存中获取写请求的数据和路由信息，根据所述路由信息中的目的地址向存储单元写入数据，通过所述交叉开关模块向计算单元返回写响应，所述写响应中携带所述路由信息。
在一些示例性的实施方式中，存储控制器将所述数据和路由信息按照接收写请求的先后顺序保存在所述存储控制器的缓存中，包括：
存储控制器根据接收写请求的先后顺序，将所述写请求的数据存入第二先入先出队列中，将所述写请求的路由信息存入第三先入先出队列中；其中，所述第二先入先出队列和第三先入先出队列位于所述存储控制器的缓存中。
在一些示例性的实施方式中，存储控制器按照接收写请求的先后顺序从所述缓存中获取写请求的数据和路由信息，包括：
存储控制器根据接收写请求的先后顺序，按照先入先出的规则从第二先入先出队列中取出写请求的数据，按照先入先出的规则从第三先入先出队列中取出写请求的路由信息。
第二先入先出队列中最先存入的对象（数据）将被最先取出，每次取出一个对象后，存入时排在所述被取出对象之后的对象将自动成为下一次取出操作时排在最先输出位置的对象。
第三先入先出队列中最先存入的对象（路由信息）将被最先取出，每次取出一个对象后，存入时排在所述被取出对象之后的对象将自动成为下一次取出操作时排在最先输出位置的对象。
本申请实施例提供了一种实现访问控制的片上计算系统。如图2所示，一种实现访问控制的片上计算系统，包括：N个计算单元、1个交叉开关模块、M个存储控制器和M个存储单元；N和M为正整数；
所述交叉开关模块包括N个输入端口和M个输出端口，用于建立N个输入端口和M个输入端口之间的全连接；
N个计算单元与所述交叉开关模块的N个输入端口一一对应连接；
M个存储控制器的输入端与所述交叉开关模块的M个输出端口一一对应连接；
M个存储控制器的输出端与M个存储单元一一对应连接；
计算单元，配置为通过交叉开关模块向存储控制器发送读请求，所述读请求中携带从计算单元到存储单元的目的地址的路由信息；
存储控制器，配置为接收到读请求后，从所述读请求中提取路由信息，将所述路由信息按照接收读请求的先后顺序保存在所述存储控制器的缓存中；按照接收读请求的先后顺序从所述存储控制器的缓存中获取读请求的路由信息，根据所述路由信息中的目的地址从存储单元中读取数据，通过所述交叉开关模块向计算单元返回读响应，所述读响应中携带读取的数据以及所述路由信息。
本申请实施例提供的实现访问控制的片上计算系统包括：N个计算单元、1个交叉开关模块、M个存储控制器和M个存储单元；计算单元配置为通过交叉开关模块向存储控制器发送读请求，所述读请求中携带从计算单元到存储单元的目的地址的路由信息；存储控制器配置为接收到读请求后，从所述读请求中提取路由信息，将所述路由信息按照接收读请求的先后顺序保存在所述存储控制器的缓存中；按照接收读请求的先后顺序从所述存储控制器的缓存中获取读请求的路由信息，根据所述路由信息中的目的地址从存储单元中读取数据，通过所述交叉开关模块向计算单元返回读响应，所述读响应中携带读取的数据以及所述路由信息。由于存储控制器向计算单元返回读取的数据时还一起返回了路由信息，因此交叉开关模块只需要透传读请求和读响应而无需负责查找路由，从而减轻了交叉开关模块的处理负担，提高了交叉开关模块的路由转发效率。
在一些示例性的实施方式中，存储控制器，配置为采用以下方式将所述路由信息按照接收读请求的先后顺序保存在所述存储控制器的缓存中：根据接收读请求的先后顺序，将所述读请求的路由信息存入第一先入先出FIFO队列中；其中，所述第一先入先出队列位于所述存储控制器的缓存中。
在一些示例性的实施方式中，存储控制器，配置为采用以下方式按照接收读请求的先后顺序从所述存储控制器的缓存中获取读请求的路由信息：按照先入先出的规则从第一先入先出队列中取出读请求的路由信息。
在一些示例性的实施方式中，所述第一先入先出队列通过多个寄存器或寄存器堆实现。
在一些示例性的实施方式中，所述计算单元，还配置为执行工作量证明算法逻辑。
在一些示例性的实施方式中，所述存储单元包括以下至少一种：动态随机存取器（DRAM）存储单元、静态随机存取器（SRAM）存储单元和闪存（FLASH）存储单元。
在一些示例性的实施方式中，计算单元，还配置为向存储控制器发送写请求，所述写请求中携带数据以及从计算单元到存储单元的目的地址的路由信息；
存储控制器，还配置为接收到写请求后，从所述写请求中提取数据和路由信息，将所述数据和路由信息按照接收写请求的先后顺序保存在所述存储控制器的缓存中；按照接收写请求的先后顺序从所述存储控制器的缓存中获取写请求的数据和路由信息，根据所述路由信息中的目的地址向存储单元写入数据，通过所述交叉开关模块向计算单元返回写响应，所述写响应中携带所述路由信息。
在一些示例性的实施方式中，存储控制器，配置为采用以下方式将所述数据和路由信息按照接收写请求的先后顺序保存在所述存储控制器的缓存中：根据接收写请求的先后顺序，将所述写请求的数据存入第二先入先出队列中，将所述写请求的路由信息存入第三先入先出队列中；其中，所述第二先入先出队列和第三先入先出队列位于所述存储控制器的缓存中。
在一些示例性的实施方式中，存储控制器，配置为采用以下方式按照接收写请求的先后顺序从所述缓存中获取写请求的数据和路由信息：根据接收写请求的先后顺序，按照先入先出的规则从第二先入先出队列中取出写请求的数据，按照先入先出的规则从第三先入先出队列中取出写请求的路由信息。
图3示出了一种存储控制器的读逻辑结构示意图。所述存储控制器的读逻辑包括读请求接收逻辑、第一fifo缓存队列和数据读取逻辑。读请求接收逻辑接收计算单元的读请求，根据读请求中的路由信息和读控制信号产生第一存储器接口信号及其时序，将路由信息中的存储单元的目的地址发送给存储器，将路由信息写入第一fifo缓存队列中。存储器准备好数据后，通过第二存储器接口信号通知数据读取逻辑，数据读取逻辑接收存储器返回的数据，从第一fifo缓存队列中取出路由信息，向计算单元返回读响应，其中携带读取的数据以及路由信息。
图4示出了一种存储控制器的写逻辑结构示意图。所述存储控制器的写逻辑包括写请求接收逻辑、第二fifo缓存队列、第三FIFO缓存队列和数据写逻辑。写请求接收逻辑接收计算单元的写请求，根据写请求中的路由信息和写控制信号产生第三存储器接口信号及其时序，将路由信息中的存储单元的目的地址发送给存储器，将数据写入第二fifo缓存队列中，将路由信息写入第三FIFO缓存队列中。存储器准备好接收数据后，通过第四存储器接口信号通知数据写逻辑，数据写逻辑从第二fifo缓存队列中取出数据，从第三fifo缓存队列中取出路由信息，将数据写入存储器中，写完数据后向计算单元返回写响应，其中携带路由信息。
本申请实施例提供了一种芯片，包括：上述实现访问控制的片上计算系统。
本领域普通技术人员可以理解，上文中所公开的装置中的功能模块/单元可以被实施为软件、固件、硬件及其适当的组合。在硬件实施方式中，在以上描述中提及的功能模块/单元之间的划分不一定对应于物理组件的划分；例如，一个物理组件可以具有多个功能，或者一个功能或步骤可以由若干物理组件合作执行。某些组件或所有组件可以被实施为由处理器，如数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。这样的软件可以分布在计算机可读介质上，计算机可读介质可以包括计算机存储介质（或非暂时性介质）和通信介质（或暂时性介质）。如本领域普通技术人员公知的，术语计算机存储介质包括在用于存储信息（诸如计算机可读指令、数据结构、程序模块或其他数据）的任何方法或技术中实施的易失性和非易失性、可移除和不可移除介质。计算机存储介质包括但不限于RAM、ROM、EEPROM、闪存或其他存储器技术、CD-ROM、数字多功能盘（DVD）或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置、或者可以用于存储期望的信息并且可以被计算机访问的任何其他的介质。此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。

Claims (11)

1.一种实现访问控制的方法，包括：
计算单元通过交叉开关模块向存储控制器发送读请求，所述读请求中携带从计算单元到存储单元的目的地址的路由信息；
存储控制器接收到读请求后，从所述读请求中提取路由信息，将所述路由信息按照接收读请求的先后顺序保存在所述存储控制器的缓存中；
存储控制器按照接收读请求的先后顺序从所述存储控制器的缓存中获取读请求的路由信息，根据所述路由信息中的目的地址从存储单元中读取数据，通过所述交叉开关模块向计算单元返回读响应，所述读响应中携带读取的数据以及所述路由信息；
其中，所述交叉开关模块用于建立N个计算单元到M个存储单元的全连接；N和M为正整数。
2.如权利要求1所述的方法，其特征在于：
存储控制器将所述路由信息按照接收读请求的先后顺序保存在所述存储控制器的缓存中，包括：
存储控制器根据接收读请求的先后顺序，将所述读请求的路由信息存入第一先入先出队列中；其中，所述第一先入先出队列位于所述存储控制器的缓存中。
3.如权利要求2所述的方法，其特征在于：
存储控制器按照接收读请求的先后顺序从所述存储控制器的缓存中获取读请求的路由信息，包括：
存储控制器按照先入先出的规则从第一先入先出队列中取出读请求的路由信息。
4.如权利要求1所述的方法，其特征在于，所述方法还包括：
计算单元通过交叉开关模块向存储控制器发送写请求，所述写请求中携带数据以及从计算单元到存储单元的目的地址的路由信息；
存储控制器接收到写请求后，从所述写请求中提取数据和路由信息，将所述数据和路由信息按照接收写请求的先后顺序保存在所述存储控制器的缓存中；
存储控制器按照接收写请求的先后顺序从所述存储控制器的缓存中获取写请求的数据和路由信息，根据所述路由信息中的目的地址向存储单元写入数据，通过所述交叉开关模块向计算单元返回写响应，所述写响应中携带所述路由信息。
5.如权利要求4所述的方法，其特征在于：
存储控制器将所述数据和路由信息按照接收写请求的先后顺序保存在所述存储控制器的缓存中，包括：
存储控制器根据接收写请求的先后顺序，将所述写请求的数据存入第二先入先出队列中，将所述写请求的路由信息存入第三先入先出队列中；其中，所述第二先入先出队列和第三先入先出队列位于所述存储控制器的缓存中。
6.如权利要求5所述的方法，其特征在于：
存储控制器按照接收写请求的先后顺序从所述缓存中获取写请求的数据和路由信息，包括：
存储控制器根据接收写请求的先后顺序，按照先入先出的规则从第二先入先出队列中取出写请求的数据，按照先入先出的规则从第三先入先出队列中取出写请求的路由信息。
7.一种实现访问控制的片上计算系统，包括：N个计算单元、1个交叉开关模块、M个存储控制器和M个存储单元；N和M为正整数；
所述交叉开关模块包括N个输入端口和M个输出端口，用于建立N个输入端口和M个输入端口之间的全连接；
N个计算单元与所述交叉开关模块的N个输入端口一一对应连接；
M个存储控制器的输入端与所述交叉开关模块的M个输出端口一一对应连接；
M个存储控制器的输出端与M个存储单元一一对应连接；
计算单元，配置为通过交叉开关模块向存储控制器发送读请求，所述读请求中携带从计算单元到存储单元的目的地址的路由信息；
存储控制器，配置为接收到读请求后，从所述读请求中提取路由信息，将所述路由信息按照接收读请求的先后顺序保存在所述存储控制器的缓存中；按照接收读请求的先后顺序从所述存储控制器的缓存中获取读请求的路由信息，根据所述路由信息中的目的地址从存储单元中读取数据，通过所述交叉开关模块向计算单元返回读响应，所述读响应中携带读取的数据以及所述路由信息。
8.如权利要求7所述的片上计算系统，其特征在于：
存储控制器，配置为采用以下方式将所述路由信息按照接收读请求的先后顺序保存在所述存储控制器的缓存中：根据接收读请求的先后顺序，将所述读请求的路由信息存入第一先入先出队列中；其中，所述第一先入先出队列位于所述存储控制器的缓存中；
存储控制器，配置为采用以下方式按照接收读请求的先后顺序从所述存储控制器的缓存中获取读请求的路由信息：按照先入先出的规则从第一先入先出队列中取出读请求的路由信息。
9.如权利要求7所述的片上计算系统，其特征在于：
计算单元，还配置为向存储控制器发送写请求，所述写请求中携带数据以及从计算单元到存储单元的目的地址的路由信息；
存储控制器，还配置为接收到写请求后，从所述写请求中提取数据和路由信息，将所述数据和路由信息按照接收写请求的先后顺序保存在所述存储控制器的缓存中；按照接收写请求的先后顺序从所述存储控制器的缓存中获取写请求的数据和路由信息，根据所述路由信息中的目的地址向存储单元写入数据，通过所述交叉开关模块向计算单元返回写响应，所述写响应中携带所述路由信息。
10.如权利要求9所述的片上计算系统，其特征在于：
存储控制器，配置为采用以下方式将所述数据和路由信息按照接收写请求的先后顺序保存在所述存储控制器的缓存中：根据接收写请求的先后顺序，将所述写请求的数据存入第二先入先出队列中，将所述写请求的路由信息存入第三先入先出队列中；其中，所述第二先入先出队列和第三先入先出队列位于所述存储控制器的缓存中；
存储控制器，配置为采用以下方式按照接收写请求的先后顺序从所述缓存中获取写请求的数据和路由信息：根据接收写请求的先后顺序，按照先入先出的规则从第二先入先出队列中取出写请求的数据，按照先入先出的规则从第三先入先出队列中取出写请求的路由信息。
11.一种芯片，包括：上述权利要求7-10中任一项所述的实现访问控制的片上计算系统。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5577204A (en) * 1993-12-15 1996-11-19 Convex Computer Corporation Parallel processing computer system interconnections utilizing unidirectional communication links with separate request and response lines for direct communication or using a crossbar switching device
CN107426105A (zh) * 2017-07-17 2017-12-01 中国电子科技集团公司第五十四研究所 一种高效路由结构及其维护和读取方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6138219A (en) * 1998-03-27 2000-10-24 Nexabit Networks Llc Method of and operating architectural enhancement for multi-port internally cached dynamic random access memory (AMPIC DRAM) systems, eliminating external control paths and random memory addressing, while providing zero bus contention for DRAM access
US7934046B2 (en) * 2008-07-02 2011-04-26 International Business Machines Corporation Access table lookup for bus bridge
US9977750B2 (en) * 2014-12-12 2018-05-22 Nxp Usa, Inc. Coherent memory interleaving with uniform latency
CN111290979B (zh) * 2020-03-23 2021-08-17 优刻得科技股份有限公司 数据传输方法、装置及系统
CN113986818B (zh) * 2021-12-30 2022-04-08 中科声龙科技发展（北京）有限公司 芯片的地址重构方法、芯片、电子设备以及存储介质

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5577204A (en) * 1993-12-15 1996-11-19 Convex Computer Corporation Parallel processing computer system interconnections utilizing unidirectional communication links with separate request and response lines for direct communication or using a crossbar switching device
CN107426105A (zh) * 2017-07-17 2017-12-01 中国电子科技集团公司第五十四研究所 一种高效路由结构及其维护和读取方法

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