CN115331717A - 存储在多个存储器单元的组合中的数据位的编码和解码 - Google Patents

Abstract

本申请的实施例涉及存储在多个存储器单元的组合中的数据位的编码和解码。一种装置包含：存储器阵列，其具有第一存储器单元和第二存储器单元；及控制逻辑，其以操作方式与所述存储器阵列耦合，并用于进行以下操作：使从所述第一存储器单元读出的第一阈值电压(Vt)状态转换成第一整数值并使从所述第二存储器单元读出的第二Vt状态转换成第二整数值；将所述第一整数值和所述第二整数值的组合转换成一组三个逻辑位；以及输出所述一组三个逻辑位及对应于所述第一Vt状态的第二组逻辑位和对应于所述第二Vt状态的第三组逻辑位，作为要响应于读取请求返回的逻辑位群组。

Description

存储在多个存储器单元的组合中的数据位的编码和解码

技术领域

本公开的实施例大体上涉及存储器子系统，且更确切地说，涉及存储在多个存储器单元的组合中的数据位的编码和解码。

背景技术

存储器子系统可包含存储数据的一或多个存储器装置。存储器装置可为例如非易失性存储器装置和易失性存储器装置。一般来说，主机系统可利用存储器子系统以在存储器装置处存储数据且从存储器装置检索数据。

发明内容

本申请的实施例提供一种装置，其包括：存储器阵列，其至少包括第一存储器单元和第二存储器单元；以及控制逻辑，其以操作方式与所述存储器阵列耦合，所述控制逻辑执行包括以下各项的操作：使从所述第一存储器单元读出的第一阈值电压状态转换成第一整数值；使从所述第二存储器单元读出的第二阈值电压状态转换成第二整数值；将所述第一整数值和所述第二整数值的组合转换成一组三个逻辑位；以及输出所述一组三个逻辑位及对应于所述第一阈值电压状态的第二组逻辑位和对应于所述第二阈值电压状态的第三组逻辑位，作为要响应于读取请求返回的逻辑位群组。

本申请的另一实施例提供一种装置，其包括：存储器阵列，其至少包括第一存储器单元和第二存储器单元并且存储译码数据结构，所述译码数据结构针对多个逻辑位中的每一个在所述第一存储器单元和所述第二存储器单元内的一系列阈值电压电平的位值边界处包括多个谷位置；至少一个感测放大器，其与所述存储器阵列耦合；以及控制逻辑，其以操作方式与所述存储器阵列和所述感测放大器耦合，所述控制逻辑执行包括以下各项的操作：接收读取请求，以根据存储在所述第一存储器单元和所述第二存储器单元的组合中的阈值电压电平确定所述多个逻辑位中的一或多个逻辑位；针对所述一或多个逻辑位中的每一个，使用所述译码数据结构沿着所述一系列阈值电压电平识别所述多个谷位置；使所述至少一个感测放大器感测所述第一存储器单元或所述第二存储器单元中的至少一个内的与所述一或多个逻辑位中的每一个相关联的所述多个谷位置处的所述阈值电压电平；以及响应于所述读取请求，基于在所述一或多个逻辑位中的每一个的所述多个谷位置处感测所述阈值电压电平而返回所述一或多个逻辑位的值。

本申请的另一实施例提供一种方法，其包括：通过存储器装置的控制逻辑，使从存储器阵列的第一存储器单元读出的第一阈值电压状态转换成第一整数值；通过所述控制逻辑，使从所述存储器阵列的第二存储器单元读出的第二阈值电压状态转换成第二整数值；通过所述控制逻辑，将所述第一整数值和所述第二整数值的组合转换成一组三个逻辑位；以及通过所述控制逻辑，输出所述一组三个逻辑位及对应于所述第一阈值电压状态的第二组逻辑位和对应于所述第二阈值电压状态的第三组逻辑位，作为要响应于读取请求返回的逻辑位群组。

附图说明

根据下文给出的详细描述和本公开的一些实施例的附图，将更充分地理解本公开。

图1示出根据一些实施例的包含存储器子系统的实例计算系统。

图2为根据实施例的与存储器子系统的存储器子系统控制器通信的存储器装置的框图。

图3是根据实施例的示出第一存储器单元(单元A)和第二存储器单元(单元B)的三个可能阈值电压(Vt)状态的一组图。

图4A是根据实施例的存储器阵列的耦合到单个字线的第一和第二存储器单元的示意性框图。

图4B是根据实施例的能够读出存储器单元的三层级状态的紧凑型三层级列锁存器的示意性框图。

图5A是根据实施例的响应于位线(BLa)被选定用于存储器单元而进行的读取操作的时序图。

图5B是根据实施例的存储器单元响应于位线(BLa)被选定而使用三层级编码进行的编程操作的时序图。

图5C是根据实施例的用于图5B的编程操作的编程验证操作的时序图。

图6是根据一些实施例的能够被编程到第一存储器单元和第二存储器单元的下部、中间和上部部分的四个阈值电压电平的图。

图7是根据实施例的示出用于将跨越每一存储器单元的12个层级(图6)的阈值电压电平转换成用于第一和第二存储器单元的组合的数据的七个逻辑值的译码数据结构的图。

图8是根据一些实施例的能够被编程到第一存储器单元和第二存储器单元的下部、中间和上部部分的八个阈值电压电平的图。

图9是根据实施例的示出用于将跨越每一存储器单元的24个层级(图8)的阈值电压电平转换成用于第一和第二存储器单元的组合的数据的九个逻辑值的译码数据结构的图。

图10是根据一些实施例的解码存储在第一存储器单元和第二存储器单元的组合中的数据的实例方法的流程图。

图11为本公开的实施例可在其中操作的实例计算机系统的框图。

具体实施方式

本公开的实施例涉及存储在存储器阵列的多个存储器单元中的数据位的编码和解码。在特定存储器系统中，存储器阵列的存储器单元各自存储三个逻辑位的编码，例如被配置为三层级单元(TLC)存储器单元。为了进一步增加每单元经编码逻辑位的数目，每单元四位技术是一种实现此目的的简单方法，因为不需要额外的编码或解码。然而，当添加八(“8”)个额外的阈值电压(Vt)电平时，读取窗口带宽(RWB)会变得明显更紧，例如，在每一存储器单元中从编码8个逻辑状态变为编码16个逻辑状态。此RWB是指将两个相邻的电压分布彼此分开的电压量。RWB越窄，就越难解决存储器单元的两种逻辑状态(例如，数据位)之间的转换的Vt电平。因此，当从每个经过如此转换的存储器单元中读取数据时，过窄的RWB可能会导致更高的位错误率。

类似地，在其它存储器系统中，存储器阵列的每个存储器单元存储四个逻辑位的编码，例如被配置为四层级单元(QLC)存储器单元。为了进一步增加每单元经存储逻辑位的数目，每单元五位技术是一种实现此目的的简单方法，因为不需要额外的编码或解码。然而，正如在上面讨论的TLC存储器单元中增加的位一样，当添加16个额外的Vt电平时，RWB变得明显更紧，例如，在每一存储器单元中从编码16个逻辑状态变为编码32个逻辑状态。因此，当从每个经过如此转换的存储器单元中读取数据时，过窄的RWB可能会导致更高的位错误率。

本公开的各方面通过存储中间数目的逻辑位的编码来解决以上和其它缺陷，例如在配置有TLC存储器单元的存储器系统中每单元三个半(“3.5”)逻辑位且因此每对存储器单元7个逻辑位，以及在配置有QLC存储器单元的存储器系统中每单元四个半(“4.5”)逻辑位且因此每对存储器单元9个逻辑位。由于这两个存储器单元都使用对应于一组三个逻辑位(例如，每单元一个半(“1.5”)位)的编码进行编程，为了使这些策略成为可能，可以使用额外的编码和解码，以便对逻辑位进行编程，并从一对存储器单元读取经编程逻辑位。在一个实施例中，所述两个存储器单元是一对邻近存储器单元。为了易于解释，这对存储器单元被称为存储器阵列的第一存储器单元和第二存储器单元。

在各种实施例中，为了避免需要4位控制数据(为TLC实施例的每一存储器单元编码/解码7位)或5位控制数据(为QLC实施例的每一存储器单元编码/解码9位)，控制逻辑可在一对存储器单元的组合内对上述一组三个逻辑位(例如，以两个值为基数)进行编码，例如，作为存储在第一存储器单元中的第一阈值电压状态(或电平)和存储在第二存储器单元中的第二阈值电压状态(或电平)。因为这些状态中的每一个都可以表示三个不同整数值(例如，0、1或2或其它)中的一个，所以用于所述两个存储器单元的组合的经组合两状态值可转换为三个逻辑位，例如，作为正在编程的逻辑位的三个最低有效位。这种转换可以使用整数到逻辑值的解码表来执行，这将在后面讨论。由于每一整数值对应于一系列阈值电压电平的子集，因此可以首先执行低分辨率感测操作，以确定例如阈值电压(Vt)电平是否在一组下部Vt状态(对应于零值)、一组中间Vt状态(对应于1值)或一组上部Vt状态(对应于2值)中的一个内，如将更详细地讨论。这样的低分辨率读取操作可以以低于标准读取操作的分辨率来执行，以便识别存储器单元的Vt状态所驻留的可能Vt状态的粗略分组(下部、中间或上部)。作为扩展，第一阈值电压状态还可以单独编码为第二组逻辑位，第二阈值电压状态还可以单独编码为第三组逻辑位，它与第一组逻辑位组合时可以表示第一存储器单元和第二单元的组合内的经编程逻辑位。

因此，在这些实施例中，当逻辑位被解码时，控制逻辑使从第一存储器单元读出的第一阈值电压状态转换为第一整数值，并使从第二存储器单元读出的第二阈值电压状态转换为第二整数值。控制逻辑可进一步将第一整数值和第二整数值的组合转换为与第一和第二阈值电压状态的组合相对应的所述一组三个逻辑位。控制逻辑可进一步输出所述一组三个逻辑位及对应于第一阈值电压状态的第二组逻辑位和对应于第二阈值电压状态的第三组逻辑位，作为要响应于读取请求返回的逻辑位群组。

在一个实施例中，控制逻辑将第一组三个逻辑位解释为逻辑位群组的最低有效逻辑位，将第三组逻辑位解释为最高有效逻辑位，并将第二组逻辑位解释为逻辑位群组的中间逻辑位，但是这些组逻辑位的顺序可以改变。在一个实施例中，第一存储器单元和第二存储器单元各自是TLC，并且逻辑位群组包含七个逻辑位。在另一实施例中，第一存储器单元和第二存储器单元各自是QLC，并且逻辑位群组包含九个逻辑位。

在相关实施例中，第二组和第三组逻辑位的各个逻辑位都可以在一系列阈值电压电平中编码，其中每一系列的阈值电压电平对应于每单元4.5位实施例的共24个逻辑状态，以及每单元3.5位实施例的共12个逻辑状态。译码表(或其它译码数据结构)可存储在存储器装置中，控制逻辑可存取所述译码表以确定将感测所述一系列阈值电压电平的三个子集中的哪一个，以便确定第二组和第三组逻辑位。这三个子集的每一子集可对应于(例如，被索引到)第一和第二存储器单元的第一和第二阈值电压状态的三个可能整数状态中的一个。译码表还可定义与位值边界对应的一系列阈值电压电平之间的谷位置，以简化对逻辑位的编码/解码。位值边界是一系列阈值电压电平中的阈值电压电平之间的谷，其中对应逻辑状态从低状态(例如“0”值)变为高状态(例如“1”值)，反之亦可。例如，仅需通过与控制逻辑耦合的感测放大器感测位值边界处的这些转换，以确定第二组和第三组逻辑位的每一逻辑状态(如果单独请求离散逻辑状态)。这样，通过索引以确定所述一系列阈值电压电平的子集，然后仅感测所请求逻辑位的位值边界，存储器装置只需要感测所述一系列阈值电压电平的子集内的一或多个位值边界。

举例来说，在索引实施例中，控制逻辑使用索引到译码表中的第一整数值确定第一存储器单元的一系列阈值电压电平的子集的位值边界处的第一谷位置。此子集可以是所述三个子集中的第一子集、第二子集或第三子集。控制逻辑可进一步使第一感测放大器感测第一存储器单元的第一谷位置之一处的第一阈值电压电平。然后，控制逻辑可确定与第一阈值电压电平相对应的第二组逻辑位的值。此外，在本实施例中，控制逻辑使用索引到译码表中的第二整数值确定第二存储器单元的一系列阈值电压电平的第二子集的位值边界处的第二谷位置。在一个实施例中，第一和第二子集是相同的。在另一实施例中，第一和第二子集不同(取决于整数值。控制逻辑可进一步使第二感测放大器感测第二存储器单元的第二谷位置之一处的第二阈值电压电平，并确定与第二阈值电压电平相对应的第三组逻辑位的值。

再举例来说，在引导感测实施例中，如果不需要第一组三个位，那么控制逻辑引导感测放大器感测所请求的每个逻辑位的所有位值边界。因此，例如，控制逻辑可引导一或多个感测放大器在对应于TLC实施例的12个逻辑状态或QLC实施例的24个逻辑状态的一系列阈值电压电平内，针对每个识别的逻辑位感测所有位值边界。因此，例如，如果逻辑位三(“3”)和逻辑位六(“6”)是请求的唯一两个逻辑位，那么控制逻辑可引导感测放大器感测这两个位的位值边界。这样，就避免了确定第一组逻辑位并在三组阈值电压电平内进行索引的额外逻辑。通过采用这两种方法，包含基于索引的方法和引导感测方法的组合，可以避免昂贵的编码方案，同时仍然可以将每两个单元的每单元位容量增加1位。虽然所公开的实施例使用TLC存储器单元和QLC存储器单元作为实例，但本领域技术人员将理解如何将应用扩展到任何MLC存储器，包含MLC存储器单元或PLC存储器单元。

因此，根据本公开的一些实施例实施的系统和方法的优点包含但不限于：在存储装置(例如NAND存储器装置)中有效且灵活地增加每单元位数的存储容量。例如，对于每对存储器单元，不同类型的MLC存储器单元的存储容量可增加一位。此存储容量可通过最少数量的额外硬件(如将要讨论的)以及用于解析第一存储器单元的第一阈值电压状态和第二存储器单元的第二阈值电压状态的少量额外逻辑来增加。然而，所公开的编码/解码避免了需要大量控制位来实施的昂贵编码。此外，由于在这对存储器单元的独立读取的数据位中，可以同时感测第一存储器单元的逻辑位的阈值电压电平和第二存储器单元的逻辑位的阈值电压电平，因此可以进一步降低读取时延。对存储在下文讨论的存储器子系统内的存储器单元中的数据进行编码和解码所属领域的技术人员来说，其它优点将是显而易见的。

图1示出根据本公开的一些实施例的包含存储器子系统110的实例计算系统100。存储器子系统110可包含媒体，例如一或多个易失性存储器装置(例如，存储器装置140)、一或多个非易失性存储器装置(例如，存储器装置130)，或此类媒体或存储器装置的组合。

存储器装置130可为非易失性存储器装置。非易失性存储器装置的一个实例为与非(NAND)存储器装置。非易失性存储器装置为一或多个裸片的封装。每一裸片可包含一或多个平面。平面可分组为逻辑单元(LUN)。对于一些类型的非易失性存储器装置(例如，NAND装置)，每一平面由一组物理块组成。每一块由一组页组成。每一页包含一组存储器单元(“单元”)。单元为存储信息的电子电路。取决于单元类型，单元可以存储二进制信息的一或多个位，且具有与正存储的位数相关的各种逻辑状态。逻辑状态可由二进制值(例如“0”和“1”)或此类值的组合表示。

存储器装置130可由以二维或三维网格布置的位组成，也被称为存储器阵列。将存储器单元蚀刻到呈列(下文也称为位线)和行(下文也称为字线)的阵列的硅晶片上。字线可指存储器装置的存储器单元的一或多个行，所述一或多个行与一或多个位线一起使用以产生存储器单元中的每一个的地址。位线和字线的相交点构成存储器单元的地址。

存储器子系统110可以是存储装置、存储器模块或存储装置和存储器模块的组合。存储装置的实例包含固态驱动器(SSD)、快闪驱动器、通用串行总线(USB)快闪驱动器、嵌入式多媒体控制器(eMMC)驱动器、通用快闪存储(UFS)驱动器、安全数字(SD)卡和硬盘驱动器(HDD)。存储器模块的实例包含双列直插式存储器模块(DIMM)、小型DIMM(SO-DIMM)和各种类型的非易失性双列直插式存储器模块(NVDIMM)。

计算系统100可为计算装置，例如台式计算机、膝上型计算机、网络服务器、移动装置、运载工具(例如，飞机、无人机、火车、汽车或其它运输工具)、支持物联网(IoT)的装置、嵌入式计算机(例如，运载工具、工业设备或联网商业装置中包含的嵌入式计算机)，或包含存储器和处理装置的此类计算装置。

计算系统100可包含耦合到一或多个存储器子系统110的主机系统120。在一些实施例中，主机系统120耦合到不同类型的存储器子系统110。图1示出耦合到一个存储器子系统110的主机系统120的一个实例。主机系统120可提供要存储在存储器子系统110处的数据，并且可请求要从存储器子系统110检索的数据。如本文中所使用，“耦合到…”或“与…耦合”通常是指组件之间的连接，其可以是间接通信连接或直接通信连接(例如，没有中间组件)，无论是有线还是无线的，包含例如电连接、光学连接、磁连接等连接。

主机系统120可包含处理器芯片组和由处理器芯片组执行的软件堆栈。处理器芯片组可包含一或多个核心、一或多个高速缓存、存储器控制器(例如，NVDIMM控制器)和存储协议控制器(例如，PCIe控制器、SATA控制器)。主机系统120使用存储器子系统110，例如以便将数据写入到存储器子系统110和从存储器子系统110读取数据。

主机系统120可以经由物理主机接口耦合到存储器子系统110。物理主机接口的实例包含但不限于串行高级技术附件(SATA)接口、外围组件互连高速(PCIe)接口、通用串行总线(USB)接口、光纤通道、串行连接的SCSI(SAS)、双数据速率(DDR)存储器总线、小型计算机系统接口(SCSI)、双列直插式存储器模块(DIMM)接口(例如，支持双数据速率(DDR)的DIMM套接接口)等。物理主机接口可用以在主机系统120与存储器子系统110之间传输数据。在存储器子系统110通过物理主机接口(例如，PCIe总线)与主机系统120耦合时，主机系统120可进一步利用NVM高速(NVMe)接口来存取组件(例如，存储器装置130)。物理主机接口可提供用于在存储器子系统110与主机系统120之间传送控制、地址、数据和其它信号的接口。图1示出存储器子系统110作为实例。一般来说，主机系统120可经由同一通信连接、多个单独通信连接和/或通信连接的组合存取多个存储器子系统。

存储器装置130、140可包含不同类型的非易失性存储器装置和/或易失性存储器装置的任何组合。易失性存储器装置(例如，存储器装置140)可为但不限于随机存取存储器(RAM)，例如动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)。

非易失性存储器装置(例如，存储器装置130)的一些实例包含与非(NAND)型快闪存储器和就地写入存储器，例如三维交叉点(“3D交叉点”)存储器装置，其是非易失性存储器单元的交叉点阵列。非易失性存储器单元的交叉点阵列可结合可堆叠交叉网格化数据存取阵列基于体电阻的改变来进行位存储。另外，与许多基于快闪的存储器形成对比，交叉点非易失性存储器可进行就地写入操作，其中可在不预先擦除非易失性存储器单元的情况下对非易失性存储器单元进行编程。NAND型快闪存储器包含例如二维NAND(2D NAND)和三维NAND(3D NAND)。

存储器装置130中的每一者可包含一或多个存储器单元阵列。一种类型的存储器单元，例如，单层级单元(SLC)可每单元存储一个位。其它类型的存储器单元，例如，多层级单元(MLC)、三层级单元(TLC)、四层级单元(QLC)和五层级单元(PLC)，可每单元存储多个位。在一些实施例中，存储器装置130中的每一者可包含一或多个存储器单元阵列，例如SLC、MLC、TLC、QLC、PLC或此类的任何组合。在一些实施例中，特定存储器装置可包含存储器单元的SLC部分，以及MLC部分、TLC部分、QLC部分或PLC部分。存储器装置130的存储器单元可分组为可指代用于存储数据的存储器装置的逻辑单元的页。对于一些类型的存储器(例如，NAND)，页可经分组以形成块。

虽然描述了例如非易失性存储器单元的3D交叉点阵列以及NAND类型快闪存储器(例如，2D NAND、3D NAND)的非易失性存储器组件，但是存储器装置130可以基于任何其它类型的非易失性存储器，例如，只读存储器(ROM)、相变存储器(PCM)、自选存储器、其它基于硫族化物的存储器、铁电晶体管随机存取存储器(FeTRAM)、铁电随机存取存储器(FeRAM)、磁随机存取存储器(MRAM)、自旋转移力矩(STT)-MRAM、导电桥接RAM(CBRAM)、电阻式随机存取存储器(RRAM)、基于氧化物的RRAM(OxRAM)、或非(NOR)快闪存储器，或电可擦除可编程只读存储器(EEPROM)。

存储器子系统控制器115(或为简单起见，称为控制器115)可与存储器装置130通信以执行例如在存储器装置130处读取数据、写入数据或擦除数据之类的操作以及其它此类操作。存储器子系统控制器115可包含硬件，例如一或多个集成电路和/或离散组件、缓冲存储器，或其组合。硬件可包含具有用以执行本文中所描述的操作的专用(即，硬译码)逻辑的数字电路系统。存储器子系统控制器115可为微控制器、专用逻辑电路系统(例如，现场可编程门阵列(FPGA)、专用集成电路(ASIC)等)或其它合适的处理器。

存储器子系统控制器115可包含处理装置，所述处理装置包含配置成执行存储在本地存储器119中的指令的一或多个处理器(例如，处理器117)。在所示的实例中，存储器子系统控制器115的本地存储器119包含配置成存储指令的嵌入式存储器，所述指令用于执行控制存储器子系统110的操作(包含处理存储器子系统110与主机系统120之间的通信)的各种过程、操作、逻辑流程和例程。

在一些实施例中，本地存储器119可包含存储存储器指针、所提取数据等的存储器寄存器。本地存储器119还可包含用于存储微码的只读存储器(ROM)。虽然图1中的实例存储器子系统110已示出为包含存储器子系统控制器115，但在本公开的另一实施例中，存储器子系统110不包含存储器子系统控制器115，而是可依靠外部控制(例如，由外部主机或由与存储器子系统分开的处理器或控制器提供)。

一般来说，存储器子系统控制器115可以从主机系统120接收命令或操作，且可将所述命令或操作转换为指令或适当命令以实现对存储器装置130的所需存取。存储器子系统控制器115可负责其它操作，例如耗损均衡操作、垃圾收集操作、错误检测和错误校正码(ECC)操作、加密操作、高速缓存操作以及与存储器装置130相关联的逻辑地址(例如，逻辑块地址(LBA)、名字空间)与物理地址(例如，物理块地址)之间的地址转换。存储器子系统控制器115还可包含主机接口电路系统，以经由物理主机接口与主机系统120通信。主机接口电路系统可将从主机系统接收的命令转换成命令指令以存取存储器装置130，以及将与存储器装置130相关联的响应转换成用于主机系统120的信息。

存储器子系统110还可包含未示出的额外电路系统或组件。在一些实施例中，存储器子系统110可包含高速缓存或缓冲器(例如，DRAM)和地址电路系统(例如，行解码器和列解码器)，所述地址电路可从存储器子系统控制器115接收地址并对所述地址进行解码以存取存储器装置130。

在一些实施例中，存储器装置130包含本地媒体控制器135，其结合存储器子系统控制器115操作以对存储器装置130的一或多个存储器单元执行操作。外部控制器(例如，存储器子系统控制器115)可在外部管理存储器装置130(例如，对存储器装置130进行媒体管理操作)。在一些实施例中，存储器子系统110为受管理存储器装置，其为具有裸片上的控制逻辑(例如，本地媒体控制器135)和用于相同存储器装置封装内的媒体管理的控制器(例如，存储器子系统控制器115)的原始存储器装置130。受管理存储器装置的实例是受管理NAND(MNAND)装置。

在一些实施例中，本地媒体控制器135的控制逻辑将第一存储器单元的第一Vt状态存储在页缓冲器138中的第一页缓冲器中，并将第一Vt状态转换成第一整数值。控制逻辑可进一步将第二存储器单元的第二Vt状态存储在页缓冲器138中的第二页缓冲器中，并将第二Vt状态转换成第二整数值，例如使得这些整数值(例如，每一存储器单元的0、1、2)可以并行确定。Vt状态到整数值的转换可通过参考图4B和图5A-5C论述的3层级列锁存器来进行。在一些实施例中，例如，整数值可以是逻辑中和/或3层级列锁存器内缓冲的每一相应整数值的特定电压电平的整数值的表示。在这些实施例中，控制逻辑(其还可包含存储器子系统控制器115的控制逻辑)可进一步作用于一组经组合第一整数值和第二整数值，例如以将第一和第二整数值的组合转换成第一组逻辑位，如将更详细地解释。用于组合和转换整数值的控制逻辑可包含数据输出路径中的逻辑电路，例如页缓冲器138，和/或输入/输出(I/O)控制器212(图2)。然后，控制逻辑还可单独地将第一和第二Vt状态中的每一个解码成第二组和第三组逻辑位，如将解释。

图2为根据实施例的与呈存储器子系统(例如，图1的存储器子系统110)的存储器子系统控制器115形式的第二设备通信的呈存储器装置130形式的第一设备的简化框图。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数字相机、数字媒体播放器、数字记录器、游戏、电器、车辆、无线装置、移动电话等。存储器子系统控制器115(例如，在存储器装置130外部的控制器)可为存储器控制器或其它外部主机装置。

存储器装置130包含以行和列逻辑地布置的存储器单元阵列204。逻辑行中的存储器单元通常连接到同一存取线(例如，字线)，而逻辑列中的存储器单元通常选择性地连接到同一数据线(例如，位线)。单个存取线可与多于一个逻辑行的存储器单元相关联，且单个数据线可与多于一个逻辑列相关联。存储器单元阵列204的至少一部分的存储器单元(图2中未示出)能够编程为至少两个目标数据状态中的一者。在一些实施例中，存储器单元阵列204还可存储一或多个译码数据结构238，例如编码表和解码表，以便将从存储器单元读出的阈值电压电平转换成一系列逻辑位(数据状态)和/或更有效地知晓要感测特别请求的逻辑位的一系列阈值电压(Vt)电平的谷。

提供行解码电路系统208和列解码电路系统210以对地址信号进行解码。接收地址信号并对其进行解码以存取存储器单元阵列204。存储器装置130还包含输入/输出(I/O)控制电路系统212以管理命令、地址和数据到存储器装置130的输入以及数据和状态信息从存储器装置130的输出。地址寄存器214与I/O控制电路系统212和行解码电路系统208及列解码电路系统210通信以在解码之前锁存地址信号。命令寄存器224与I/O控制电路系统212和本地媒体控制器135的控制逻辑通信以锁存传入命令。

控制器(例如，存储器装置130内部的本地媒体控制器135)响应于命令而控制对存储器单元阵列204的存取，且生成外部存储器子系统控制器115的状态信息，即，本地媒体控制器135配置成对存储器单元阵列204执行存取操作(例如，读取操作、编程操作和/或擦除操作)。本地媒体控制器135与行解码电路系统208和列解码电路系统210通信，以响应于地址而控制行解码电路系统208和列解码电路系统210。

本地媒体控制器135还与高速缓存寄存器218通信。高速缓存寄存器218锁存如由本地媒体控制器135引导的传入或传出数据以临时存储数据，而存储器单元阵列204忙于分别写入或读取其它数据。在编程操作(例如，写入操作)期间，可将数据从高速缓存寄存器218传送到数据寄存器220以用于传递到存储器单元阵列204；接着可将新数据从I/O控制电路系统212锁存在高速缓存寄存器218中。在读取操作期间，数据可从高速缓存寄存器218传送到I/O控制电路系统212以用于输出到存储器子系统控制器115；接着可将新数据从数据寄存器220传送到高速缓存寄存器218。高速缓存寄存器218和/或数据寄存器220可形成存储器装置130的页缓冲器138(例如，可形成其一部分)，出于解释的目的将它们分开示出。页缓冲器138可进一步包含感测装置(图2中未示出)，例如一或多个感测放大器，以感测存储器单元阵列204的存储器单元的数据状态，例如通过感测连接到每个存储器单元的数据线的状态。状态寄存器222可与I/O控制电路系统212和本地媒体控制器135通信以锁存状态信息以用于输出到存储器子系统控制器115。

存储器装置130经由控制链路232从本地媒体控制器135接收存储器子系统控制器115处的控制信号。例如，控制信号可包含芯片启用(CE#)、命令锁存启用(CLE)、地址锁存启用(ALE)、写入启用(WE#)、读取启用(RE#)和写入保护(WP#)。取决于存储器装置130的性质，可进一步经由控制链路232接收额外或替代控制信号(图中未示出)。存储器装置130经由多路复用的输入/输出(I/O)总线234从存储器子系统控制器115接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)，且经由I/O总线234将数据输出到存储器子系统控制器115。

例如，可经由I/O控制电路系统212处的I/O总线234的输入/输出(I/O)引脚[7:0]接收命令，且可接着将命令写入到命令寄存器224中。可经由I/O控制电路系统212处的I/O总线234的输入/输出(I/O)引脚[7:0]接收地址，且可接着将地址写入到地址寄存器214中。可经由I/O控制电路系统212处用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]接收数据，且接着可将数据写入到高速缓存寄存器218中。随后可将数据写入到数据寄存器220中以用于编程存储器单元阵列204。

在实施例中，可省略高速缓存寄存器218，并且可将数据直接写入到数据寄存器220中。还可经由用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]输出数据。虽然可参考I/O引脚，但其可包含实现通过外部装置(例如，存储器子系统控制器115)电连接到存储器装置130的任何导电节点，例如常用的导电垫或导电凸块。

本领域的技术人员应了解，可提供额外的电路系统和信号，并且已简化图2的存储器装置130。应认识到，参考图2描述的各种块组件的功能性可不必与集成电路装置的不同组件或组件部分分离。例如，集成电路装置的单个组件或组件部分可适于执行图2的多于一个块组件的功能性。替代地，可组合集成电路装置的一或多个组件或组件部分以执行图2的单个块组件的功能性。另外，尽管根据各种信号的接收和输出的流行惯例描述了特定I/O引脚，但应注意，可在各种实施例中使用I/O引脚(或其它I/O节点结构)的其它组合或其它数目个I/O引脚(或其它I/O节点结构)。

图3是根据实施例的示出第一存储器单元(例如，单元A)和第二存储器单元(例如，单元B)的三个可能阈值电压(Vt)状态的一组图。例如，单元A和单元B中的每一个的Vt状态(或电平)可位于单元的下部部分(0状态)、单元的中间部分(1状态)或单元的上部部分(2状态)。这些下部、中间和上部Vt状态可经编码，如参考图6(TLC实施例)和图8(QLC实施例)更详细地所论述。尽管这三个图中的这三个状态群组是分开示出的，但是在其它实施例中，这三个状态群组可以连续排序且之间不具有间隙。

如先前所论述，这些0状态、1状态和2状态Vt值可转换成整数值。在各种实施例中，控制逻辑可使第一存储器单元的第一Vt状态转换成第一整数值。此外，控制逻辑可使第二存储器单元的第二Vt状态转换成第二整数值。然后，控制逻辑可使用例如表1的解码表将第一整数值和第二整数值的组合转换成与第一和第二Vt状态的组合相对应的一组三个逻辑位。

表1

在一些实施例中，在三层级存储器单元中，0状态小于-1伏(V)，1状态在0.3-1.2V之间，2状态在2.0和2.9V之间，但设想了其它可存储为三个Vt电平并在编程到存储器单元或从其读出时缓冲在所述一或多个页缓冲器138中的电压范围。这些电压范围可特别地经移位和加宽，以为TLC的12个Vt状态(图6)或QLC的24个Vt状态(图8)腾出空间。表1示出根据许多可能解码实施例中的一个的解码表，控制逻辑可存取此解码表以便执行第一和第二整数值的组合与所述三个逻辑位之间的转换。在一些实施例中，尽管所述三个逻辑位存在九个可能组合，但是逻辑数据状态只能使用八个组合。因此，在表1的实施例中，如果单元A和B表示虚数“2-2”状态，如表1中的最后一行所示，那么为了一致，2-2状态实际上被识别并自动转换成“2-1”状态。2-1和2-2状态均产生“0 0 0”逻辑位值，所以结果相同。

图4A是根据实施例的存储器阵列404的耦合到单个字线(WL)的第一和第二存储器单元(例如，单元A和单元B)的示意性框图。存储器阵列404可与参考图2论述的存储器单元阵列204相同，或者是其子部分。在至少一些实施例中，第一存储器单元(单元A)的位线与第一页缓冲器438A耦合，第二存储器单元(单元B)的位线与第二页缓冲器438B耦合。第一页缓冲器438A可包含第一感测放大器440A，第二页缓冲器438B可包含第二感测放大器440B。在这些实施例中，控制逻辑可与第一页缓冲器438A和第二页缓冲器438B耦合，并且因此可引导第一感测放大器440A和第二感测放大器440B从第一和第二存储器单元感测各种Vt状态(例如，第一Vt状态和第二Vt状态)，它们可分别临时存储在第一页缓冲器438A和第二页缓冲器438B中。

图4B是根据实施例的能够读出存储器单元的三层级状态的紧凑型三层级列锁存器450的示意性框图。例如，三层级列锁存器450可以是可以操作方式与第一感测放大器440A和第二感测放大器440B中的每一个耦合(或在其中集成)的紧凑型智能三层级列锁存器。例如，三层级列锁存器450可被触发从第一存储器单元(单元A)和第二存储器单元(单元B)中的每一个中读取三层级数据或向其编程三层级数据，其中三层级数据以整数值的形式感测或编程，以便能够被控制逻辑检测以转换到数据逻辑位/从数据逻辑位转换。

例如，三层级列锁存器450可感测并在一对触发器(即，图4B中所示的第一触发器(FF1)和第二触发器(FF2))中临时存储三层级数据(例如，对应于存储器单元的Vt状态的整数值)。在FF1和FF2中存储特定整数值的触发可以是将第一和第二存储器单元的第一和第二Vt状态转换成第一和第二整数值的一种方式，但是还设想了其它逻辑门用于此类转换，它们可与复制电路系统并行执行。

表2

表3

在至少一些实施例中，第一和第二整数值可被理解并处理为存储在如表2(用于读取操作)和表3(用于编程操作)中所示的所述一对触发器中的中间代码。更确切地说，三层级数据可根据表3基于存储在FF1和FF2中的值编程到每一存储器单元中。三层级数据可根据表2基于存储到FF1和FF2中的值从每一存储器单元中读出。在将这些整数值编程到第一和第二存储器单元时，可根据图5B调整位线电压电平，以确保存储器单元被编程到正确Vt范围以与存储在FF1和FF2触发器中的整数值相关联。

图5A是根据实施例的响应于位线(BLa)被选定用于存储器单元而进行的读取操作(例如，读取请求)的时序图。在各种实施例中，触发器FF1和FF2检测存储器单元是否分别存储整数值“0”和整数值“2”，否则假设整数值为数据“1”。为了精确感测阈值电压，将位线预充电到1.3V，并使供应到触发器的电源电压在感测周期期间箝位在2V。

图5B是根据实施例的存储器单元响应于位线(BLa)被选定而使用三层级编码进行的编程操作的时序图。向选定控制栅极(CG)施加编程脉冲(例如，16.5V～19.3V)。为了使“1”编程的编程速度接近2V编程的编程速度，将“1”编程的位线电压升高到1.6V。在每一编程操作之后，实行编程验证操作。图5C是根据实施例的用于图5B的编程操作的编程验证操作的时序图。修改存储在列锁存器中的中间代码，使得“1”或“2”编程分别仅在数据“1”或“2”尚未成功编程的存储器单元上执行。

图6是根据每单元3.5位实施例能够被编程到第一存储器单元和第二存储器单元的下部、中间和上部部分的四个阈值电压电平的图。可通过在一对TLC存储器单元中编码7个位来每个单元编码三个半(“3.5”)逻辑位，每一TLC存储器单元具有12个Vt状态。在可为一对邻近存储器单元的两个不同单元中，可能存在总共144(例如，12x12)个离散Vt状态。在所述144个Vt状态中，可以使用128个组合Vt状态表示7个逻辑位。不同于每单元编码3个逻辑位或4个逻辑位，采用一种编码/解码方案来控制读取和编程操作，其中在所述一对存储器单元中的每一个中编码12个Vt状态。在用户数据的7个逻辑位中，需要使用两个4位的控制数据，一个用于第一存储器单元，另一个用于第二存储器单元，这给编码和解码带来了沉重的成本。

第一存储器单元可编码不需要与另一单元中编码的数据组合的两(“2”)个逻辑位，以及将与第二存储器单元中编码的逻辑位组合的1.5个逻辑位，而不是采用128个Vt状态来编码/解码所有7个逻辑位。类似地，第二存储器单元可存储不需要与另一单元中编码的逻辑位组合的两(“2”)个逻辑位，以及将与第一存储器单元中编码的1.5个逻辑位组合的1.5个逻辑位。跨所述两个存储器单元的3个逻辑位的编码和解码已参考图4B和图5A-5C论述。

图7是示出根据TLC实施例将跨越每一存储器单元的12个层级(图6)的阈值电压电平转换成用于第一和第二存储器单元的组合的数据的七(“7”)个逻辑值的译码数据结构700的图。例如，译码数据结构700可存储在存储器装置130上(例如，存储于存储器阵列204中的译码数据结构238)或存储在控制器115的本地存储器119中。译码数据结构700在一个实施例中可以是表，其在与第一存储器单元(单元A)和第二存储器单元(单元B)两者相关联的最左列(例如，Vt状态0到11)中包含一系列阈值电压(Vt)电平。然后，译码数据结构700在第一存储器单元(单元A)和第二存储器单元(单元B)中的每一个的后续列中包含逻辑位的编码。

在至少一些实施例中，第一存储器单元的第一Vt状态转换成整数值0、1或2，示出为第一存储器单元(单元A)的编码列中的第一列。如所论述，控制逻辑可使用足以确定每一Vt状态所驻留的Vt状态的粗略分组且因此确定整数值0、1或2等等的低分辨率感测操作转换每一Vt状态。更确切地说，存在一组预定义粗略Vt范围(例如，下部、中间、上部)，每一个对应于粗略整数值。在低分辨率读取期间，控制逻辑确定每一存储器单元的Vt位于所述一组预定义粗略Vt范围(例如，下部、中间上部)中的哪一个中，并为存储器单元指派对应整数值，例如用于下部的0值、用于中间的1值或用于上部的2值，但不同整数值同样是可能的。

第一存储器单元的后续列是逻辑位3和4的逻辑位编码。因此，针对第一存储器单元转换的整数值可用作索引，以确定第一存储器单元的一系列阈值电压电平的子集的位值边界处的第一谷位置。作为提醒，位值边界是一系列阈值电压电平中的阈值电压电平之间的谷，其中对应逻辑状态从低状态(例如“0”值)变为高状态(例如“1”值)，反之亦可，在图7中用短水平线示出。此外，“子集”可理解为示出为跨越译码数据结构700的行的Vt状态的子集。然后，控制逻辑可感测这些第一谷位置以确定逻辑位3和4。因此，例如，如果整数值是零(“0”)，那么谷感测位置示出为译码数据结构700的左上部中的水平线。这将感测缩小到位于位值边界之间的谷，因此逻辑位3为一个谷位置，逻辑位4为两个谷位置。

在这些实施例中，第二存储器单元的第二Vt状态转换成整数值0、1或2，示出为第二存储器单元(单元B)的编码列中的第一列。如所论述，第二Vt状态可使用足以确定第二Vt状态所驻留的Vt状态分组且因此确定整数值0、1或2的低分辨率感测操作来确定。第二存储器单元的后续列是逻辑位5和6的逻辑位编码。因此，针对第二存储器单元转换的整数值可用作索引，以确定第二存储器单元的一系列阈值电压电平的第二子集的位值边界处的第二谷位置。然后，控制逻辑可感测这些第二谷位置以确定逻辑位5和6。因此，例如，如果整数值是二(“2”)，那么谷感测位置示出为译码数据结构700的右下部中的水平线。这将感测缩小到位于位值边界之间的谷，因此逻辑位5为两个谷位置，逻辑位6为一个谷位置。

在至少一些实施例中，如先前所论述，针对第一存储器单元和第二存储器单元中的每一个转换的整数值(0、1或2)可以组合并使用例如表1的解码表转换成一组三个逻辑位。然后，第一存储器单元的第一Vt状态可进一步使用译码数据结构700转换成逻辑位3和4。然后，第二存储器单元的第二Vt状态可进一步使用译码数据结构700转换成逻辑位5和6。例如，为了确定特定(或“细微”)Vt状态，控制逻辑可识别预定义细微Vt范围中与先前所识别的粗略Vt范围对应的子集，例如，单元A下部中的底部四个Vt范围、单元A中间的中间四个Vt范围或单元A上部中的最高四个Vt范围。如图6中所示。每一细微Vt范围对应于特定Vt状态，因此控制逻辑可在每一细微Vt范围之间的谷中执行感测操作，以确定任何特定存储器单元的特定Vt状态。因此，逻辑位3、4，5和6中的每一个可与此类特定Vt状态相关。

在一些实施例中，如果第一组三个逻辑位(例如，从整数值0、1、2转换而来)不需要或未寻址，例如因为读取请求请求的不是最低有效逻辑位，那么控制逻辑可引导感测放大器感测所请求的每一逻辑位的所有位值边界。因此，控制逻辑可引导一或多个感测放大器感测每一所请求逻辑位的跨越译码数据结构700中所示的12个逻辑状态的一系列阈值电压电平内的所有位值边界。例如，如果请求的是逻辑位3和6，那么控制逻辑可引导感测与逻辑位3的位值边界相关联的四个谷位置(水平线)并感测与逻辑位6的位值边界相关联的五个谷位置(水平线)。这些感测操作应能确定逻辑位3和6(作为每一逻辑位的“1”或“0”)，其可响应于读取请求而返回到主机系统120，而无需关注所述三个最低有效逻辑位。

进一步参考与图6-7相关联的索引实施例和引导读取实施例，逻辑位3和逻辑位5的值可并行确定，因为这些逻辑位分别在第一和第二存储器单元中编码。此外，逻辑位4和逻辑位6的值可出于相同原因而并行确定。这样，控制逻辑可用于确定具有更高吞吐量和更低时延的一对组合存储器单元的位值。

图8是根据每单元4.5位实施例能够被编程到第一存储器单元和第二存储器单元的下部、中间和上部部分的八个阈值电压电平的图。可通过在一对QLC存储器单元中编码9个位来每个单元编码四个半(“4.5”)位，每一QLC存储器单元具有24个Vt状态。在可为一对邻近存储器单元的两个不同单元中，可能存在总共576(例如，24x24)个离散Vt状态。在所述576个Vt状态中，可以使用512个组合Vt状态表示9个逻辑位。不同于每单元编码4个逻辑位或5个逻辑位，采用一种编码/解码方案来控制读取和编程操作，其中在所述一对存储器单元中的每一个中编码24个Vt状态。在用户数据的9个逻辑位中，需要使用两个5位的控制数据，一个用于第一存储器单元，另一个用于第二存储器单元，这给编码和解码带来了沉重的成本。

第一存储器单元可存储不需要与另一单元的逻辑位组合的三(“3”)个逻辑位，以及将与第二存储器单元的逻辑位组合的1.5个逻辑位，而不是采用512个Vt状态来编码/解码所有9个逻辑位。类似地，第二存储器单元可存储不需要与另一单元的逻辑位组合的三(“3”)个逻辑位，以及将与第一存储器单元的1.5个逻辑位组合的1.5个逻辑位。跨所述两个存储器单元的3个逻辑位的编码和解码已参考图4B和图5A-5C论述。

图9是示出根据QLC实施例将跨越每一存储器单元的24个层级(图8)的阈值电压电平转换成用于第一和第二存储器单元的组合的数据的九个逻辑值的译码数据结构900的图。例如，译码数据结构900可存储在存储器装置130上(例如，存储于存储器阵列204中的译码数据结构238)或存储在控制器115的本地存储器119中。译码数据结构900在一个实施例中可以是表，其在与第一存储器单元(单元A)和第二存储器单元(单元B)两者相关联的最左列(例如，Vt状态0到23)中包含一系列阈值电压(Vt)电平。然后，译码数据结构900在第一存储器单元(单元A)和第二存储器单元(单元B)中的每一个的后续列中包含逻辑位的编码。

在至少一些实施例中，第一存储器单元的第一Vt状态转换成整数值0、1或2，示出为第一存储器单元(单元A)的编码列中的第一列。如所论述，第一Vt状态可使用足以确定第一Vt状态所驻留的Vt状态分组且因此确定整数值0、1或2的低分辨率感测操作来确定。第一存储器单元的后续列是逻辑位3、4和5的逻辑位编码。因此，针对第一存储器单元转换的整数值可用作索引，以确定第一存储器单元的一系列阈值电压电平的子集的位值边界处的第一谷位置。作为提醒，位值边界是一系列阈值电压电平中的阈值电压电平之间的谷，其中对应逻辑状态从低状态(例如“0”值)变为高状态(例如“1”值)，反之亦可，在图9中用短水平线示出。此外，“子集”可理解为示出为跨越译码数据结构900的行的Vt状态的子集。然后，控制逻辑可感测这些第一谷位置以确定逻辑位3、4和5。因此，例如，如果整数值是零(“0”)，那么谷感测位置示出为译码数据结构900的左上部中的水平线。这将感测缩小到位于位值边界之间的谷，因此逻辑位3和逻辑位4中的每一个为两个谷位置，逻辑位5为三个谷位置。

在这些实施例中，第二存储器单元的第二Vt状态转换成整数值0、1或2，示出为第二存储器单元(单元B)的编码列中的第一列。如所论述，第二Vt状态可使用足以确定第二Vt状态所驻留的Vt状态分组且因此确定整数值0、1或2的低分辨率感测操作来确定。第二存储器单元的后续列是逻辑位6、7和8的逻辑位编码。因此，针对第二存储器单元转换的整数值可用作索引，以确定第二存储器单元的一系列阈值电压电平的第二子集的位值边界处的第二谷位置。然后，控制逻辑可感测这些第二谷位置以确定逻辑位6、7和8。因此，例如，如果整数值是二(“2”)，那么谷感测位置示出为译码数据结构900的右下部中的水平线。这将感测缩小到位于位值边界之间的谷，因此逻辑位6和逻辑位7中的每一个为两个谷位置，逻辑位8为三个谷位置。

在至少一些实施例中，如先前所论述，针对第一存储器单元和第二存储器单元中的每一个转换的整数值(0、1或2)可以组合并使用例如表1的解码表转换成一组三个逻辑位。然后，第一存储器单元的第一Vt状态可进一步使用译码数据结构900转换成逻辑位3、4和5。然后，第二存储器单元的第二Vt状态可进一步使用译码数据结构900转换成逻辑位6、7和8。

在一些实施例中，如果第一组三个逻辑位(例如，从整数值0、1、2转换而来)不需要或未寻址，例如因为读取请求请求的不是最低有效逻辑位，那么控制逻辑可引导感测放大器感测所请求的每一逻辑位的所有位值边界。因此，控制逻辑可引导一或多个感测放大器感测每一所请求逻辑位的跨越译码数据结构900中所示的24个逻辑状态的一系列阈值电压电平内的所有位值边界。例如，如果请求的是逻辑位3和6，那么控制逻辑可引导感测与逻辑位3的位值边界相关联的六个谷位置(水平线)并感测与逻辑位6的位值边界相关联的六个谷位置(水平线)。这些感测操作应能确定逻辑位3和6(作为每一逻辑位的“1”或“0”)，其可响应于读取请求而返回到主机系统120，而无需关注所述三个最低有效逻辑位。

进一步参考与图8-9相关联的索引实施例和引导读取实施例，逻辑位3和逻辑位6的值可并行确定，因为这些逻辑位分别在第一和第二存储器单元中编码。此外，逻辑位4和逻辑位7的值可出于相同原因而并行确定。最后，逻辑位5和逻辑位8值也可出于相同原因而并行确定。这样，控制逻辑可用于确定具有更高吞吐量和更低时延的一对组合存储器单元的位值。

另外参考图1-2和图6-9，在一些实施例中，存储器装置包含至少具有第一存储器单元和第二存储器单元并存储译码数据结构的存储器阵列。译码数据结构可针对多个逻辑位中的每一个在第一存储器单元和第二存储器单元内的一系列阈值电压电平的位值边界处包含多个谷位置。所述装置进一步包含与存储器阵列耦合的至少一个感测放大器及控制逻辑，所述控制逻辑以操作方式与存储器阵列和感测放大器耦合。控制逻辑可驻留在本地媒体控制器135和存储器子系统控制器115中的至少一者或两者中。在一个实施例中，译码数据结构进一步包含与所述多个谷位置的子集相关的一系列索引值，每一索引值对应于第一存储器单元或第二存储器单元中的一个的阈值电压电平。

在这些实施例中，控制逻辑可接收读取请求，以根据存储在第一存储器单元和第二存储器单元的组合中的阈值电压电平确定所述多个逻辑位中的一或多个逻辑位。控制逻辑可进一步针对所述一或多个逻辑位中的每一个，使用译码数据结构沿着一系列阈值电压电平识别所述多个谷位置。控制逻辑可进一步使所述至少一个感测放大器感测第一存储器单元或第二存储器单元中的至少一个内的与所述一或多个逻辑位中的每一个相关联的所述多个谷位置处的阈值电压电平。控制逻辑可进一步响应于读取请求，基于在所述一或多个逻辑位中的每一个的所述多个谷位置处感测阈值电压电平而返回所述一或多个逻辑位的值。

在一个实施例中，第一存储器单元和第二存储器单元各自为三层级单元(TLC)，所述一或多个逻辑位包含在第一和第二存储器单元内编码的七个逻辑位中的四个最高有效逻辑位值中的一或多个。在另一实施例中，第一存储器单元和第二存储器单元各自为四层级单元(QLC)，所述一或多个逻辑位包含在第一和第二存储器单元内编码的九个逻辑位的六个最高有效逻辑位值中的一或多个。

此外，响应于读取操作，包含对存储在第一存储器单元和第二存储器单元的组合中的数据的三个最低有效位的请求，控制逻辑可进一步使从第一存储器单元读出的第一阈值电压状态转换成第一整数值。控制逻辑可进一步使从第二存储器单元读出的第二阈值电压状态转换成第二整数值。控制逻辑可进一步将第一整数值和第二整数值状态的组合转换成所述三个最低有效逻辑位。在一些实施例中，上述转换可包含：存取使第一和第二整数值的不同组合与所述三个最低有效逻辑位的不同组合有关的解码表，以及使用所述解码表将第一和第二整数值的组合转换成数据的所述三个最低有效位。

图10是根据一些实施例的解码存储在第一存储器单元和第二存储器单元的组合中的数据的实例方法的流程图。方法500可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路系统、专用逻辑、可编程逻辑、微码、装置硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)或其组合。在一些实施例中，处理逻辑是位于本地媒体控制器135和/或存储器子系统控制器115内的控制逻辑。

在操作1010处，转换第一Vt状态。例如，处理逻辑使从存储器阵列的第一存储器单元读出的第一阈值电压状态转换成第一整数值，例如转换成0、1或2中的一个。

在操作1020处，转换第二Vt状态。例如，处理逻辑使从存储器阵列的第二存储器单元读出的第二阈值电压状态转换成第二整数值，例如转换成0、1或2等等中的一个。操作1010和1020中的转换的更多细节可参考图4A-4B和图5A-5C理解。

在操作1030处，转换整数值。例如，处理逻辑例如经由使用诸如表1之类的解码表将第一整数值和第二整数值的组合转换成一组三个逻辑位。在一个实施例中，这一组三个逻辑位是下文提及的位群组的三个最低有效位。

在操作1040处，输出位群组。例如，处理逻辑输出所述一组三个位及对应于第一阈值电压状态的第二组逻辑位和对应于第二阈值电压状态的第三组逻辑位，作为要响应于读取请求返回的位群组。例如，通过使用图7的译码数据结构700或图9的译码数据结构900，第二组逻辑位可从第一阈值电压状态直接解码，第三组逻辑位可从第二阈值电压状态直接解码。

在一个实施例中，所述一组三个位与独立地从第一存储器单元解码的2个逻辑位及独立地从第二存储器单元解码的2个位组合，获得所述一对存储器单元的总共7个逻辑位(例如，每单元3.5位实施例)。在另一实施例中，所述一组三个位与独立地从第一存储器单元解码的3个位及独立地从第二存储器单元解码的3个位组合，获得所述一对存储器单元的总共9个逻辑位(例如，每单元4.5位实施例)。设想了使用其它MLC存储器(例如PLC存储器单元)的额外相关实施例，只要多个存储器单元经组合以对所述多个存储器单元之间的额外位进行编码和解码即可。

图11示出计算机系统1100的实例机器，所述实例机器内可执行用于使得所述机器执行本文中所论述的方法中的任何一或多种的一组指令。在一些实施例中，计算机系统1100可对应于主机系统(例如，图1的主机系统120)，其包含、耦合到或利用存储器子系统(例如，图1的存储器子系统110)或可用于执行控制器的操作(例如，执行操作系统以执行对应于图1的存储器子系统控制器115的操作)。在替代实施例中，机器可连接(例如联网)到LAN、内联网、外联网和/或因特网中的其它机器。机器可作为对等(或分散式)网络环境中的对等机器或作为云计算基础设施或环境中的服务器或客户端机器而在客户端-服务器网络环境中的服务器或客户端机器的容量中进行操作。

机器可为个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、蜂窝式电话、网络器具、服务器、网络路由器、交换机或桥接器，或能够(依序或以其它方式)执行将由所述机器采取的指定动作的一组指令的任何机器。此外，虽然示出了单个机器，但应认为术语“机器”还包含机器的任何集合，所述机器单独地或共同地执行一组(或多组)指令以执行本文中所论述的方法中的任何一或多种。

实例计算机系统1100包含处理装置1102、主存储器1104(例如，只读存储器(ROM)、快闪存储器、动态随机存取存储器(DRAM)，例如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)等)、静态存储器1110(例如，快闪存储器、静态随机存取存储器(SRAM)等)以及数据存储系统1118，它们经由总线1130彼此通信。

处理装置1102表示一或多个通用处理装置，例如微处理器、中央处理单元等等。更具体地说，处理装置可为复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器，或实施其它指令集的处理器，或实施指令集的组合的处理器。处理装置1102还可为一或多个专用处理装置，例如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器等等。处理装置1102配置成执行用于执行本文中所论述的操作和步骤的指令1126。指令1126可进一步包含控制逻辑1127，例如位于本地媒体控制器135和存储器子系统115中的一者或两者内的控制逻辑。计算机系统1100可进一步包含网络接口装置1112以经由网络1120通信。

数据存储系统1118可包含机器可读存储媒体1124(也称为计算机可读媒体)，其上存储有一或多组指令1126或体现本文中所描述的方法或功能中的任何一或多种的软件。数据存储系统1118可进一步包含先前论述的本地媒体控制器135和页缓冲器138。指令1126还可在其由计算机系统1100执行期间完全或至少部分地驻存在主存储器1104内和/或处理装置1102内，主存储器1104和处理装置1102也构成机器可读存储媒体。机器可读存储媒体1124、数据存储系统1118和/或主存储器1104可对应于图1的存储器子系统110。

在一个实施例中，指令1126包含用以实施对应于控制器(例如，图1的存储器子系统控制器115和/或本地媒体控制器135)的功能性的指令。虽然机器可读存储媒体1124在实例实施例中展示为单个媒体，但术语“机器可读存储媒体”应被认为包含存储所述一或多组指令的单个媒体或多个媒体。术语“机器可读存储媒体”还应被认为包含能够存储或编码供机器执行的一组指令且使机器执行本公开的任何一或多种方法的任何媒体。术语“机器可读存储媒体”应相应地被理解为包含(但不限于)固态存储器、光学媒体和磁性媒体。

已依据计算机存储器内的数据位的操作的算法和符号表示呈现了先前详细描述的一些部分。这些算法描述和表示是数据处理领域的技术人员用来将其工作的主旨最有效地传达给所属领域的其他技术人员的方式。算法在这里并且通常被认为是引起所要结果的操作的自洽序列。操作为要求对物理量进行物理操纵的操作。这些量通常但未必呈能够被存储、组合、比较和以其它方式操纵的电或磁信号的形式。主要出于常见使用的原因，有时将此些信号称为位、值、要素、符号、字符、项、数字等已证实是方便的。

然而，应牢记，所有这些和类似术语应与适当物理量相关联，且仅是应用于这些量的方便的标签。本公开可涉及将计算机系统的寄存器和存储器内的表示为物理(电子)量的数据操纵和变换为计算机系统存储器或寄存器或其它此类信息存储系统内的类似地表示为物理量的其它数据的计算机系统或类似电子计算装置的动作和过程。

本公开还涉及用于执行本文中的操作的设备。此设备可以出于既定目的而专门构造，或其可包含由存储在计算机中的计算机程序选择性地激活或重新配置的通用计算机。此计算机程序可存储在计算机可读存储媒体中，例如(但不限于)任何类型的盘(包含软盘、光盘、CD-ROM和磁光盘)、只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁卡或光卡，或适合于存储电子指令的任何类型的媒体，它们各自耦合到计算机系统总线。

本文中呈现的算法和显示并不与任何特定计算机或其它设备在本质上相关。各种通用系统可根据本文中的教示与程序一起使用，或者可证明构造更专用的设备来执行所述方法是方便的。将如下文描述中所阐述的那样来呈现多种这些系统的结构。另外，不参考任何特定编程语言来描述本公开。应了解，可使用多种编程语言来实施本文中所描述的本公开的教示。

本公开可以提供为计算机程序产品或软件，其可以包含在其上存储有指令的机器可读媒体，所述指令可以用于编程计算机系统(或其它电子装置)以执行根据本公开的过程。机器可读媒体包含用于以机器(例如，计算机)可读的形式存储信息的任何机制。在一些实施例中，机器可读(例如，计算机可读)媒体包含机器(例如，计算机)可读存储媒体，例如只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储媒体、光学存储媒体、快闪存储器装置等。

在前述说明书中，已参考本公开的特定实例实施例描述了本公开的实施例。将显而易见的是，可以在不脱离如所附权利要求书中阐述的本公开的实施例的更广精神和范围的情况下对本公开做出各种修改。因此，说明书和图式应在说明性意义上而非限制性意义上看待。

Claims (20)

1.一种装置，其包括：

存储器阵列，其至少包括第一存储器单元和第二存储器单元；以及

控制逻辑，其以操作方式与所述存储器阵列耦合，所述控制逻辑执行包括以下各项的操作：

使从所述第一存储器单元读出的第一阈值电压状态转换成第一整数值；

使从所述第二存储器单元读出的第二阈值电压状态转换成第二整数值；

将所述第一整数值和所述第二整数值的组合转换成一组三个逻辑位；以及

输出所述一组三个逻辑位及对应于所述第一阈值电压状态的第二组逻辑位和对应于所述第二阈值电压状态的第三组逻辑位，作为要响应于读取请求返回的逻辑位群组。

2.根据权利要求1所述的装置，其中所述第一存储器单元和所述第二存储器单元是一对邻近存储器单元，所述装置进一步包括一对三层级列锁存器，用于将所述第一阈值电压状态临时存储为所述第一整数值并将所述第二阈值电压状态临时存储为所述第二整数值。

3.根据权利要求1所述的装置，其中所述第一存储器单元和所述第二存储器单元各自为三层级单元，且所述逻辑位群组包括七个逻辑位。

4.根据权利要求1所述的装置，其中所述第一存储器单元和所述第二存储器单元各自为四层级单元，且所述逻辑位群组包括九个逻辑位。

5.根据权利要求1所述的装置，其中转换包括使用所述第一和第二整数值在解码表内索引以确定所述一组三个逻辑位，并且其中所述一组三个逻辑位是所述逻辑位群组的最低有效逻辑位。

6.根据权利要求1所述的装置，其进一步包括耦合到所述存储器阵列和所述控制逻辑的第一感测放大器，其中所述操作进一步包括：

使用所述第一整数值索引到译码表中，确定所述第一存储器单元的一系列阈值电压电平的子集的位值边界处的第一谷位置；

使所述第一感测放大器感测所述第一存储器单元的所述第一谷位置中的一个处的第一阈值电压电平；以及

确定对应于所述第一阈值电压电平的所述第二组逻辑位的值。

7.根据权利要求6所述的装置，其进一步包括耦合到所述存储器阵列和所述控制逻辑的第二感测放大器，其中所述操作进一步包括：

使用所述第二整数值索引到所述译码表中，确定所述第二存储器单元的所述一系列阈值电压电平的第二子集的位值边界处的第二谷位置；

使所述第二感测放大器感测所述第二存储器单元的所述第二谷位置中的一个处的第二阈值电压电平；以及

确定对应于所述第二阈值电压电平的所述第三组逻辑位的值。

8.一种装置，其包括：

存储器阵列，其至少包括第一存储器单元和第二存储器单元并且存储译码数据结构，所述译码数据结构针对多个逻辑位中的每一个在所述第一存储器单元和所述第二存储器单元内的一系列阈值电压电平的位值边界处包括多个谷位置；

至少一个感测放大器，其与所述存储器阵列耦合；以及

控制逻辑，其以操作方式与所述存储器阵列和所述感测放大器耦合，所述控制逻辑执行包括以下各项的操作：

接收读取请求，以根据存储在所述第一存储器单元和所述第二存储器单元的组合中的阈值电压电平确定所述多个逻辑位中的一或多个逻辑位；

针对所述一或多个逻辑位中的每一个，使用所述译码数据结构沿着所述一系列阈值电压电平识别所述多个谷位置；

使所述至少一个感测放大器感测所述第一存储器单元或所述第二存储器单元中的至少一个内的与所述一或多个逻辑位中的每一个相关联的所述多个谷位置处的所述阈值电压电平；以及

响应于所述读取请求，基于在所述一或多个逻辑位中的每一个的所述多个谷位置处感测所述阈值电压电平而返回所述一或多个逻辑位的值。

9.根据权利要求8所述的装置，其中所述第一存储器单元和所述第二存储器单元是一对邻近存储器单元。

10.根据权利要求8所述的装置，其中所述第一存储器单元和所述第二存储器单元各自为三层级单元，且所述一或多个逻辑位包括在所述第一和第二存储器单元内编码的七个逻辑位的四个最高有效逻辑位值中的一或多个。

11.根据权利要求8所述的装置，其中所述第一存储器单元和所述第二存储器单元各自为四层级单元，且所述一或多个逻辑位包括在所述第一和第二存储器单元内编码的九个逻辑位的六个最高有效逻辑位值中的一或多个。

12.根据权利要求8所述的装置，其中所述译码数据结构进一步包括与所述多个谷位置的子集相关的一系列索引值，每一索引值对应于所述第一存储器单元或所述第二存储器单元中的一个的阈值电压电平，并且其中响应于所述读取请求请求在所述第一和第二存储器单元的组合内编码的三个最低有效逻辑位，所述操作进一步包括：

使从所述第一存储器单元读出的第一阈值电压状态转换成第一整数值；

使从所述第二存储器单元读出的第二阈值电压状态转换成第二整数值；

将所述第一整数值和所述第二整数值的组合转换成所述三个最低有效逻辑位。

13.根据权利要求12所述的装置，其中转换包括：

存取使整数值的不同组合与所述三个最低有效逻辑位的不同组合相关的解码表；以及

使用所述解码表将所述第一和第二整数值的所述组合转换成数据的所述三个最低有效位。

14.一种方法，其包括：

通过存储器装置的控制逻辑，使从存储器阵列的第一存储器单元读出的第一阈值电压状态转换成第一整数值；

通过所述控制逻辑，使从所述存储器阵列的第二存储器单元读出的第二阈值电压状态转换成第二整数值；

通过所述控制逻辑，将所述第一整数值和所述第二整数值的组合转换成一组三个逻辑位；以及

通过所述控制逻辑，输出所述一组三个逻辑位及对应于所述第一阈值电压状态的第二组逻辑位和对应于所述第二阈值电压状态的第三组逻辑位，作为要响应于读取请求返回的逻辑位群组。

15.根据权利要求14所述的方法，其进一步包括：

存取一对邻近存储器单元以存取所述第一存储器单元和所述第二存储器单元；

使用第一三层级列锁存器，将所述第一阈值电压状态转换成所述第一整数值；以及

使用第二三层级列锁存器，将所述第二阈值电压状态转换成所述第二整数值。

16.根据权利要求14所述的方法，其中所述第一存储器单元和所述第二存储器单元各自为三层级单元，且所述逻辑位群组包括七个逻辑位。

17.根据权利要求14所述的方法，其中所述第一存储器单元和所述第二存储器单元各自为四层级单元，且所述逻辑位群组包括九个逻辑位。

18.根据权利要求14所述的方法，其中转换包括在解码表内使用所述第一和第二整数值的所述组合进行索引以确定所述一组三个逻辑位，并且其中所述一组三个逻辑位是所述逻辑位群组的最低有效逻辑位。

19.根据权利要求14所述的方法，其进一步包括：

使用所述第一整数值索引到译码表中，确定所述第一存储器单元的一系列阈值电压电平的子集的位值边界处的第一谷位置；

使第一感测放大器感测所述第一存储器单元的所述第一谷位置中的一个处的第一阈值电压电平；以及

确定对应于所述第一阈值电压电平的所述第二组逻辑位的值。

20.根据权利要求19所述的方法，其进一步包括：

使用所述第二整数值索引到所述译码表中，确定所述第二存储器单元的所述一系列阈值电压电平的第二子集的位值边界处的第二谷位置；

使第二感测放大器感测所述第二存储器单元的所述第二谷位置中的一个处的第二阈值电压电平；以及

确定对应于所述第二阈值电压电平的所述第三组逻辑位的值。

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