CN115309694A - 片上集成电路、数据处理装置和方法 - Google Patents

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张闯
张俊谋
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Abstract

本公开实施例公开了片上集成电路、数据处理装置和方法。该片上集成电路包括：处理器电路和加速器电路；所述处理器电路包括处理器与数据存储区域，所述处理器通过设置在处理器电路内的第一总线与数据存储区域连接；所述加速器电路包括加速器和第二总线，其中，所述加速器与所述第二总线连接，所述第二总线与所述数据存储区域对应的第一总线桥接以使加速器与所述数据存储区域进行数据交互，可以减少处理器总线上的拥堵现象，可以改善应用的服务质量。

Description

片上集成电路、数据处理装置和方法
技术领域
本公开涉及集成电路领域，尤其涉及一种片上集成电路、数据处理装置和方法。
背景技术
随着数据处理需求的多样化，基于冯诺依曼架构的中央处理器(CPU)对于一些数据处理，例如图片数据处理，数据处理效率较低。
为了提高数据处理效率，可以使用用于数据处理的专用处理器(也即加速器)来处理这些数据。
把加速器整合进CPU核内，并扩展相应的指令集，这种设置的加速器称为紧耦合加速器。在CPU核内设置加速器，一方面增加了制作CPU核的工艺的复杂度，另一方面，设置在CPU核内的加速器在工作时需要受CPU时序的限制。
发明内容
提供该公开内容部分以便以简要的形式介绍构思，这些构思将在后面的具体实施方式部分被详细描述。该公开内容部分并不旨在标识要求保护的技术方案的关键特征或必要特征，也不旨在用于限制所要求的保护的技术方案的范围。
本公开实施例提供了一种片上集成电路、数据处理装置和方法。
第一方面，本公开实施例提供了一种片上集成电路，包括：处理器电路和加速器电路；所述处理器电路包括处理器与数据存储区域，所述处理器通过设置在处理器电路内的第一总线与数据存储区域连接；所述加速器电路包括加速器和第二总线，其中，所述加速器与所述第二总线连接，所述第二总线与所述数据存储区域对应的第一总线桥接以使加速器与所述数据存储区域进行数据交互。
第二方面，本公开实施例提供了一种数据处理装置，包括如第一方面所述的片上集成电路，片上集成电路包括处理器电路和加速器电路；所述处理器电路包括处理器与数据存储区域，所述处理器通过设置在处理器电路内的第一总线与数据存储区域连接；所述加速器电路包括加速器和第二总线，其中，所述加速器与所述第二总线连接，所述第二总线与所述数据存储区域对应的第一总线桥接以使加速器与所述数据存储区域进行数据交互。
第三方面，本公开实施例提供了一种数据处理方法，应用于第一方面所述的片上集成电路，该方法包括：响应于接收到数据处理请求，确定数据处理请求所对应待处理数据的地址；将所述地址发送给加速器电路；加速器利用所述加速器电路中的第二总线访问数据存储区域，以从数据存储区域中获取待处理数据，所述第二总线与所述数据存储区域桥接；所述加速器电路利用所述加速器电路中的第二总线将所述加速器计算的结果传输到所述数据存储区域。
本公开实施例提供的片上集成电路、数据处理装置和方法，通过在片上集成电路中设置处理器电路和加速器电路；所述处理器电路包括处理器与数据存储区域，所述处理器通过设置在处理器电路内的第一总线与数据存储区域连接；所述加速器电路包括加速器和第二总线，其中，所述加速器与所述第二总线连接，所述第二总线与所述数据存储区域对应的第一总线桥接以使加速器与所述数据存储区域进行数据交互，由于为加速器设置了自己的总线，加速器自己的总线通过桥接的方式与数据存储区域进行通信，一方面加速器不再受处理器核内总线的限制，另一方面，加速器在访问处理器总线上的资源时，不会过多地对处理器造成影响，可以起到减少处理器总线上的拥堵现象，可以改善应用的服务质量(QoS)。
附图说明
结合附图并参考以下具体实施方式，本公开各实施例的上述和其他特征、优点及方面将变得更加明显。贯穿附图中，相同或相似的附图标记表示相同或相似的元素。应当理解附图是示意性的，原件和元素不一定按照比例绘制。
图1是根据本公开提供的片上集成电路的一些实施例的结构示意图；
图2是根据本公开提供的片上集成电路的另一些实施例的结构示意图；
图3是根据本公开提供的数据处理装置的一些实施例的结构示意图；
图4是根据本公开提供的数据处理方法的流程示意图。
具体实施方式
下面将参照附图更详细地描述本公开的实施例。虽然附图中显示了本公开的某些实施例，然而应当理解的是，本公开可以通过各种形式来实现，而且不应该被解释为限于这里阐述的实施例，相反提供这些实施例是为了更加透彻和完整地理解本公开。应当理解的是，本公开的附图及实施例仅用于示例性作用，并非用于限制本公开的保护范围。
应当理解，本公开的方法实施方式中记载的各个步骤可以按照不同的顺序执行，和/或并行执行。此外，方法实施方式可以包括附加的步骤和/或省略执行示出的步骤。本公开的范围在此方面不受限制。
本文使用的术语“包括”及其变形是开放性包括，即“包括但不限于”。术语“基于”是“至少部分地基于”。术语“一个实施例”表示“至少一个实施例”；术语“另一实施例”表示“至少一个另外的实施例”；术语“一些实施例”表示“至少一些实施例”。其他术语的相关定义将在下文描述中给出。
需要注意，本公开中提及的“第一”、“第二”等概念仅用于对不同的装置、模块或单元进行区分，并非用于限定这些装置、模块或单元所执行的功能的顺序或者相互依存关系。
需要注意，本公开中提及的“一个”、“多个”的修饰是示意性而非限制性的，本领域技术人员应当理解，除非在上下文另有明确指出，否则应该理解为“一个或多个”。
本公开实施方式中的多个装置之间所交互的消息或者信息的名称仅用于说明性的目的，而并不是用于对这些消息或信息的范围进行限制。
请参考图1，其示出了本公开提供的集成电路的一个示意性结构图。如图1所示，该集成电路包括：
位于同一片内的处理器电路11和加速器电路12。处理器电路11包括处理器111与数据存储区域112，所述处理器111通过设置在处理器电路11内的第一总线与数据存储区域112连接；
所述加速器电路12包括加速器121和第二总线122，其中，所述加速器与所述第二总线连接，所述第二总线与所述数据存储区域对应的第一总线桥接以使加速器与所述数据存储区域进行数据交互。
上述桥接是指，在数据存储区域对应的第一总线处设置桥接点。第二总线与该桥接点连接，以实现加速器向数据存储区域112的数据存取。
上述第二总线的拓扑结构可以包括以下之一：环状拓扑结构、网状拓扑结构、星型拓扑结构。
第二总线可包括缓存一致性总线，或非缓存一致性总线。
这里的处理器可以是通用处理器(也即中央处理器，CPU)、图形处理器等。上述通用处理器可以通过第一总线访问数据存储区域。
数据存储区域可以包括缓存(cache)、动态随机存取存储器(Dynamic RandomAccess Memory，DRAM)、静态随机存取存储器(Static Random-Access Memory，SRAM)。
上述数据存储区域可以对应相应的存储区域标识，处理器以及加速器根据上述存储区域标识向数据存储区域中存储数据，或者从上述数据存储区域读取数据。
数据存储区域中可以存储加速器生成的对数据进行处理得到的数据处理结果，或者缓存待处理数据。
加速器由于用来做专用数据处理的，例如对图像数据进行处理，或者对人工智能的中间数据进处理。因此，加速器计算所需的数据量比较大，此外加速器计算结果的数据量也比较大。
为了提高集成电路的数据处理能力，在处理器所在的片中添加专用于数据处理的加速器，加速器可以共用处理器的第一总线。由于加速器与处理器共用第一总线，一方面加速器仍然受第一总线的限制，另一方面由于加速器所占用的片内带宽更大，容易引起数据传输的堵塞，造成服务质量问题。
而在本实施例中，通过为加速器设置自己的总线，加速器自己的总线通过桥接的方式与数据存储区域进行通信，一方面加速器不再受处理器核内总线的限制，另一方面，加速器在访问处理器总线上的资源时，不会过多地对处理器造成影响，可以起到减少处理器总线上的拥堵现象，可以改善应用的服务质量(QoS)。
在本实施例的一些可选的实现方式中，加速器电路中可以设置专有数据存储器。专有数据存储器例如可以包括静态随机存取存储器(Static Random-Access Memory，SRAM)。专有数据存储器中可以存储待处理数据以及中间处理结果。加速器与专有数据存储器之间的数据交互不会对处理器电路的数据通道产生影响。可以进一步减少数据处理器总线上的拥堵现象，可以进一步改善应用的服务质量。
请参考图2，其示出了本公开提供的集成电路的另一些实施例的结构示意图。与图1所示实施例相同，图2所示的集成电路包括处理器电路21和加速器电路22。处理器电路21包括处理器211与数据存储区域，处理器211通过设置在处理器电路21内的第一总线与数据存储区域连接。加速器电路22包括加速器221和第二总线222。第二总线222与所述数据存储区域对应的第一总线桥接以使加速器221与数据存储区域进行数据交互。
与图1所示实施例不同，图2所示实施例中，处理器电路21包括多个数据存储区域以及多个第一桥接点213。数据存储区域如图2所示的数据存储区域0、…、数据存储区域X、数据存储区域Y、数据存储区域Z。加速器电路还包括多个第二桥接点223。
一个所述数据存储区域对应一个第一桥接点213。一个第一桥接点213与一个第二桥接点223一一对应。
一个第二桥接点223与其对应的第一桥节点213之间通过第二总线222连接。
一个数据存储区域可以对应一个存储区域标识。存储区域标识可以包括数字、字符。可选地，上述存储区域标识可以为数据存储区域的由上述数字、字符组成的编号。处理器211或者加速器221可以通过数据存储区域对应的存储区域标识对数据存储区域进行访问。
通过设置与第一桥节点213对应的第二桥接点223，加速器221可以根据待访问的数据存储区域确定与之连接的第二桥接点223。为加速器221访问不同数据存储区域提供了方便。
需要说明的是，数据存储区域可以包括缓存(cache)、动态随机存取存储器(Dynamic Random Access Memory，DRAM)、静态随机存取存储器(Static Random-AccessMemory，SRAM)等数据存储单元。每一个数据存储单元可以包括多个物理存储空间。
通常发送给处理器211的待处理数据，可以包括对应的地址。处理器211可以根据待处理数据的地址利用第一预设哈希函数确定出目标存储区域标识。并根据目标存储区域标识访问上述目标存储区域标识对应的目标数据存储区域。
在本实施例的一些可选的实现方式中，处理器电路21中可以包括多个处理器211。每一个数据存储区域可以被至少一个处理器211访问。
在这些可选的实现方式中，多个处理器211可以通过第一总线实现协同工作。每一个处理器可以将数据缓存在数据存储区域中。
在这些可选的实现方式中，第一总线可以形成第一片上网络(NoC)。第一片上网络中可以包括多个数据通道。多个数据存储区域通过第一片上网络提供的数据通道连接。
在一些可选的实现方式中，第一桥接点213对应第一标识，第二桥接点223对应第二标识。第一桥接点213对应的第一标识和第二桥接点223的对应的第二标识，可以通过预设映射关系映射到与第一桥接点213对应的数据存储区域的存储区域标识。第一标识包括数字、字符。第一标识用于区分不同的第一桥接点。第二标识用于区别不同的第二桥接点。
在这些可选的实现方式中，加速器电路22还包括定位单元224。定位单元224用于根据待处理数据的地址确定所述目标存储区域标识，并根据目标存储区域标识确定出目标第一桥节点213和目标第二桥接点223。进一步地，加速器221根据所述目标第二桥节点、目标第一桥接点以及二者之间的第二总线222，与所述目标存储区域标识对应的目标存储区域进行数据交互。
在一些应用场景中，上述定位单元224中可以设置第二预设哈希函数。定位单元224可以根据待处理数据的地址使用第二预设哈希函数来计算上述目标存储区域标识。
作为一种可选的实现方式中，通过目标第一桥接点和目标第二桥节点访问目标数据存储区域的目标路径长度小于通过其他第一桥接点和其他第二桥接点访问所述目标存储区域的路径长度。
上述路径长度可以包括第一桥接点213、第二桥接点223、处理器电路内部的数据通道。
作为示意性说明，对于目标数据存储区域Y，到达该目标数据存储区域的路径有：(1)第一桥接点a-第二桥接点a’；(2)第一桥接点b-第二桥接点b’-处理器电路内部数据通道d。上述(1)的路径要小于(2)的路径。
可以将上述(1)第一桥接点a-第二桥接点a’的路径作为目标路径。第一桥接点a为目标第一桥接点，第二桥接点a’为目标第二桥接点。
在这些应用场景中，加速器221使用长度最小的路径来访问目标数据存储区域，以进行数据存取，可以减少数据传输所使用的节点，一方面可以提高加速器与目标数据存储区域之间的数据交互的速度，另一方面也可以避免由于使用处理器电路中的数据通道引起的通道堵塞。
在另外一些应用场景中，所述加速器221通过所述目标第一桥接点和所述目标第二桥接点访问所述目标数据存储区域所用的时长，小于通过其他第一桥接点和其他第二桥接点访问所述目标数据存储区域的时长。
在不发生数据拥堵的情况下，通常加速器221与目标数据存储区域之间的路径最短的第一桥接点和第二桥接点，与加速器访问目标数据存储区域所用时长最短的第一桥接点和第二桥接点分别相同。
在这些应用场景中，用于在加速器221和目标数据存储区域之间进行数据交互的原第一桥接点和第二桥接点之间的路径发生拥堵时，定位单元可以重新确定目标第一桥接点和目标第二桥接点，使得目标第一桥接点和目标第二桥接点之间的路径绕过数据传输拥堵的路径。从而使得加速器和目标数据存储区域之间的数据交互可以顺利进行。
在一些可选的实现方式中，加速器电路221包括第二片上网络。第二片网络包括多个第二数据通道。每一个第二桥接点连接一数据通道。
在这些可选的实现方式中，在需要与一数据存储区域之间进行信息交互时，加速器与用于访问数据储区域的一第二桥接点所对应的数据通道通过选通器连接。
通过片上网络的数据通道，加速器221可以方便地在多个第二桥接点223之间进行选择，以通过不同的第二桥接点与不同的数据存储区域进行数据交互。
进一步地，加速器电路22中的加速器221的数量包括多个。多个加速器分别通过所述片上网络的数据通道与各第二桥接点连接。
这里的多个加速器221可以是实现同种数据处理的加速器，也可以是实现不同种数据处理的加速器。
与图1所示实施例相比，本实施例提供的片上集成电路，处理器电路中设置多个数据存储区域、多个第一桥接点；加速器电路中设置多个第二桥接点，加速器在访问一数存储区域时，确定较优的传输路径，使用较优数据传输路径与数据存储区域之间信息交互，该实施例可以应用于多数据存储区域和/或多处理器的场景。此外，加速器通过多个第一桥接点接入处理器电路，可以避免通过一个单一接入点接入处理器电路造成的通道拥塞，对处理器电路资源占用较大引起的服务质量问题。
请继续参考图3，其示出了根据本公开的数据处理装置的一些实施例的结构示意图。如图3所示，数据处理装置30包括片上集成电路31。片上集成电路31包括，包括处理器电路和加速器电路；所述处理器电路包括处理器与数据存储区域，所述处理器通过设置在处理器电路内的第一总线与数据存储区域连接；所述加速器电路包括加速器和第二总线，其中，所述加速器与所述第二总线连接，所述第二总线与所述数据存储区域对应的第一总线桥接以使加速器与所述数据存储区域进行数据交互。
请参考图4，其示出了根据本公开的数据处理方法的流程示意图，应用于图1所示的片上集成电路。如图4所示，该数据处理方法包括：
步骤401，响应于接收到数据处理请求，确定数据处理请求所对应待处理数据的地址；将所述地址发送给加速器电路。
片上集成电路包括处理器电路和加速器电路；所述处理器电路包括处理器与数据存储区域，所述处理器通过设置在处理器电路内的第一总线与数据存储区域连接；所述加速器电路包括加速器和第二总线，其中，所述加速器与所述第二总线连接，所述第二总线与所述数据存储区域对应的第一总线桥接以使加速器与所述数据存储区域进行数据交互。
步骤402，加速器利用加速器电路中的第二总线访问数据存储区域，以从数据存储区域中获取待处理数据，所述第二总线与所述数据存储区域桥接。
步骤403，加速器电路利用加速器电路中的第二总线将加速器计算的结果传输到所述数据存储区域。
在一些可选的实现方式中，处理器电路中可以包括多个数据存储区域。一个数据储区域对应一个第一桥接点；加速器电路还包括多个第二桥接点，一个第一桥接点与一个第二桥接点一一对应；一个第二桥接点与其对应的第一桥节点之间通过第二总线连接。
一个数据存储区域还可以被至少一个处理器访问。
一个数据存储区域对应一个存储区域标识。
在这些应用场景中，第一桥接点对应第一标识、第二桥接点对应第二标识。第一桥接点的第一标识与第一桥接点连接的第二桥接点的第二标识可以映射到与该第一桥接点对应的数据存储区域的存储区别标识。
加速器电路中可以包括定位单元，定位单元根据待处理数据的地址确定待处理数据对应目标存储区域标识。实践中，定位单元可以存储预设哈希函数。定位单元利用预设哈希函数根据待处理数据的地址确定出目标存储区域标识。然后再根据目标存储区域标识确定出目标第一标识、目标第二标识。从而确定出目标数据存储区域，目标第一桥节点、目标第二桥接点。加速器可以利用目标第一桥接点、目标第二桥接点、目标第一桥接点和目标第二桥接点之间的第二总线与目标数据存储区域之间进行数据交互。以从目标数据存储区域获取待处理数据，或者将对待处理数据进行处理后的数据处理结果发送给目标数据存储区域进行存储。
以上描述仅为本公开的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本公开中所涉及的公开范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离上述公开构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本公开中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。
此外，虽然采用特定次序描绘了各操作，但是这不应当理解为要求这些操作以所示出的特定次序或以顺序次序执行来执行。在一定环境下，多任务和并行处理可能是有利的。同样地，虽然在上面论述中包含了若干具体实现细节，但是这些不应当被解释为对本公开的范围的限制。在单独的实施例的上下文中描述的某些特征还可以组合地实现在单个实施例中。相反地，在单个实施例的上下文中描述的各种特征也可以单独地或以任何合适的子组合的方式实现在多个实施例中。
尽管已经采用特定于结构特征和/或方法逻辑动作的语言描述了本主题，但是应当理解所附权利要求书中所限定的主题未必局限于上面描述的特定特征或动作。相反，上面所描述的特定特征和动作仅仅是实现权利要求书的示例形式。

Claims (13)

1.一种片上集成电路，包括：处理器电路和加速器电路；
所述处理器电路包括处理器与数据存储区域，所述处理器通过设置在处理器电路内的第一总线与数据存储区域连接；
所述加速器电路包括加速器和第二总线，其中，所述加速器与所述第二总线连接，所述第二总线与所述数据存储区域对应的第一总线桥接以使加速器与所述数据存储区域进行数据交互。
2.根据权利要求1所述的集成电路，其特征在于，所述处理器电路包括多个数据存储区域以及多个第一桥接点，一个所述数据存储区域对应一个所述第一桥接点；所述加速器电路还包括多个第二桥接点，一个第一桥接点与一个第二桥接点一一对应；
一个第二桥接点与其对应的第一桥节点之间通过第二总线连接。
3.根据权利要求2所述的集成电路，其特征在于，所述处理器电路还包括多个处理器；所述多个数据存储区域通过第一片上网络提供的数据通道连接，所述第一片上网络由第一总线构成。
4.根据权利要求1所述的集成电路，其特征在于，一个所述数据存储区域对应一个存储区域标识，以及
所述处理器通过第一预设哈希函数确定出目标存储区域标识，通过片上网络提供的数据通道和与所述目标存储区域标识匹配的目标数据存储区域进行数据交互。
5.根据权利要求4所述的集成电路，其特征在于，所述加速器电路还包括定位单元；
所述定位单元用于根据待处理数据的地址确定所述目标存储区域标识，并根据目标存储区域标识确定出目标第一桥节点和目标第二桥接点；
所述加速器通过所述目标第二桥节点、目标第一桥接点以及二者之间的第二总线，与所述目标存储区域标识对应的目标存储区域进行数据交互。
6.根据权利要求5所述的集成电路，其特征在于，所述加速器通过所述目标第一桥接点和所述目标第二桥接点访问所述目标数据存储区域的目标路径长度小于通过其他第一桥接点和其他第二桥接点访问所述目标数据存储区域的路径长度。
7.根据权利要求5所述的集成电路，其特征在于，所述加速器通过所述目标第一桥接点和所述目标第二桥接点访问所述目标数据存储区域所用的时长，小于通过其他第一桥接点和其他第二桥接点访问所述目标数据存储区域的时长。
8.根据权利要求5所述的集成电路，其特征在于，所述加速器电路包括第二片上网络；
所述第二片上网络包括多个第二数据通道，每一个第二桥接点连接一数据通道；数据通道与加速器通过选通器连接。
9.根据权利要求8所述的集成电路，其特征在于，所述加速器的数量包括多个，多个加速器分别通过所述片上网络的数据通道与各第二桥接点连接。
10.根据权利要求1所述的集成电路，所述第二总线的拓扑结构包括以下之一：环形拓扑结构、网状拓扑结构、星型拓扑结构。
11.根据权利要求1所述的集成电路，其特征在于，所述第二总线包括：缓存一致性总线或非缓存一致性总线。
12.一种数据处理装置，包括如权利要求1-11之一所述的片上集成电路，所述片上集成电路包括：处理器电路和加速器电路；
所述处理器电路包括处理器与数据存储区域，所述处理器通过设置在处理器电路内的第一总线与数据存储区域连接；
所述加速器电路包括加速器和第二总线，其中，所述加速器与所述第二总线连接，所述第二总线与所述数据存储区域对应的第一总线桥接以使加速器与所述数据存储区域进行数据交互。
13.一种数据处理方法，应用于如权利要求1-11之一所述的片上集成电路，包括：
响应于接收到数据处理请求，确定数据处理请求所对应待处理数据的地址；将所述地址发送给加速器电路；
加速器利用所述加速器电路中的第二总线访问数据存储区域，以从数据存储区域中获取待处理数据，所述第二总线与所述数据存储区域桥接；
所述加速器电路利用所述加速器电路中的第二总线将所述加速器计算的结果传输到所述数据存储区域。
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