CN115298811A - 用于保护低电压表面区免受高电压表面区影响的半导体结构和方法 - Google Patents

Abstract

本发明公开了一种用于保护半导体表面处的高电压区免受所述半导体表面处的低电压区影响的结构和方法。所述结构包括在所述高电压区和所述低电压区之间的至少两个沟槽以将所述高电压区与所述低电压区隔离。所述沟槽隔开以便在其间限定子区。为了防止跨所述沟槽的击穿，中间电压，即具有介于所述高低电压区和所述低电压区的电压之间的值，被施加到所述子区以便减小跨所述沟槽的电压降。优选地，这是通过提供集成分压器电路来实现，所述集成分压器电路连接在所述高低电压区和所述低电压区之间并具有连接到所述子区的输出，通过所述输出，所述中间电压被施加到所述子区。

Description

用于保护低电压表面区免受高电压表面区影响的半导体结构 和方法

技术领域

本发明涉及一种半导体装置，其包括保护结构，用于保护半导体表面处的高电压区免受半导体表面处的低电压区影响；

背景技术

图1示出了提供包含竖直双极晶体管装置的集成电路的现有技术半导体层结构。

晶体管装置形成于由p型半导体100构成的芯片上，其中通过掺杂而形成n型区101以提供晶体管的基极区。p型区102形成于n型区中以提供晶体管的集电极。集电极端子设置于芯片的基部上。

芯片边缘处的变形促使集电极端子处的电压沿芯片的侧边向上行进。在发射极和集电极之间的电压较大的情况下，例如为600V，可跨表面S发生击穿。

为了防止此情况，常见的是实施保护环结构，保护环结构由n型区101和芯片边缘之间的N型区的嵌入环104构成。对环104之间的间隔进行选择以提供必要大小耗尽区以防止跨形成于n型环104和p型区102之间的二极管结的击穿。

图2示出了用于形成竖直双极结晶体管和低电压集成电路IC的现有技术半导体结构。通过利用外延将第一类型的半导体层201沉积于第二类型的衬底200(在此实例中为p型层)的顶部上而在n型晶片上形成层结构。

p型层201的第一部分提供竖直双极结晶体管的基极区。p型层201的另一部分提供其中形成有集成电路IC的电子部件的衬底。

使用外延在两个半导体层200、201之间提供界限分明的结，且与通过掺杂衬底来形成p型层201相比是形成结构的快得多的方法。

类似于图1的结构，有可能使芯片底部处施加的高电压向上行进到芯片表面S。

因此，有必要将集电极的高电压与发射极和IC两者隔离。

图1的保护环结构与图2的结构不兼容，这是因为电流将穿过环下方的p型层201泄漏。

替代性隔离方式是穿过p型外延层201形成环形沟槽，沟槽从晶片的表面延伸直到n型晶片200。此方法在高电压区和低电压区之间存在大电压差的情况下并不有效，这是因为可发生跨沟槽的击穿。

发明内容

本发明被设计成提供将包含图2的双层结构的半导体芯片的表面上的高电压区域与低电压区域隔离的更有效方式。

根据本发明的第一方面，提供一种半导体装置，其包括保护结构，保护结构用于保护半导体表面处的高电压区免受半导体表面处的低电压区影响；保护结构包括：第一类型的半导体的第一层，其与第二类型的半导体的第二层接触；第二层提供半导体表面；第一沟槽和第二沟槽，其位于高电压区和低电压区之间以将高电压区与低电压区隔离；第一沟槽和第二沟槽中的每一者从半导体表面延伸穿过第二层(并任选地延伸到第一层中)以在其间限定在高电压区和低电压区之间的第二层的与高电压区和低电压区隔离的子区；并且半导体装置包括用于将中间电压施加到第二层的子区的构件；中间电压具有介于相应的高电压区和低电压区的电压之间的值。

根据本发明的第二方面，提供一种用于保护半导体表面处的高电压区免受半导体表面处的低电压区影响的方法；所述方法包括：提供保护结构，保护结构包括：第一类型的半导体的第一层，其与第二类型的半导体的第二层接触；第二层提供半导体表面；第一沟槽和第二沟槽，其位于高电压区和低电压区之间以将高电压区与低电压区隔离；第一沟槽和第二沟槽中的每一者从半导体表面延伸穿过第二层以在其间限定在高电压区和低电压区之间的第二层的与高电压区和低电压区隔离的子区；以及将中间电压施加到第二层的子区；中间电压具有介于相应的高电压区和低电压区的电压之间的值。

以下内容适用于本发明的任一方面。

通过在子区处提供中间电压，高电压区和低电压区之间的电压降跨两个沟槽而分裂，即使得跨每一沟槽的电压降较小并且因此可避免跨任一沟槽的击穿。

与此对比，如关于图2所描述的在不施加中间电压的情况下使用多个沟槽对预防大电压是无效的，这是因为子区采用浮动状态，并且因此在子区和其下方的第一层之间形成的二极管结周围不存在耗尽区。因而，在子区的表面处经历高电压，并且因此跨子区和低电压区之间的沟槽发生击穿。

构想本发明用于其中高电压区和低电压区之间的差处于数百伏的装置中。然而，本发明可用于预防任何电压降。尽管如此，预期到包含本发明的保护结构的额外复杂性意味着其主要在高区和低区之间的电压大于单个沟槽可预防的电压的情况下是有益的。取决于沟槽的宽度，这可为例如约30V和更大。

为了确保第一沟槽和第二沟槽完全延伸穿过第二层，第一沟槽和第二沟槽可延伸到第一层中。

存在可施加中间电压的许多方式。举例来说，装置可包括连接到子区的外部(在芯片外部)电压源。然而，有利地，装置包括电路，更有利地为集成电路(有利地至少部分地形成于第二层中并任选地至少部分地形成于子区中)，电路连接在高电压区和低电压区之间；电路生成中间电压；并且电路包括连接到子区以用于将中间电压施加到子区的输出。

电路可充当具有连接到子区的输出的分压器，电路包括电气部件(例如由半导体材料构成)，遍及电气部件的高电压会下降。电气部件中的一者或多者可位于、更有利地形成于高电压区和/或低电压区中。一个或多个电气部件可位于、更有利地形成于子区中。

电路可包括提供一系列电压降的串联的电气部件链，并且输出连接在链的电气部件之间。以此方式，电压可遍及多个电气部件下降，从而增加可预防的总电压。

电气部件链可在输出的每一侧上包含多个串联电气部件。这允许跨每一沟槽的电压降大于可跨单个电气部件下降的电压降。

电气部件链可物理上定向以在第一沟槽和第二沟槽中的一者或两者旁边延伸(例如链平行于第一沟槽和第二沟槽中的一者或两者延伸)。这减小了保护结构所占据的横向空间，并且在链布置在子区中的情况下，允许沟槽之间的横向间隔减小。

电气部件可包括二极管。在电路包括电气部件链的情况下，电路可包括二极管链。当在操作中时，有利地将至少一些二极管布置为呈反向偏置配置。这允许较大电压遍及每一二极管下降，从而减少链中所需的二极管的数目。

有利的是，反向偏置二极管是“有漏隙的”，即允许小电流穿过，以避免大体上所有电压跨一个二极管下降，而是更均匀地，例如大体上相等地跨所有反向偏置二极管而散布。

在某些实施例中，二极管是齐纳(Zener)二极管，但在替代性布置中，可使用其它类型的二极管，例如肖特基(Schottky)。

半导体装置可包括第三沟槽，第三沟槽位于高电压区和低电压区之间以将高电压区与低电压区隔离；第三沟槽从半导体表面延伸穿过第二层并延伸到第一层中以在其和第一沟槽之间限定在高电压区和低电压区之间的第二层的与高电压区和低电压区隔离的第二子区；以及用于将第二中间电压施加到第二层的子区的构件；第二中间电压具有介于中间电压和高电压区的电压之间的值。

使用第三沟槽和第二中间电压会进一步增大可由结构预防的电压大小，这是因为其针对高电压区和低电压区之间的给定电压允许跨每一沟槽的小电压降。

半导体电路可被布置成生成第二中间电压；半导体电路包括连接到第二子区以用于将第二中间电压施加到第二子区的第二输出。

一个或多个电气部件可位于、更有利地形成于第二子区中。

电气部件链可在输出的每一侧上包含多个串联电气部件。

电路可由一体地形成于第二层中的一个或多个二极管，例如子区、第二子区、高电压区或低电压区中的一者或多者中的一个或多个二极管构成。

电路可由位于半导体表面上并遍及第一沟槽和第二沟槽延伸以在高电压区、低电压区、一个或多个电气部件、子区和第二子区(存在时)之间提供电气连接的第三层构成。

第三层有利地由第二类型的半导体，例如掺杂多晶硅构成。

保护结构可包括布置在半导体表面和第三层之间的绝缘(例如氧化物)层，绝缘层限定在半导体表面和第三层之间提供接触区的窗口。多个窗口可被布置成在子区中的第三层和半导体表面之间提供直接接触以将电路的输出提供到子区。

在一个布置中，半导体装置可包括：在第二类型的层内的第一类型的半导体的区，并且第三层由第二类型的半导体的层，例如掺杂多晶硅的层构成，第三层与第一类型的半导体的区接触以形成二极管结以提供二极管。

在区处于高电压区、低电压区或第二子区(在适用时)的情况下，第三层的部分可遍及第一沟槽延伸以在二极管和子区之间提供电气连接。

以此方式，电路的二极管可一体地形成于第二层中。

然而，第三层的部分，例如跨沟槽的部分，可由金属迹线构成。此外，替代地，金属可用于接触第一类型的区以提供一个或多个肖特基二极管。

结构可包括在第二层的子区内的第一类型的半导体的另一区；并且第三层的部分另外与第一类型的半导体的另一区接触以在子区内形成二极管并跨第一沟槽在两个二极管之间提供电气连接。

第三层可包含第二部分，第二部分与子区内的第一类型的半导体的另一区接触以形成第二二极管结以提供电路的第二二极管，第二部分提供到子区内的另一二极管的连接或遍及第二沟槽延伸以提供连接wi。

沟槽可以嵌入构型布置在低电压区或高电压区周围。

在电路包括一体地形成于子区内的多个串联电气部件的情况下，可在子区内下降的最大电压受到形成于第二层和形成于其中的第一类型的半导体的区之间的寄生二极管的击穿电压限制。这产生对需要大电压降的许多嵌入子区的需要。

借助于解决方案，保护结构可包含跨第一沟槽和第二沟槽之间的子区延伸以将子区划分成分部的第一组横向沟槽，并且其中电路包括连接到每一分部并适应于通过单独输出将不同的中间电压施加到每一分部的单独输出。

此布置允许例如通过在(任选地为每一)分部内提供一个或多个集成电气部件而使电压在每一分部处逐步减小，且因此允许针对给定数目个嵌入沟槽实现较大总电压降。

在存在多于两个嵌入沟槽—使得存在第二或更多个子区—的情况下，这些嵌入沟槽中的每一者可如此细分。举例来说，保护结构可另外包括第二组横向沟槽，第二组横向沟槽跨第一沟槽和第三沟槽之间的第二子区延伸以将第二子区划分成分部，并且其中电路包括连接到第二子区的每一分部并适应于经由单独输出将不同的中间电压施加到第二子区的每一分部的单独输出。

第一组横向沟槽可在第一沟槽周围相对于第二组横向沟槽偏移。这允许改进第二子区的较高电压分部和子区的较低电压分部之间的分离。

附图说明

现在将参考以下附图通过举例的方式描述本发明，在附图中：

图1为并入有保护环结构的现有技术高功率双极二极管装置的半导体层结构的示意图。

图2为用于提供高功率双极二极管和低功率集成电路的变型现有技术半导体层结构的示意图；

图3为包含用于使半导体装置将装置的高电压区与装置的低电压区隔离的保护结构的保护机构的示意图。

图4为与图3的布置相比用于隔离较高电压的变型保护机构和结构层结构的示意图；

图5为示出用于实施图3的电压源的电路的示意图；

图6为示出用于实施图3的电压源的变型电路的示意图。

图7为示出用于实施图4的电压源的电路的示意图；

图8为用于实施图6的电路的半导体层结构的示意图；

图9A和9B为示出链的二极管相对于沟槽的变型空间布置的平面示意图；并且

图10为示出与图8的结构相比可针对给定区域预防较大电压降的改进型保护结构的平面示意图。

具体实施方式

参考图3，示出了由半导体芯片的部分构成的半导体装置，半导体芯片具有n型半导体层1，其上通过外延工艺沉积有限定半导体表面3的多晶硅的p型层2。半导体表面3位于p型层2的与n型半导体层1相反的侧上。

芯片被布置成实施适应于在相对低电压下操作的半导体装置的一个或多个电子部件，以及适应于在相对高电压下操作的半导体装置的一个或多个电子部件。通常，芯片被布置成承载在相对低电压下操作的形成于p型层2中的集成电路(例如逻辑电路)。

在一个实施例中，半导体装置包括竖直高功率双极晶体管以及被布置成控制竖直高功率双极晶体管的操作的低电压集成电路。

在竖直高功率双极晶体管的实例中，由于从芯片的底部泄漏，高电压可能出现在表面3的边缘处。

当半导体装置在操作中时，包含表面3的区3A的p层2的区2A处于相对高电压(或在相对高电压之间波动)，在本文中被称为高电压区HV，且包含表面3的另一区3B的p型层2的另一区2B处于相对低电压(或在相对低电压之间波动)，且在本文中被称为低电压区LV。在本实例中，高电压区处于大约30V，并且低电压区处于大约0V至5V，然而，这绝不应被视为限制性的。

在相对低电压下操作的设置于低电压区中的集成电路需要免于高电压。

半导体装置包括两个沟槽4、5，每一沟槽被布置成将高电压区HV和低电压区LV彼此隔离。每一沟槽4、5从半导体表面3延伸穿过p型层2并延伸到n型衬底1中，以便在其间限定包含表面3的另一部分3C的p型层2的子区6。包含另一部分3C的子区6通过沟槽4、5与高电压区和低电压区两者隔离。

在某些实施例中，沟槽4、5可被布置为嵌入环，嵌入环围封半导体表面3的高电压区HV或低电压区LV以便将其与另一者隔离。在变型布置中，子区可限定于两个隔开的沟槽之间，沟槽各自跨芯片的表面从芯片的一侧延伸到另一侧。

半导体装置进一步包括用于将中间电压施加到子区6的构件7。中间电压具有介于高电压区HV的电压和低电压区LV的电压之间的值。

通过将中间电压施加到子区6，跨第一沟槽4的电压等于高电压区HV处的电压和中间电压之间的差，并且跨第二沟槽5的电压等于低电压区处的电压和中间电压之间的差。因而，跨每一沟槽4、5的电压将小于高电压区和低电压区处的电压之间的差，由此防止跨任一沟槽4、5的击穿。

此外，在子区6处施加中间电压会在形成于n型衬底1和子区6之间的二极管结8周围产生耗尽区，从而确保子区6不采用高电压值。

图4示出了包括第三沟槽9的变型实施例，所述第三沟槽也被布置成将高电压区HV和低电压区LV彼此隔离。第三沟槽9在第一沟槽4旁边延伸且从半导体表面3延伸穿过整个p型层2并延伸到n型衬底1中，以便在其和第一沟槽4之间限定包含半导体表面3的另一部分3D的p型层2的第二子区10。

装置进一步包括用于将第二不同中间电压施加到第二子区10的构件11。

在此布置中，跨第三沟槽9的电压是高电压和第二中间电压的值之间的差，跨第一沟槽4的电压是第二中间电压和中间电压的值之间的差，并且跨第二沟槽5的电压是中间电压和低电压的值之间的差。

在第二子区10处施加第二中间电压会在形成于n型衬底1和第二子区10之间的二极管结8*周围产生耗尽区，从而确保第二子区10不采用高电压值。

更多沟槽意味着对于高电压区和低电压区之间的给定电压，跨每一沟槽4、5、9的电压可变得更小。

应理解，此想法可扩展为通过提供较大数目个沟槽以提供较大数目个子区并基于子区距低电压区的间隔距离而将顺序值的不同中间电压施加到子区来产生预防较高电压的变型。

用于将中间电压和第二中间电压施加到子区6的构件可采取各种形式，且因此在图3和4中被抽象地展示为相应的中间电压源VS1、VS2。举例来说，构件可包括在芯片外部的一个或多个电压源。其可包含设置在芯片外部或芯片上的电压调节器，具有连接到子区和第二子区的相应输出。

在优选实施方案中，用于施加中间电压的构件包括电气连接在高电压区HV和低电压区LV之间的电路。参考图5至10描述此类电路12的实例实施方案。

在每一实例中，电路12由被布置成在电路12正操作时被反向偏置的串联齐纳二极管13的链构成。

参考图5，其实施图3的单个电压源以将中间电压施加到子区6，电路12包括两个串联齐纳二极管13A、13B。二极管中的第一者13A连接到高电压区HV，且二极管中的第二者13B连接到低电压区LV。电路12包括在第一二极管13A和第二二极管13B之间的节点14，电路12通过所述节点连接到子区6。以此方式，二极管13A、13B之间的电路12的电压，即中间电压，被施加到子区6。由于电路12的分压性质，两个二极管13A、13B之间的电压将具有介于高电压区HV和低电压区LV的电压之间的值。

在芯片提供高功率竖直双极结晶体管的实施例中，诸如图2中所展示，低电压区LV可以连接到高功率竖直晶体管的发射极。

图6示出电路12进一步包括链中的第一二极管13A*和第二二极管13B*的变型实施例。第一二极管13A、13A*串联布置在高电压区HV和节点14之间，并且第二二极管13B、13B*串联布置在节点14和低电压区LV之间。在跨每一沟槽4、5具有较大数目个二极管13的情况下，跨每一二极管13的电压降较小。这允许跨沟槽4、5中的每一者的电压降大于单个二极管13的击穿电压。应理解，此概念可扩展为将任何数目个额外二极管13包含到链中。

图7示出用于实施图4的实施例的变型电路。

变型电路12包括布置在第一二极管13A、13A*和电路12到高电压区HV的连接之间的至少一个第三二极管13C(在此实例中展示了两个，即13C、13C*)，以及在第一二极管13A、13A*和第三二极管13C之间的另一节点14A，电路12通过所述另一节点连接到第二子区10。以此方式，第二中间电压被施加到第二子区10。

图5至7示出跨每一沟槽布置有相同数目个二极管的实施例。尽管这是优选实施方法，但其并非必须的。

图8为用于实施图6的电路12的半导体层结构的示意图。

在p型子区6内提供(例如通过常规的掩模和掺杂工艺)单独的n型二极管区15；n型二极管区由子区6分离。

额外n型二极管区15也设置于低电压区2B内的p层2中。

为了易于表示，图8中示出的二极管区15跨沟槽4、5并排布置，但优选的是，它们被布置成沿在沟槽4、5旁边延伸的线(参见图9A和9B)。

经图案化的绝缘体层16，例如由沉积在表面3上的多晶硅构成，限定窗口以提供与每一二极管区15、高电压区HV和低电压区LV以及子区6的接触区。绝缘体层16还被布置成跨沟槽4、5中的每一者延伸且有利地填充沟槽4、5中的每一者。

在绝缘体层16上沉积有p型多晶硅层17。层17经图案化以限定部分17A，所述部分通过绝缘体16的窗口接触二极管区15以形成提供反向偏置二极管13的二极管结18。

经图案化的层17还限定部分17B，所述部分提供电路12的导体，连接在邻近n型二极管区15之间以及在二极管13的链的端部n型区和相应的高电压区和低电压区之间。

图8的层结构的结果是形成串联位于电路12内的反向偏置二极管13的对之间的额外的正向偏置二极管19。这些提供额外的但较小的电压降。

另一结果是形成穿过每一n型二极管区15和子区6之间的结而形成的寄生二极管20。当在操作时，重要的是子区6相比于位于其内的二极管区15中的任一者处于较低电压，以确保子区6和每一n型二极管区15之间的寄生二极管20被反向偏置。这是通过将节点14定位在电路中紧接在位于沟槽5的任一侧上的二极管之间的点处来实现。

应理解，图8的结构可适应于提供图5、7的电路或所描述的其变型。

在用于实施图7的变型的情况下，同样需要使第二子区10相比于位于其内的二极管区15中的任一者处于较低电压。这可通过将节点14A定位在电路中紧接在位于沟槽4的任一侧上的二极管之间的点处来实现。

应理解，本发明在结构的层类型相反的情况下也有用，即层1为p型、层2为n型并且二极管区15为p型。在此情况下，需要使n型子区6、10相比于二极管区15处于较高电压以实现相同效应。这可通过将节点14、14A相对于相应子区内的二极管13重新定位到电路的高电压侧来实现。

在图8的变型中，导体部分17B可由金属迹线提供。此外，部分17A可代替地由此构成以形成肖特基二极管。

图9A和9B为示出允许更紧凑的保护结构的图7的电路12的二极管13的变型空间布置的平面示意图。

每一子区6、10内的二极管13被布置成在沟槽4、5、6旁边延伸的线，在此实施例中，所述沟槽以嵌入构型布置在低电压区LV周围。

以另一方式表达，位于相同沟槽之间的链的二极管13沿着所述沟槽隔开。这允许沟槽4、5、9之间的间隔最小化，从而减小保护结构所占据的总空间。

返回参考图8，寄生二极管20的击穿电压提供对可在第一子区6或第二子区10内实现的总电压降的限制；寄生二极管20的击穿电压很可能小于沟槽4、5、9的击穿电压。在HV区和LV区的电压比寄生二极管20的击穿电压大得多的情况下，需要大量嵌入沟槽，从而产生物理上较大的保护环结构。参考图10描述此问题的解决方案。

图10为针对给定数目个嵌入沟槽与图9的布置相比能够预防较大电压差的变型保护结构的平面视图。

保护结构另外包括在邻近嵌入沟槽之间延伸的横向沟槽21、22。第一组横向沟槽21在第一沟槽4和第二沟槽5之间的子区6周围隔开并跨所述子区延伸，从而将所述子区划分成各自与高电压区和低电压区隔离并彼此隔离的单独分部6A至6H。

第二组横向沟槽22在第一沟槽4和第三沟槽9之间的第二子区10周围隔开并跨所述第二子区延伸，以将第二子区10细分成单独分部10A至10G。

横向沟槽21、22中的每一者从半导体表面3延伸穿过p型层2并延伸到n型衬底1中。因而，每一子分部包括半导体表面3的部分。

如前所述，电路12(其在图10中被高度示意性地示出为虚线)连接在高电压区HV和低电压区LV之间。电路12包括与形成于每一子区6、10的每一分部6A至6H、10A至10G中的至少一个二极管串联连接的多个二极管13，以及连接到每一子区6、10的每一分部6A至6H、10A至10G的单独节点，使得不同的中间电压被施加到每一分部6A至6H、10A至10G。

从高电压区HV开始，电路12越过第三沟槽9进入第二子区10的第一分部10A，其中在越过横向沟槽22中的每一者之前施加第一中间电压以将依序较小的中间电压施加到其余分部10B至10G。电路从第二子区10的最终分部10G越过第一沟槽4进入子区6的第一分部6A，其中将小于施加到最终分部10G的中间电压的中间电压施加到第一分部6A。电路12越过横向沟槽21中的每一者以在从子区6的最终分部6H越过以进入低电压区LV之前将依序较小的中间电压施加到子区6的其余分部6B至6H。

图10示出以20V的间隔从300V下降到20V的中间电压值的实例序列。用图8的结构实现了此情况。将理解，HV值和LV值将取决于应用而波动。可取决于寄生二极管20的击穿电压而选择间隔的大小。

第一组横向沟槽21在第一沟槽4的长度周围相对于第二组横向沟槽22偏移，使得第一组沟槽21与第二组沟槽22不存在直接相交。

参考分别分离子区6A和6H与10A和10G的沟槽21A和22A以及分别分离子区6C和6D与10B和10C的沟槽21B和22B来描述此偏移的实例。

偏移确保了相应分组的每一者中的高电压子分部，即子分部10A和10B，不与分组6H、6D的最低电压子分部相接。因而，这允许这些子分部之间的电压差大于第一沟槽4的击穿电压。

前述实施例的变型是可能的。举例来说，尽管二极管(有利地为齐纳二极管)链是优选的，但电路12可采用其它形式。举例来说，电路可包括电压下降所遍及的其它电气部件(例如电阻器)链。替代地，电路12可包括形成于提供电压调节器的功能的一个或多个子区中的一个或多个集成电路。

尽管优选的是p型层2为多晶硅层并且另外其是经由外延沉积工艺而形成，但层2可替代地通过掺杂n型层1而形成。

在某些实施方案中，可通过另一沟槽与所述另一沟槽的一侧上的低电压电路以及所述另一沟槽的另一侧上的低电压区LV处的电路12的输出连接来细分低电压区。这提供了低电压电路与高电压的额外隔离。

Claims (19)

1.一种半导体装置，其包括保护结构，所述保护结构用于保护半导体表面处的高电压区免受所述半导体表面处的低电压区影响；

所述保护结构包括：

第一类型的半导体的第一层，其与第二类型的半导体的第二层接触；所述第二层提供所述半导体表面；

第一沟槽和第二沟槽，其位于所述高电压区和所述低电压区之间以将所述高电压区与所述低电压区隔离；所述第一沟槽和所述第二沟槽中的每一者从所述半导体表面延伸并大体上完全穿过所述第二层以在其间限定在所述高电压区和所述低电压区之间的所述第二层的与所述高电压区和所述低电压区隔离的子区；并且

所述半导体装置包括用于将中间电压施加到所述第二层的所述子区的构件；所述中间电压具有介于相应的高电压区和低电压区的电压之间的值。

2.根据权利要求1所述的半导体装置，其包括连接在所述高电压区和所述低电压区之间的电路；所述电路被布置成生成所述中间电压；所述电路包括连接到所述子区以用于将所述中间电压施加到所述子区的输出。

3.根据权利要求2所述的半导体装置，其中所述电路为集成电路。

4.根据权利要求2或3所述的半导体装置，其中所述电路包括位于所述子区中的电气部件。

5.根据权利要求2至4中任一项所述的半导体装置，其中所述电路包括串联的电气部件链，以提供一系列电压降；并且所述输出连接在所述链的电气部件之间。

6.根据权利要求5所述的半导体装置，其中系统内的所述电气部件链被定向成在所述第一沟槽和所述第二沟槽中的一者或两者旁边延伸。

7.根据权利要求4、5或6所述的半导体装置，其中所述电气部件包括二极管。

8.根据权利要求7所述的半导体装置，其中所述二极管在反向偏置条件下操作。

9.根据权利要求8所述的半导体装置，其中所述二极管为齐纳二极管。

10.根据权利要求7、8或9中任一项所述的半导体装置，其包括：

所述第一类型的半导体的区，其在所述第二类型的所述层内；以及

第三层，其位于所述半导体表面上；所述结构被布置成使得所述第三层的部分与所述第一类型的半导体的所述区接触以形成二极管结以提供第一二极管，并且所述第三层的所述部分遍及所述第一沟槽延伸以在所述二极管和所述子区之间提供电气连接。

11.根据权利要求10所述的半导体装置，其中所述结构包括在所述第二层的所述子区内的所述第一类型的半导体的另一区；并且所述第三层的所述部分另外与所述第一类型的半导体的所述另一区接触以在所述子区内限定第二二极管以及在所述第一二极管和所述第二二极管之间提供电气连接。

12.根据权利要求10或11所述的半导体装置，其中所述结构包括布置在所述半导体表面和所述第三层之间的氧化物层，所述氧化物层限定在所述半导体表面和所述第三层之间限定接触区的窗口。

13.根据前述权利要求中任一项所述的半导体装置，其中所述沟槽以嵌入构型布置在所述低电压区或所述高电压区周围。

14.根据前述权利要求中任一项所述的半导体装置，其包括第三沟槽，所述第三沟槽位于所述高电压区和所述低电压区之间以将所述高电压区与所述低电压区隔离；所述第三沟槽从所述半导体表面延伸穿过所述第二层并延伸到所述第一层中以在其和所述第一沟槽之间限定在所述高电压区和所述低电压区之间的所述第二层的与所述高电压区和所述低电压区隔离的第二子区；以及

用于将第二中间电压施加到所述第二层的所述子区的构件；所述第二中间电压具有介于所述中间电压和所述高电压区的电压之间的值。

15.根据权利要求2和14所述的半导体装置，其中所述电路生成所述第二中间电压；所述半导体电路包括连接到第二子区以用于将所述第二中间电压施加到所述第二子区的第二输出。

16.根据权利要求1至15中任一项所述的半导体装置，其中所述保护结构包括第一组横向沟槽，所述第一组横向沟槽跨所述第一沟槽和所述第二沟槽之间的所述子区延伸以将所述子区划分成子分部，且其中所述电路包括连接到每一子分部以便将不同的中间电压施加到每一子分部的单独的输出。

17.根据权利要求16所述的半导体装置，其中所述保护结构包括第二组横向沟槽，所述第二组横向沟槽跨所述第一沟槽和所述第三沟槽之间的所述第二子区延伸以将所述第二子区划分成子分部；并且

其中所述电路还包括连接到所述第二子区的每一子分部以便将不同的中间电压施加到所述第二子区的每一子分部的单独的输出。

18.根据权利要求17所述的半导体装置，其中所述第一组横向沟槽在所述第一沟槽周围相对于所述第二组横向沟槽偏移。

19.一种用于保护半导体表面处的高电压区免受所述半导体表面处的低电压区影响的方法；所述方法包括：

提供保护结构，所述保护结构包括：

第一类型的半导体的第一层，其与第二类型的半导体的第二层接触；所述第二层提供所述半导体表面；

第一沟槽和第二沟槽，其位于所述高电压区和所述低电压区之间以将所述高电压区与所述低电压区隔离；所述第一沟槽和所述第二沟槽中的每一者从所述半导体表面完全延伸穿过所述第二层以在其间限定在所述高电压区和所述低电压区之间的所述第二层的与所述高电压区和所述低电压区隔离的子区；以及

将中间电压施加到所述第二层的所述子区；所述中间电压具有介于相应的高电压区和低电压区的电压之间的值。

Images