CN115280696A - 在接收器中验证数据完整性 - Google Patents

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CN115280696A CN202180023737.3A CN202180023737A CN115280696A CN 115280696 A CN115280696 A CN 115280696A CN 202180023737 A CN202180023737 A CN 202180023737A CN 115280696 A CN115280696 A CN 115280696A
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Abstract

公开了一种用于在无线通信网络中的接收器中验证数据完整性的方法。该方法包括：接收（101）数据消息，其中，数据消息包括数据元素组和校验和；基于部分校验子向量计算（102）完整校验子向量，其中，通过将奇偶校验矩阵的部分与接收的数据消息的对应部分相乘来并行计算部分校验子向量；确定（103）完整校验子向量的所有向量元素都是零；以及验证（104）接收的数据消息在完整校验子向量的所有向量元素都是零时是正确的（104a），否则是不正确的（104b）。还公开了对应的计算机程序产品、设备和接收器。

Description

在接收器中验证数据完整性
技术领域
本公开一般涉及数据完整性的领域。它更特别涉及在无线通信网络中的接收器中验证数据完整性。
背景技术
为了在接收器中验证数据完整性，常使用循环冗余校验CRC来检测通过无线通信网络中潜在不可靠的信道（诸如无线电信道）传送的消息中的错误。
CRC常在专用硬件中实现，但是也可在处理器上的软件中实现。
硬件和/或软件实现的CRC的缺陷是处理量随着消息长度而增加，并且就处理时间和招致的开销而言致使处理低效。
因此，需要用于在接收器中验证数据完整性的备选办法。
发明内容
应该强调，术语“包括/包含”当在本说明书中使用时，用来指定所陈述特征、整数、步骤或组件的存在，但是并不排除一个或多个其它特征、整数、步骤、组件或其组的存在或添加。如本文中所使用，除非上下文另外清楚地指示，否则单数形式“一”、“某一”和“该”意在也包含复数形式。
一般而言，当在本文中提及布置时，要将布置理解为物理产品；例如，设备。物理产品可包括一个或多个部分，诸如采取一个或多个控制器、一个或多个处理器等等的形式的控制电路。
一些实施例的目的是解决或减轻、缓和、或者消除上述或其它缺陷中的至少一些缺陷。
根据第一方面，这通过用于在无线通信网络中的接收器中验证数据完整性的方法来实现。
该方法包括：接收数据消息，其中，数据消息包括数据元素组和校验和；以及基于部分校验子向量计算完整校验子向量，其中，通过将奇偶校验矩阵的部分与接收的数据消息的对应部分相乘来并行计算部分校验子向量。
该方法进一步包括：确定完整校验子向量的所有向量元素都是零；以及验证接收的数据消息当完整校验子向量的所有向量元素都是零时是正确的，否则是不正确的。
在一些实施例中，该方法进一步包括：将奇偶校验矩阵划分成列组，并且将每个列组与数据消息的对应部分相关联；通过将每个列组与其数据消息的对应部分相乘来并行计算部分校验子向量；以及将计算的部分校验子向量求和得到完整校验子向量。
在一些实施例中，该方法进一步包括：将奇偶校验矩阵划分成非重叠矩阵元素组，并且将每个非重叠矩阵元素组与数据消息的对应部分相关联；通过将每个非重叠矩阵元素组与其数据消息的对应部分相乘来并行计算部分校验子向量；以及将计算的部分校验子向量求和得到完整校验子向量。
在一些实施例中，该方法进一步包括：将奇偶校验矩阵划分成来自列组的非重叠矩阵元素组，并且将每个非重叠矩阵元素组与数据消息的对应部分相关联；通过将来自列组的每个非重叠矩阵元素组与其数据消息的对应部分相乘来并行计算部分校验子向量；以及将计算的部分校验子向量求和得到完整校验子向量。
在一些实施例中，奇偶校验矩阵与校验和多项式相关联，从校验和多项式计算奇偶校验矩阵。
在一些实施例中，校验和是基于数据元素组并且被附加到数据消息中的数据元素组以形成码字。
在一些实施例中，接收的数据消息已经被传送器计算并传送到接收器。
在一些实施例中，校验和是以下的一项或多项：循环冗余校验CRC和块码校验和。
在一些实施例中，包括全零向量元素的完整校验子向量指示匹配的校验和和/或无错误的数据元素组。
在一些实施例中，奇偶校验矩阵被预先计算并且被存储在接收器的存储器中和/或接收器可访问的远程存储器中。
在一些实施例中，奇偶校验矩阵是二元矩阵。
在一些实施例中，奇偶校验矩阵包括行，这些行是彼此的移位版本。
在一些实施例中，给定数据消息的部分，通过首先从存储器中读取奇偶校验矩阵的预先计算的部分并且初始化部分校验子向量来计算对应的部分校验子。
在一些实施例中，逐一访问数据消息的部分的位，并且当遇到一时，将奇偶校验矩阵的位的第一集合添加到部分校验子向量。
在一些实施例中，逐一访问数据消息的部分的位，并且当遇到零时，将部分校验子向量保持不变。
在一些实施例中，其中，奇偶校验矩阵中的每个被访问的列是前一列的移位版本，其中，当已访问数据消息的部分和奇偶校验矩阵的部分的每个位时，仅移入一个新的位。
在一些实施例中，将一个或多个用于执行的软件线程和/或处理元件指配给奇偶校验矩阵的一个或多个部分与数据消息的对应部分，以并行计算部分校验子向量。
第二方面是包括非暂时性计算机可读介质的计算机程序产品，非暂时性计算机可读介质上具有包括程序指令的计算机程序。计算机程序可加载到数据处理单元中并且被配置为：当计算机程序由数据处理单元运行时，导致根据第一方面的方法的执行。
第三方面是用于在无线通信网络中的接收器中验证数据完整性的设备。
该设备包括控制器，控制器被配置为导致：接收数据消息，其中，数据消息包括数据元素组和校验和；以及基于部分校验子向量计算完整校验子向量，其中，通过将奇偶校验矩阵的部分与接收的数据消息的对应部分相乘来并行计算部分校验子向量。
控制器被进一步配置为导致：确定完整校验子向量的所有向量元素都是零；以及验证接收的数据消息当完整校验子向量的所有向量元素都是零时是正确的，否则是不正确的。
在一些实施例中，控制器被进一步配置为导致：将奇偶校验矩阵划分成列组，并且将每个列组与数据消息的对应部分相关联；通过将每个列组与其数据消息的对应部分相乘来并行计算部分校验子向量；以及将计算的部分校验子向量求和得到完整校验子向量。
在一些实施例中，控制器被进一步配置为导致：将奇偶校验矩阵划分成非重叠矩阵元素组，并且将每个非重叠矩阵元素组与数据消息的对应部分相关联；通过将每个非重叠矩阵元素组与其数据消息的对应部分相乘来并行计算部分校验子向量；以及将计算的部分校验子向量求和得到完整校验子向量。
在一些实施例中，控制器被进一步配置为导致：将奇偶校验矩阵划分成来自列组的非重叠矩阵元素组，并且将每个非重叠矩阵元素组与数据消息的对应部分相关联；通过将来自列组的每个非重叠矩阵元素组与其数据消息的对应部分相乘来并行计算部分校验子向量；以及将计算的部分校验子向量求和得到完整校验子向量。
在一些实施例中，奇偶校验矩阵与校验和多项式相关联，从校验和多项式计算奇偶校验矩阵。
在一些实施例中，校验和是基于数据元素组并且被附加到数据消息中的数据元素组以形成码字。
在一些实施例中，接收的数据消息已经被传送器计算并传送到接收器。
在一些实施例中，校验和是以下的一项或多项：循环冗余校验CRC和块码校验和。
在一些实施例中，包括全零向量元素的完整校验子向量指示匹配的校验和和/或无错误的数据元素组。
在一些实施例中，奇偶校验矩阵被预先计算并且被存储在接收器的存储器中和/或接收器可访问的远程存储器中。
在一些实施例中，奇偶校验矩阵是二元矩阵。
在一些实施例中，奇偶校验矩阵包括行，这些行是彼此的移位版本。
在一些实施例中，控制器被进一步配置为导致：给定数据消息的部分，通过从存储器中读取奇偶校验矩阵的预先计算的部分并且初始化部分校验子向量来计算对应的部分校验子。
在一些实施例中，控制器被进一步配置为导致：逐一访问数据消息的部分的位，并且当遇到一时，将奇偶校验矩阵的位的第一集合添加到部分校验子向量。
在一些实施例中，控制器被进一步配置为导致：逐一访问数据消息的部分的位，并且当遇到零时，将部分校验子向量保持不变。
在一些实施例中，控制器被进一步配置为导致：当已访问数据消息的部分的每个位时，将奇偶校验矩阵的行移位。
在一些实施例中，将一个或多个用于执行的软件线程和/或处理元件指配给奇偶校验矩阵的一个或多个部分与数据消息的对应部分，以并行计算部分校验子向量。
在一些实施例中，设备在操作上能连接到具有一个或多个并行处理元件的通用硬件，并行处理元件被配置为处理并行化的计算。
在一些实施例中，一个或多个并行处理元件中的每个并行处理元件被配置为：通过将奇偶校验矩阵的部分与数据消息的对应部分相乘来并行计算部分校验子向量中的相应一个或多个部分校验子向量。
在一些实施例中，在接收器中和/或在云环境中包括具有一个或多个并行处理元件的通用硬件。
在一些实施例中，通用硬件包括图形处理单元GPU。
第四方面是无线通信网络中的接收器，所述接收器包括根据第三方面的设备。
在一些实施例中，接收器被配置为接收数据并且验证数据的完整性。
上述方面中的任一个可附加地具有与如上文针对其它方面中的任一个所说明的各种特征中的任何特征相同或对应的特征。
一些实施例的优点是：提供了用于在接收器中验证数据完整性的备选办法。
一些实施例的另一优点是：与根据现有技术办法可能的情况相比，操作的并行化就处理时间和招致的开销而言提高了处理效率。
一些实施例的又一优点是：操作的并行化使硬件中的处理元件能够独立地且以彼此不同的时序来处理操作。
一些实施例的又一优点是：与根据现有技术办法可能的情况相比，操作的并行化就利用硬件中的可用资源而言使得能够更高效实现。
应该注意，即使本文在接收器中验证数据完整性的上下文中描述实施例，一些实施例也可在其它上下文中同样适用和/或有益。
附图说明
进一步的目的、特征和优点将从以下参考附图对实施例的详细描述中呈现。附图不一定按比例绘制，而是重点放在示出示例实施例。
图1是示出根据一些实施例的示例方法步骤的流程图；
图2a是示出根据一些实施例的示例操作的示意框图；
图2b是示出根据一些实施例的示例操作的示意框图；
图2c是示出根据一些实施例的示例操作的示意框图；
图3a是示出根据一些实施例的示例操作的示意框图；
图3b是示出根据一些实施例的奇偶校验矩阵的示例部分的示意图；
图3c是示出根据一些实施例的数据消息的示例部分和奇偶校验矩阵的示例部分的示意图；
图4是示出根据一些实施例的示例设备的示意框图；以及
图5是示出根据一些实施例的示例计算机可读介质的示意图。
具体实施方式
如上文已提及，应该强调，术语“包括/包含”当在本说明书中使用时，用来指定所陈述特征、整数、步骤或组件的存在，但是并不排除一个或多个其它特征、整数、步骤、组件或其组的存在或添加。如本文中所使用，除非上下文另外清楚地指示，否则单数形式“一”、“某一”和“该”意在也包含复数形式。
下面将参考附图更全面地描述和举例说明本公开的实施例。然而，本文中公开的解决方案能够以许多不同的形式来实现，并且不应被解释为仅限于本文中阐述的实施例。
如上文所提及，硬件和/或软件实现的CRC的缺陷是处理量随着消息长度而增加，并且就处理时间和招致的开销而言致使处理低效。
在下文中，将提出实施例，其中描述了用于在接收器中验证数据完整性的备选办法。
如本文中所描述，通用硬件通常包括包含一个或多个并行处理元件的硬件，一个或多个并行处理元件被配置为处理并行化的操作，其中，一个或多个处理元件进一步包括用于处理这些操作的本地数据存储器。
如本文中所描述，操作通常包括矩阵和向量操作，其中，操作可包括矩阵相乘和矩阵积的计算，并且向量操作可包括矩阵积的求和。
如本文中所描述，校验和通常包括循环冗余校验CRC和/或块码校验和。
通常使用某种移位寄存器技术，通常以串行方式来实现CRC。在更新移位寄存器的同时分段地处理数据消息。最后，移位寄存器状态形成要被附加的校验和。按其最基本的形式，数据消息一次被处理一位，但是也可一起处理若干相继位，例如8位或32位。
也可通过将数据消息拆分成多个子序列并且为每个子序列计算临时CRC来使CRC计算并行化。然后，对每个临时CRC应用相对复杂的线性函数，并且通过使用XOR加法将结果相加来得到最终的CRC。
因为处理量随着消息长度而增加，所以处理时间对于长消息就会长。这对于软件实现尤其如此。因此，这使得在通用处理器上实现CRC是成问题的。
因为并行化是基于针对每个子序列的串行计算，所以最后对于所有子序列需要执行的复杂功能增加了额外的计算负担，并且因此难以在包括一个或多个处理元件的现代硬件上高效地计算CRC。
应该注意，即使本文在无线通信网络中的接收器中验证数据完整性的上下文中描述实施例，其中接收器可在操作上能连接到具有被配置为处理并行化的计算的一个或多个并行处理元件的通用硬件，一些实施例也可在其中用校验和来验证所接收消息的数据完整性的其它上下文中同样适用和/或有益。
还应该注意，即使本文在具有被配置为处理并行化的计算的一个或多个并行处理元件的通用硬件的上下文中描述实施例，一些实施例也可在其中一个或多个处理元件中的每个处理元件被配置为串行处理一组计算的其它上下文中同样适用和/或有益。
此外应该注意，即使本文在将计算的部分校验子向量求和得到完整校验子向量的上下文中描述实施例，一些实施例也可在其它上下文（其中，在一个或多个并行处理元件中的一个并行处理元件中所计算的计算的部分校验子向量中的两个或更多个部分校验子向量也在该一个并行处理元件中被求和，并且其中，求和的两个或更多个计算的部分校验子向量形成求和得到完整校验子向量的那些计算的部分校验子向量的子集）中同样适用和/或有益。
图1是示出根据一些实施例的示例方法100的方法步骤的流程图。方法100用于在无线通信网络中的接收器中验证数据完整性。因此，方法100可例如由图4的设备400和/或控制器410来执行；所有这些稍后将在本文中描述。
方法100包括以下步骤。
在步骤101中，接收数据消息，其中，数据消息包括数据元素组和校验和（参考图2a至2c）。
备选地或附加地，数据元素组可包括数据元素的序列。
在一些实施例中，接收的数据消息已经被传送器计算并传送到接收器。
例如，接收该消息的接收器可被包括在移动通信装置中并且在无线通信网络中操作。
在一些实施例中，校验和是基于数据元素组并且被附加到数据消息中的数据元素组以形成码字（参考图2a）。
在一些实施例中，校验和是以下的一项或多项：循环冗余校验CRC和块码校验和。
如上文所提及，校验和（例如CRC）通常用于检测通过潜在不可靠的信道（诸如无线电信道）传送的消息中的错误。例如，5G NR标准在空中接口中使用若干不同的CRC；在3GPPTS 38.212第5.1节中描述了这些内容。
如上文所提及，CRC是一种校验和，其中，校验和的原理是：对传送器来说，基于数据元素组计算序列、即校验和，并且将它附加到包括该数据元素组的数据消息（参考图2a）。
接收器则执行相同的计算，并且校验（即验证）该校验和匹配，在该情况下，数据消息被宣告无错误。如果该校验和不匹配，则非匹配的校验和指示了数据消息包含错误并且通常被丢弃。
接收器能够通过基于接收的数据消息计算CRC来模仿传送器，然后将该CRC与所附加的CRC序列比较。校验CRC的另一种方式是在（包括CRC的）整个数据消息上运行相同的CRC计算算法。在这种情况下，计算的值应该是零。
CRC是一种线性块码，其中，所传送的包括校验和的数据消息被视为码字。另外，CRC通常被应用于二元序列，并且因此成为二元线性块码。CRC也可用在基于较大字符表的数据消息上。
在数学上用长多项式除法来定义CRC。除数多项式是基于数据消息，并且被除数是固定的多项式（CRC多项式）。丢弃商，并且从余数得出作为结果的CRC序列。
在步骤102中，基于部分校验子向量计算完整校验子向量，其中，通过将奇偶校验矩阵的部分与接收的数据消息的对应部分相乘来并行计算部分校验子向量（参考图3a至3c）。
在一些实施例中，奇偶校验矩阵与校验和多项式（例如CRC多项式）相关联，从校验和多项式计算奇偶校验矩阵。
在一些实施例中，奇偶校验矩阵是二元矩阵。
在一些实施例中，奇偶校验矩阵包括行，这些行是彼此的移位版本。
备选地或附加地，这种形式的奇偶校验矩阵（即，行是彼此的移位版本）仅需要将一行存储在存储器中，因此减小了所需要的存储器大小以及读取操作的数量。
在一些实施例中，其中，奇偶校验矩阵中的每个被访问的列是前一列的移位版本，其中，当已访问数据消息的部分和奇偶校验矩阵的部分的每个位时，仅移入一个新的位。
备选地或附加地，可从线性反馈移位寄存器生成奇偶校验矩阵的行，线性反馈移位寄存器的反馈多项式与定义CRC的多项式相同（或者相反）。
在一些实施例中，逐一访问数据消息的部分的位，并且当遇到一时，将奇偶校验矩阵的位的第一集合添加到部分校验子向量。
在一些实施例中，逐一访问数据消息的部分的位，并且当遇到零时，将部分校验子向量保持不变。
备选地或附加地，完整校验子向量被计算为所计算的部分校验子向量的总和（参考图3a至3c）。
备选地或附加地，完整校验子向量指示接收的数据消息的数据完整性。
在一些实施例中，包括全零向量元素的完整校验子向量指示匹配的校验和和/或无错误的数据元素组。
在一些实施例中，奇偶校验矩阵被预先计算并且被存储在接收器的存储器中和/或接收器可访问的远程存储器中。
在一些实施例中，给定数据消息的部分，通过首先从存储器中读取奇偶校验矩阵的预先计算的部分并且初始化部分校验子向量来计算对应的部分校验子。
在一些实施例中，将一个或多个用于执行的软件线程和/或处理元件指配给奇偶校验矩阵的一个或多个部分与数据消息的对应部分，以并行计算部分校验子向量。
在可选的步骤102a-1中，在一些实施例中，将奇偶校验矩阵划分成列组，并且将每个列组与数据消息的对应部分相关联（参考图3a至3c）。
在可选的步骤102b-1中，在一些实施例中，通过将每个列组与其数据消息的对应部分相乘来并行计算部分校验子向量（参考图3a至3c）。
在可选的步骤102a-2中，在一些实施例中，将奇偶校验矩阵划分成非重叠矩阵元素组，并且将每个非重叠矩阵元素组与数据消息的对应部分相关联（参考图3a至3c）。
备选地或附加地，可丢弃全零矩阵元素组，因为它们的部分校验子向量将是零，并且不会对总和有贡献（参考步骤102c）。
在可选的步骤102b-2中，在一些实施例中，通过将每个非重叠矩阵元素组与其数据消息的对应部分相乘来并行计算部分校验子向量（参考图3a至3c）。
在可选的步骤102a-3中，在一些实施例中，将奇偶校验矩阵划分成来自列组的非重叠矩阵元素组，并且将每个非重叠矩阵元素组与数据消息的对应部分相关联（参考图3a至3c）。
备选地或附加地，可丢弃全零矩阵元素组，因为它们的部分校验子向量将是零并且不会对总和有贡献（参考步骤102c）。
在可选的步骤102b-3中，在一些实施例中，通过将来自列组的每个非重叠矩阵元素组与其数据消息的对应部分相乘来并行计算部分校验子向量（参考图3a至3c）。
在可选的步骤102c中，在一些实施例中，将计算的部分校验子向量求和得到完整校验子向量（参考图3a）。
例如，通过让每个并行处理元件接连计算10个部分校验子向量，实现可以使用仅100个并行处理元件来计算1000个部分校验子向量。每个并行处理元件可以接着计算其10个部分校验子向量的总和。因此，可认为是由100个并行处理元件并行计算100个部分校验子向量，每个并行处理元件通过在一些部分上迭代来计算其部分校验子向量。
备选地或附加地，或者通过在一个或多个并行处理元件中计算部分校验子向量的子集的总和、然后将子集的总和求和得到完整校验子向量，或者通过计算由一个或多个并行处理元件所计算的部分校验子向量的总和而得到完整校验子向量，可计算部分校验子向量的总和。
在步骤103中，第一种可能性是，完整校验子向量的所有向量元素被确定是零，即，完整校验子向量是零向量（出自步骤103的“是”路径）。
在步骤103中，第二种可能性是，完整校验子向量的向量元素中的一个或多个向量元素被确定是非零，即，完整校验子向量是非零向量（出自步骤103的“否”路径）。
在步骤104（未示出）中，验证接收的数据消息是正确的还是不正确的。
在步骤104a中，当完整校验子向量的所有向量元素都是零（即，零向量）时，验证接收的数据消息是正确的（出自步骤103的“是”路径）。
在步骤104b中，当完整校验子向量的向量元素中的一个或多个向量元素是非零（即，非零向量）时，验证接收的数据消息是不正确的（出自步骤103的“否”路径）。
图1的上述步骤中的任何步骤可附加地具有与下文针对图2至5所说明的各种特征中的任何特征相同或对应的特征。
图2a是示出根据一些实施例的示例操作的示意框图。在传送器中执行图200a的操作，其中，这些操作使得能够在无线通信网络中的接收器中验证数据完整性。因此，图200a的操作可例如被配置为执行图1的方法步骤中的一个或多个方法步骤。
图2a示出包括校验和序列（CRC（L位））的数据消息，校验和序列是基于数据元素组，即，数据序列（消息（K位）），被附加到进一步包括该数据元素组的数据消息。
图2a进一步示出CRC计算，其中，提供数据元素组的逐块或逐位输入，并且将计算的CRC输出并附加到数据消息。
图2b是示出根据一些实施例的示例操作的示意框图。图200b的操作用于在无线通信网络中的接收器中验证数据完整性。因此，图200b的操作可例如被配置为执行图1的方法步骤中的一个或多个方法步骤。
图2b示出包括CRC的接收的数据消息（N=K+L位），其中，计算CRC以用于验证数据完整性，并且其中，提供包括CRC的接收的数据消息的逐块或逐位输入作为给计算的输入，并且输出向量（L位）以验证该向量包括全零向量元素。
图2c是示出根据一些实施例的示例操作的示意框图。图200c的操作用于在无线通信网络中的接收器中验证数据完整性。因此，图200c的操作可例如被配置为执行图1的方法步骤中的一个或多个方法步骤。
图2c示出包括CRC的接收的数据消息（N位）和校验和相关联的奇偶校验矩阵（L×N），其中，接收的数据消息和校验和相关联的奇偶校验矩阵以矩阵-向量乘法相乘，并且输出向量（L位）以验证该向量包括全零向量元素。
图3a是示出根据一些实施例的示例操作的示意框图。图300a的操作用于在无线通信网络中的接收器中验证数据完整性。因此，图300a的操作可例如被配置为执行图1的方法步骤中的一个或多个方法步骤。
图3a示出基于部分校验子向量计算完整校验子向量，其中，通过将奇偶校验矩阵的部分与接收的数据消息的对应部分（即，接收的序列的部分）相乘（MULT）来并行计算部分校验子向量，并且将计算的部分校验子向量求和（SUM）得到完整校验子向量。
图3a进一步示出：确定完整校验子向量的所有向量元素都是零（校验是否为零），并且验证接收的数据消息当完整校验子向量的所有向量元素都是零时是正确的，否则是不正确的。
如本文中所描述，矩阵操作可被应用在任意大小的矩阵上，该任意大小仅被关联到一个或多个处理元件的本地数据存储器的大小所限制。为了使处理更高效和尽可能高地利用一个或多个处理元件，将矩阵拆分成若干部分来处理。
任何二元线性块码都能够由奇偶校验矩阵（通常表示为H）来定义。H是L×N二元矩阵，其中L是所添加的冗余位的数量，N是码字的长度，并且K=N-L是数据消息的长度。长度为N的二元序列
Figure DEST_PATH_IMAGE001
当且仅当它满足矩阵方程
Figure DEST_PATH_IMAGE002
时是码字（指示CRC是正确的）。CRC是其中冗余位是所计算的CRC的二元线性块码的特例。因此，L是CRC的长度。
奇偶校验矩阵不是唯一的：如果A是非奇异L×L矩阵，则AH和H是用于相同代码的奇偶校验矩阵。
因此，可以通过计算长度为L的校验子向量
Figure DEST_PATH_IMAGE003
并且校验它是全零来执行校验CRC。因为所有元素都是二元的，所以矩阵乘法可通过逻辑AND（即，二元乘法）和逻辑XOR（即，二元加法）来实现。这使软件实现和硬件实现都成为可能。
可采取不同方式使计算并行化，以下第1至3项描述不同的计算：
1. 并行计算
Figure DEST_PATH_IMAGE004
的不同部分，校验每个部分是零。这提供最多L路并行化。
2. 将序列
Figure DEST_PATH_IMAGE005
分成M部分（M≤N）并且计算对应部分总和，然后将这些部分总和一起求和得到
Figure DEST_PATH_IMAGE006
。这提供最多N路并行化。求和可以在树中部分并行完成，在校验
Figure 937954DEST_PATH_IMAGE006
之前，需要logM个最终步骤。每个部分可以是
Figure DEST_PATH_IMAGE007
的子序列，或者它可以是来自
Figure DEST_PATH_IMAGE008
的任意分段的元素集合。
3. 第1项和第2项的组合，提供最多L×N路并行化。
因为L通常是固定的小的数（通常L≤32），而N可以在几千的数量级，所以上面第2项本身常可以提供足够的并行化。
然后假设H的元素是
Figure DEST_PATH_IMAGE009
，使得每行是上面行向左移位一步。这意味着，对于长度为N的序列，它需要仅存储N+L-1个预先计算的奇偶校验位（或者，通过不存储第一行中L-1个起始零而仅存储N个所述奇偶校验位）。
校验子向量
Figure DEST_PATH_IMAGE010
可写为（模-2）总和
Figure DEST_PATH_IMAGE012
，其中
Figure DEST_PATH_IMAGE013
是H的第j列。给定这里的假设，会得到
Figure DEST_PATH_IMAGE015
Figure DEST_PATH_IMAGE017
。注意，这个总和的每一项或者是全零向量（当cj=0时），或者是q序列的子序列（当cj=1时）。
给定子序列
Figure DEST_PATH_IMAGE018
，可通过首先从存储器中读取预先计算的奇偶校验序列
Figure DEST_PATH_IMAGE019
并且将
Figure DEST_PATH_IMAGE020
初始化成全零向量来计算对应的部分校验子
Figure DEST_PATH_IMAGE021
Figure DEST_PATH_IMAGE022
。然后，逐一访问位cb、cb+1等：当遇到“一”时，将奇偶校验序列的前L位添加到
Figure DEST_PATH_IMAGE023
；当遇到“零”时，
Figure DEST_PATH_IMAGE024
保持不变。在访问每一位之后，奇偶校验序列向左移位一步。
给定一些处理元件，即一个或多个核，可以为每个核指配
Figure DEST_PATH_IMAGE025
的一个或几个子序列以计算出部分校验子总和。对于每个这样的子序列，可以使用上述方法。如果核被指配多个子序列，则它可以简单地在那些子序列上迭代，并且将部分校验子加起来。当这些核已经完成它们的计算时，它们的结果可以被加在一起而得到最终的总和，该总和是整体校验子。
图3b是示出根据一些实施例的奇偶校验矩阵的示例部分的示意图。
图3b示出划分的奇偶校验矩阵，该矩阵包括对应于其部分的元素，矩阵的这些部分可与数据消息的对应部分（例如数据序列元素的子集）相乘。
图3b进一步示出划分的奇偶校验矩阵的部分，包括以下的一项或多项：非连续部分、跨行列子集的部分、非矩形部分、以及仅有零元素的部分（其可被跳过）。
图3c是示出根据一些实施例的数据消息的示例部分和奇偶校验矩阵的示例部分的示意图。
图3c示出奇偶校验矩阵，其中，奇偶校验矩阵被划分，并且其中，划分的矩阵部分对应于数据消息的部分，即包括与划分的矩阵部分相关联的元素的数据序列的子集。
图3c进一步示出部分校验子向量，即部分校验子，其中，通过将划分的矩阵部分与数据消息的对应部分（即，包括与划分的矩阵部分相关联的元素的数据序列的子集）相乘来计算部分校验子向量。
应该注意，部分校验子向量的计算是并行执行的，并且可由包括一个或多个处理元件的硬件（例如GPU）执行，其中，一个或多个处理元件被配置为并行执行计算。
包括一个或多个处理元件的硬件因而被配置为使处理时间最小化，并且通过将一个或多个处理元件用于并行计算，这些计算将是时序独立的。
图4是示出根据一些实施例的示例设备400的示意框图。设备400用于在无线通信网络中的接收器中验证数据完整性。因此，设备400和/或控制器410可例如被配置为执行图1的方法步骤中的一个或多个方法步骤，和/或本文中另外描述的任何步骤中的一个或多个步骤。
设备400包括控制器410（例如装置控制电路），控制器410被配置为导致：接收数据消息，其中，数据消息包括数据元素组和校验和；以及基于部分校验子向量计算完整校验子向量，其中，通过将奇偶校验矩阵的部分与接收的数据消息的对应部分相乘来并行计算部分校验子向量。
控制器410被进一步配置为导致：确定完整校验子向量的所有向量元素都是零；以及验证接收的数据消息当完整校验子向量的所有向量元素都是零时是正确的，否则是不正确的。
如上文所提及，设备400包括控制器（CNTR；例如，控制电路或控制模块）410，控制器410又可包括（或者以其它方式关联；例如，连接或能连接到）接收器401，例如接收电路或接收模块，接收器401被配置为接收数据消息，其中，数据消息包括数据元素组和校验和（与图1的步骤101相比）。
控制器410进一步包括（或者以其它方式关联；例如，连接或能连接到）计算机402，例如计算电路或计算模块，计算机402被配置为基于部分校验子向量计算完整校验子向量，其中，通过将奇偶校验矩阵的部分与接收的数据消息的对应部分相乘来并行计算部分校验子向量（与图1的步骤102相比）。
控制器410进一步包括（或者以其它方式关联；例如，连接或能连接到）确定器403，例如确定电路或确定模块，确定器403被配置为确定完整校验子向量的所有向量元素都是零（与图1的步骤103相比）。
控制器410进一步包括（或者以其它方式关联；例如，连接或能连接到）验证器404a和404b，例如验证电路或验证模块，验证器404a和404b被配置为验证接收的数据消息当完整校验子向量的所有向量元素都是零时是正确的（与图1的步骤104a相比），否则是不正确的（与图1的步骤104b相比）。
在一些实施例中，控制器410进一步包括（或者以其它方式关联；例如，连接或能连接到）：划分器402a-1，例如划分电路或划分模块，划分器402a-1被配置为将奇偶校验矩阵划分成列组，并且将每个列组与数据消息的对应部分相关联（与图1的步骤102a-1相比）；以及计算机402b-1，例如计算电路或计算模块，计算机402b-1被配置为通过将每个列组与其数据消息的对应部分相乘来并行计算部分校验子向量（与图1的步骤102b-1相比）。
在一些实施例中，控制器410进一步包括（或者以其它方式关联；例如，连接或能连接到）：划分器402a-2，例如划分电路或划分模块，划分器402a-2被配置为将奇偶校验矩阵划分成非重叠矩阵元素组，并且将每个非重叠矩阵元素组与数据消息的对应部分相关联（与图1的步骤102a-2相比）；以及计算机402b-2，例如计算电路或计算模块，计算机402b-2被配置为通过将每个非重叠矩阵元素组与其数据消息的对应部分相乘来并行计算部分校验子向量（与图1的步骤102b-2相比）。
在一些实施例中，控制器410进一步包括（或者以其它方式关联；例如，连接或能连接到）：划分器402a-3，例如划分电路或划分模块，划分器402a-3被配置为将奇偶校验矩阵划分成来自列组的非重叠矩阵元素组，并且将每个非重叠矩阵元素组与数据消息的对应部分相关联（与图1的步骤102a-3相比）；以及计算机402b-3，例如计算电路或计算模块，计算机402b-3被配置为通过将来自列组的每个非重叠矩阵元素组与其数据消息的对应部分相乘来并行计算部分校验子向量（与图1的步骤102b-3相比）。
在一些实施例中，控制器410进一步包括（或者以其它方式关联；例如，连接或能连接到）求和器402c，例如求和电路或求和模块，求和器402c被配置为将计算的部分校验子向量求和得到完整校验子向量（与图1的步骤102c相比）。
在一些实施例中，该设备在操作上能连接到具有一个或多个并行处理元件的通用硬件，并行处理元件被配置为处理并行化的计算。
在一些实施例中，一个或多个并行处理元件中的每个并行处理元件被配置为：通过将奇偶校验矩阵的部分与数据消息的对应部分相乘来并行计算部分校验子向量中的相应一个或多个部分校验子向量。
在一些实施例中，在接收器中和/或在云环境中包括具有一个或多个并行处理元件的通用硬件。
在一些实施例中，通用硬件包括图形处理单元GPU。
在一些实施例中，设备400可进一步可选地包括（或者以其它方式关联；例如，连接或能连接到）收发器TX/RX 420，例如收发电路或收发模块，收发器TX/RX 420被配置为例如根据在无线通信网络中的接收器中数据完整性的验证来发送和接收无线电信号。
一般而言，当在本文中提及布置时，要将布置理解为物理产品；例如，设备。物理产品可包括一个或多个部分，诸如采取一个或多个控制器、一个或多个处理器等等的形式的控制电路。
所描述的实施例及其等效物可在软件或硬件或其组合中实现。这些实施例可由通用电路来执行。通用电路的示例包括：数字信号处理器（DSP）、中央处理单元（CPU）、图形处理单元（GPU）、协处理器单元、现场可编程门阵列（FPGA）和其它可编程硬件。备选地或附加地，实施例可由诸如专用集成电路（ASIC）之类的专用电路来执行。通用电路和/或专用电路可例如与诸如无线通信装置之类的设备相关联或者被包括在该设备中。
实施例可出现在电子设备（诸如无线通信装置）内，电子设备包括根据本文中所描述的实施例中的任何实施例的布置、电路和/或逻辑。备选地或附加地，电子设备（诸如无线通信装置）可被配置为执行根据本文中所描述的实施例中的任何实施例的方法。
根据一些实施例，计算机程序产品包括计算机可读介质，诸如例如通用串行总线（USB）存储器、插入卡、嵌入式驱动器或者只读存储器（ROM）。
图5示出采取致密盘（CD）ROM 500的形式的示例计算机可读介质。计算机可读介质具有存储在其上的计算机程序，计算机程序包括程序指令。计算机程序可加载到数据处理器（PROC）520中，数据处理器（PROC）520可例如被包括在无线通信装置510中。当被加载到数据处理器中时，计算机程序可被存储在与数据处理器相关联或包含于其中的存储器（MEM）530中。
在一些实施例中，计算机程序可在被加载到数据处理单元中并由其运行时，导致根据例如图1的方法步骤和/或本文中另外描述的任何步骤中的一个或多个步骤的执行。
在一些实施例中，计算机程序可在被加载到数据处理单元中并由其运行时，导致根据例如图2a至2c和/或图3a的操作和/或本文中另外描述的任何操作中的一个或多个操作的执行。
一般而言，除非清楚地给出和/或从使用术语的上下文中暗示了不同含义，否则本文中所使用的所有术语要根据它们在相关技术领域中的普通含义来解释。
本文中已经参考了各种实施例。然而，本领域技术人员会认识到对所描述的实施例的许多变更，这些变更仍会落入权利要求的范围内。
例如，本文中所描述的方法实施例通过以某种顺序执行的步骤公开了示例方法。然而，要认识到，这些事件序列可能以另一种顺序发生而不背离权利要求的范围。此外，即使一些方法步骤已经被描述为按顺序执行，它们也可被并行执行。因此，除非一步骤被明确地描述为在另一步骤之后或之前和/或在暗示了一步骤必须在另一步骤之后或之前的情况下，否则本文中公开的任何方法的步骤不一定要以所公开的确切顺序来执行。
同样地，应该注意，在实施例的描述中，将功能块划分成特定单元决不是意在限制。相反，这些划分仅仅是示例。本文中描述为一个单元的功能块可被拆分成两个或更多个单元。此外，本文中描述为被实现为两个或更多个单元的功能块可被合并成更少的（例如单个）单元。
在任何适当之处，本文中所公开的实施例中的任何实施例的任何特征可被应用于任何其它实施例。同样，这些实施例中的任何实施例的任何优点可适用于任何其它实施例，反之亦然。
因此，应该理解，所描述的实施例的细节仅仅是为了说明性目的而提出的示例，并且意在将落入权利要求的范围内的所有变更都涵盖于其中。

Claims (25)

1.一种用于在无线通信网络中的接收器中验证数据完整性的方法，所述方法包括以下步骤：
接收（101）数据消息，其中，所述数据消息包括数据元素组和校验和，
基于部分校验子向量计算（102）完整校验子向量，其中，通过将奇偶校验矩阵的部分与接收的数据消息的对应部分相乘来并行计算所述部分校验子向量，
确定（103）所述完整校验子向量的所有向量元素都是零，以及
验证（104）所述接收的数据消息当所述完整校验子向量的所有所述向量元素都是零时是正确的（104a），否则是不正确的（104b）。
2.根据权利要求1所述的方法，进一步包括以下步骤：
将所述奇偶校验矩阵划分（102a-1）成列组，并且将每个列组与所述数据消息的对应部分相关联，
通过将每个列组与它的所述数据消息的对应部分相乘来并行计算（102b-1）部分校验子向量，以及
将计算的部分校验子向量求和（102c）得到完整校验子向量。
3.根据权利要求1-2中的任一项所述的方法，进一步包括以下步骤：
将所述奇偶校验矩阵划分（102a-2）成非重叠矩阵元素组，并且将每个非重叠矩阵元素组与所述数据消息的对应部分相关联，
通过将每个非重叠矩阵元素组与它的所述数据消息的对应部分相乘来并行计算（102b-2）部分校验子向量，以及
将计算的部分校验子向量求和（102c）得到完整校验子向量。
4.根据权利要求1-3中的任一项所述的方法，进一步包括以下步骤：
将所述奇偶校验矩阵划分（102a-3）成来自列组的非重叠矩阵元素组，并且将每个非重叠矩阵元素组与所述数据消息的对应部分相关联，
通过将来自所述列组的每个非重叠矩阵元素组与它的所述数据消息的对应部分相乘来并行计算（102b-3）部分校验子向量，以及
将计算的部分校验子向量求和（102c）得到完整校验子向量。
5.根据权利要求1-4中的任一项所述的方法，其中，所述奇偶校验矩阵与校验和多项式相关联，从所述校验和多项式计算所述奇偶校验矩阵。
6.根据权利要求1-5中的任一项所述的方法，其中，所述校验和是基于所述数据元素组并且被附加到所述数据消息中的所述数据元素组以形成码字。
7.根据权利要求1-6中的任一项所述的方法，其中，所述接收的数据消息已经被传送器计算并传送到所述接收器。
8.根据权利要求1-7中的任一项所述的方法，其中，所述校验和是以下的一项或多项：循环冗余校验CRC和块码校验和。
9.根据权利要求1-8中的任一项所述的方法，其中，包括全零向量元素的所述完整校验子向量指示匹配的校验和和/或无错误的数据元素组。
10.根据权利要求1-9中的任一项所述的方法，其中，所述奇偶校验矩阵被预先计算并且被存储在所述接收器的存储器中和/或所述接收器可访问的远程存储器中。
11.根据权利要求1-10中的任一项所述的方法，其中，所述奇偶校验矩阵是二元矩阵。
12.根据权利要求1-11中的任一项所述的方法，其中，所述奇偶校验矩阵包括行，这些行是彼此的移位版本。
13.根据权利要求1-12中的任一项所述的方法，其中，给定所述数据消息的所述部分，通过首先从存储器中读取所述奇偶校验矩阵的预先计算的部分并且初始化所述部分校验子向量来计算对应的部分校验子。
14.根据权利要求1-13中的任一项所述的方法，其中，逐一访问所述数据消息的所述部分的位，并且当遇到一时，将所述奇偶校验矩阵的位的第一集合添加到所述部分校验子向量。
15.根据权利要求1-14中的任一项所述的方法，其中，逐一访问所述数据消息的所述部分的位，并且当遇到零时，将所述部分校验子向量保持不变。
16.根据权利要求1-15中的任一项所述的方法，其中，所述奇偶校验矩阵中的每个被访问的列是前一列的移位版本，其中，当已访问所述数据消息的所述部分和所述奇偶校验矩阵的所述部分的每个位时，仅移入一个新的位。
17.根据权利要求1-16中的任一项所述的方法，其中，将一个或多个用于执行的软件线程和/或处理元件指配给所述奇偶校验矩阵的一个或多个部分与所述数据消息的对应部分，以并行计算所述部分校验子向量。
18.一种包括非暂时性计算机可读介质的计算机程序产品，所述非暂时性计算机可读介质上具有包括程序指令的计算机程序，所述计算机程序可加载到数据处理单元中并且被配置为：当所述计算机程序由所述数据处理单元运行时，导致根据权利要求1至17中的任一项所述的方法的执行。
19.一种用于在无线通信网络中的接收器中验证数据完整性的设备，所述设备包括控制器（410），所述控制器被配置为导致：
接收数据消息，其中，所述数据消息包括数据元素组和校验和，
基于部分校验子向量计算完整校验子向量，其中，通过将奇偶校验矩阵的部分与接收的数据消息的对应部分相乘来并行计算所述部分校验子向量，
确定所述完整校验子向量的所有向量元素都是零，以及
验证所述接收的数据消息当所述完整校验子向量的所有所述向量元素都是零时是正确的，否则是不正确的。
20.根据权利要求19所述的设备，其中，所述设备在操作上能连接到具有一个或多个并行处理元件的通用硬件，所述并行处理元件被配置为处理并行化的计算。
21.根据权利要求19-20中的任一项所述的设备，其中，所述一个或多个并行处理元件中的每个并行处理元件被配置为：通过将所述奇偶校验矩阵的部分与所述数据消息的对应部分相乘来并行计算所述部分校验子向量中的相应一个或多个部分校验子向量。
22.根据权利要求19-21中的任一项所述的设备，其中，在所述接收器中和/或在云环境中包括具有一个或多个并行处理元件的所述通用硬件。
23.根据权利要求19-22中的任一项所述的设备，其中，所述通用硬件包括图形处理单元GPU。
24.一种无线通信网络中的接收器，所述接收器包括根据权利要求19-23中的任一项所述的设备。
25.根据权利要求24所述的接收器，其中，所述接收器被配置为接收数据并且验证数据的完整性。
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Citations (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5657331A (en) * 1995-03-13 1997-08-12 Samsung Electronics Co., Ltd. Method and apparatus for the generation of simple burst error correcting cyclic codes for use in burst error trapping decoders
US20020188906A1 (en) * 2001-06-06 2002-12-12 Kurtas Erozan M. Method and coding apparatus using low density parity check codes for data storage or data transmission
WO2003065591A2 (en) * 2002-01-29 2003-08-07 Seagate Technology Llc A method and decoding apparatus using linear code with parity check matrices composed from circulants
US20050166040A1 (en) * 2002-12-02 2005-07-28 Walmsley Simon R. Embedding data and information related to function with which data is associated into a payload
CN101217337A (zh) * 2007-01-01 2008-07-09 中兴通讯股份有限公司 一种支持递增冗余混合自动重传的低密度奇偶校验码编码装置和方法
US20080168323A1 (en) * 2007-01-09 2008-07-10 Scott Douglas Clark Pipelined Cyclic Redundancy Check for High Bandwith Interfaces
US20120054585A1 (en) * 2010-08-26 2012-03-01 Qualcomm Incorporated Parity check matrix optimization and selection for iterative decoding
US20130031440A1 (en) * 2011-07-29 2013-01-31 Sandisk Technologies Inc. Checksum using sums of permutation sub-matrices
US20130055050A1 (en) * 2011-08-24 2013-02-28 Kabushiki Kaisha Toshiba Error correction encoding apparatus, error correction decoding apparatus, nonvolatile semiconductor memory system, and parity check matrix generation method
US20150089282A1 (en) * 2013-09-25 2015-03-26 Xyratex Technology Limited Method of, and apparatus for, layout rectification of erasure encoded storage systems
US20160026527A1 (en) * 2014-07-23 2016-01-28 Raidix Corporation Systems and methods for error correction coding
US20160043829A1 (en) * 2014-08-11 2016-02-11 Qualcomm Incorporated Devices and methods for data recovery of control channels in wireless communications
WO2016050323A1 (en) * 2014-10-03 2016-04-07 Telefonaktiebolaget L M Ericsson (Publ) Method and device for calculating a crc code in parallel
US20170019211A1 (en) * 2014-03-17 2017-01-19 Lg Electronics Inc. Method and device for decoding low density parity check code for forward error correction in wireless communication system
US20180367162A1 (en) * 2017-06-16 2018-12-20 Western Digital Technologies, Inc. CPU Error Remediation During Erasure Code Encoding
US20190097654A1 (en) * 2017-09-28 2019-03-28 SK Hynix Inc. Memory system with on-the-fly error detection and termination and operating method thereof
US20190102569A1 (en) * 2017-10-04 2019-04-04 Amir Keyvan Khandani Methods for secure data storage
US20190108093A1 (en) * 2017-10-09 2019-04-11 Tsofun Algorithms Ltd. Encoding and decoding of permuted cyclic codes
US20190312593A1 (en) * 2018-04-10 2019-10-10 Shenzhen Epostar Electronics Limited Co. Decoding method and storage controller
EP3577767A1 (en) * 2017-02-06 2019-12-11 Telefonaktiebolaget LM Ericsson (PUBL) Alteration of successive cancellation order in decoding of polar codes

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7039854B1 (en) 2002-02-21 2006-05-02 Ciena Corporation Method and apparatus for performing syndrome computation in a decoder of a forward error correction (FEC) system
US7831884B2 (en) 2006-08-11 2010-11-09 Aclara Power-Line Systems Inc. Method of correcting message errors using cyclic redundancy checks

Patent Citations (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5657331A (en) * 1995-03-13 1997-08-12 Samsung Electronics Co., Ltd. Method and apparatus for the generation of simple burst error correcting cyclic codes for use in burst error trapping decoders
US20020188906A1 (en) * 2001-06-06 2002-12-12 Kurtas Erozan M. Method and coding apparatus using low density parity check codes for data storage or data transmission
WO2003065591A2 (en) * 2002-01-29 2003-08-07 Seagate Technology Llc A method and decoding apparatus using linear code with parity check matrices composed from circulants
US20050166040A1 (en) * 2002-12-02 2005-07-28 Walmsley Simon R. Embedding data and information related to function with which data is associated into a payload
CN101217337A (zh) * 2007-01-01 2008-07-09 中兴通讯股份有限公司 一种支持递增冗余混合自动重传的低密度奇偶校验码编码装置和方法
US20080168323A1 (en) * 2007-01-09 2008-07-10 Scott Douglas Clark Pipelined Cyclic Redundancy Check for High Bandwith Interfaces
US20120054585A1 (en) * 2010-08-26 2012-03-01 Qualcomm Incorporated Parity check matrix optimization and selection for iterative decoding
US20130031440A1 (en) * 2011-07-29 2013-01-31 Sandisk Technologies Inc. Checksum using sums of permutation sub-matrices
US20130055050A1 (en) * 2011-08-24 2013-02-28 Kabushiki Kaisha Toshiba Error correction encoding apparatus, error correction decoding apparatus, nonvolatile semiconductor memory system, and parity check matrix generation method
US20150089282A1 (en) * 2013-09-25 2015-03-26 Xyratex Technology Limited Method of, and apparatus for, layout rectification of erasure encoded storage systems
US20170019211A1 (en) * 2014-03-17 2017-01-19 Lg Electronics Inc. Method and device for decoding low density parity check code for forward error correction in wireless communication system
US20160026527A1 (en) * 2014-07-23 2016-01-28 Raidix Corporation Systems and methods for error correction coding
US20160043829A1 (en) * 2014-08-11 2016-02-11 Qualcomm Incorporated Devices and methods for data recovery of control channels in wireless communications
WO2016050323A1 (en) * 2014-10-03 2016-04-07 Telefonaktiebolaget L M Ericsson (Publ) Method and device for calculating a crc code in parallel
EP3577767A1 (en) * 2017-02-06 2019-12-11 Telefonaktiebolaget LM Ericsson (PUBL) Alteration of successive cancellation order in decoding of polar codes
US20180367162A1 (en) * 2017-06-16 2018-12-20 Western Digital Technologies, Inc. CPU Error Remediation During Erasure Code Encoding
US20190097654A1 (en) * 2017-09-28 2019-03-28 SK Hynix Inc. Memory system with on-the-fly error detection and termination and operating method thereof
US20190102569A1 (en) * 2017-10-04 2019-04-04 Amir Keyvan Khandani Methods for secure data storage
US20190108093A1 (en) * 2017-10-09 2019-04-11 Tsofun Algorithms Ltd. Encoding and decoding of permuted cyclic codes
US20190312593A1 (en) * 2018-04-10 2019-10-10 Shenzhen Epostar Electronics Limited Co. Decoding method and storage controller

Non-Patent Citations (6)

* Cited by examiner, † Cited by third party
Title
AVI ZANKO，ET AL: ""Robust Turbo Analog Error Correcting Codes Based on Analog CRC Verification"", 《IEEE》, 31 December 2016 (2016-12-31) *
INTEL CORPORATION: "R1-1704770 "Data channel encoding chain"", 3GPP TSG_RAN\\WG1_RL1, no. 1, 25 March 2017 (2017-03-25) *
MAXIM KURKOV，ET AL: ""Gravitational parity anomaly with and without boundaries"", 《JOURNAL OF HIGH ENERGY PHYSICS 》, 31 December 2018 (2018-12-31) *
SEYED FARHAD AGHILI，ET AL: ""Tracking and impersonating tags in a CRC-based ultralightweight RFID authentication protocol"", 《PEER-TO-PEER NETWORKING AND APPLICATIONS》, 31 December 2019 (2019-12-31) *
张建斌;: "LDPC码校验矩阵的缩短RS码构造方法研究", 南京理工大学学报, no. 05, 30 October 2013 (2013-10-30) *
张笑铭;梁利平;王志君;: "基于系数运算的并行CRC算法", 电子设计工程, no. 07, 5 April 2018 (2018-04-05) *

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