CN115278347B - 一种8k视频的超分辨率处理与显示平台 - Google Patents
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Abstract
本发明公开了一种8K视频的超分辨率处理与显示平台，包括了电源供给模块、系统时钟模块、超分辨率智能处理模块、视频输入模块、视频输出模块和控制模块。其中视频的超分辨率处理模块包括了DDR4高速视频缓存模块、DDR4高速数据缓存模块、SFP+接口输入模块、高速信号互联模块和超分辨算法实现模块；视频输入模块包括HDMI输入模块、输入超高清视频收发模块；视频输出模块包括HDMI输出模块、DDR3高速视频缓存模块、输出超高清视频收发模块和视频分割算法模块；控制模块包括了HDMI收发芯片控制模块和系统加载模块。本发明面向超高清视频处理领域，最高能够支持低分辨率视频转8K超高清视频的处理，提供了一个低延迟、大流量的视频实时处理与显示平台。
Description
技术领域
本发明涉及超高清视频的视频实时处理、视频显示、视频传输与超分辨率算法领域，尤其是一种能够支持超分辨率算法部署、8K@60HZ无损视频处理与显示的设备。
背景技术
随着超高清视频显示领域的蓬勃发展，超高清影像在人们生活中应用范围越来越广。8K超高清视频的应用场景正在不断扩充，这将带动视频采集、视频传输、视频显示与视频实时处理等一系列相关产业的升级，并且8K超高清视频将为政府、电信、家电、教育、医疗、卫星遥感等行业注入新的活力。
超分辨算法指将一幅或者一组低分辨率图像恢复成对应的高分辨率图像，得到更多的细节和信息。高清影像采集设备价格昂贵，并且高清影像的传输还容易受到带宽的限制，目前常见的视频源，仍然以1080P或者720P为主。然而，随着8K超高清视频的发展，市场对于能够提供更多细节的高分辨的视频需求越来越大。这就使得超分辨率算法有着越来越广阔的应用前景。
发明内容
本发明的目的是面向超高清视频领域中，流量大且延时低的超高清视频数据，进行实时处理，提供一个运算能力强、传输速度快、传输带宽大的实时处理及显示的设备。
实现本发明的具体技术方案是：
一种8K视频的超分辨率处理与显示平台，包括：电源供给模块、系统时钟模块、超分辨率智能处理模块、视频输入模块、视频输出模块和控制模块；
所述电源供给模块与系统时钟模块、超分辨率智能处理模块、视频输入模块、视频输出模块和控制模块连接，为其提供稳定工作所需的电源；系统时钟模块与超分辨率智能处理模块、视频输入模块、视频输出模块和控制模块连接，提供所需的工作时钟；超分辨率智能处理模块与视频输入模块、视频输出模块及控制模块相连，视频数据经由视频输入模块流入超分辨率智能处理模块，超分辨率智能处理模块完成超分辨率处理之后将视频流输入视频输出模块；视频输入模块与控制模块相连；视频输出模块与控制模块相连；其中：
所述超分辨率智能处理模块包括DDR4高速视频缓存模块、SFP+接口输入模块、高速信号互联模块、DDR4高速数据缓存模块和超分辨算法实现模块；所述DDR4高速视频缓存模块、高速信号互联模块及DDR4高速数据缓存模块分别与超分辨算法实现模块相连；超分辨算法实现模块由第一FPGA芯片及SD卡组成；
所述视频输入模块包括HDMI输入模块和输入超高清视频收发模块；其中HDMI输入模块包含三路独立的HDMI2.0输入通道，输入超高清视频收发模块包含3块HDMI视频处理芯片，HDMI输入模块的每路HDMI2.0输入通道分别与输入超高清视频收发模块的一块芯片相连；
所述视频输出模块，包括HDMI输出接口、输出超高清视频收发模块 、DDR3高速视频缓存模块和视频分割算法模块； 其中HDMI输出接口包含五路HDMI2.0输出通道，输出超高清视频收发模块包含五片HDMI视频处理芯片，输出超高清视频收发模块的每片芯片分别与HDMI输出接口的一路独立的HDMI2.0输出通道相连；输出超高清视频收发模块与视频分割算法模块相连；DDR3高速视频缓存模块与视频分割算法模块相连；视频分割算法模块包括第二FPGA芯片及Flash模块，第二FPGA芯片连接Flash模块；
所述控制模块包括HDMI收发芯片控制模块与系统加载模块，各自独立；
所述超分辨率智能处理模块的SFP+接口输入模块包含8个SFP+网口，用来传输网口输入的超分辨率算法所用到的数据，与视频输出模块中的视频分割算法模块相连，高速信号互联模块与视频分割算法模块相连，超分辨算法实现模块与视频输入模块的输入超高清视频收发模块及控制模块的系统加载模块相连；视频输入模块的输入超高清视频收发模块和控制模块的HDMI收发芯片控制模块相连；视频输出模块的输出超高清视频收发模块与控制模块的HDMI收发芯片控制模块相连。
与现有的技术相比，本发明的有益效果是：
a）针对HDMI 2.0输入输出接口驱动，各大FPGA厂商均研发了高性能IP核，供用户使用，使用户不必了解底层运转机制，能够从顶层的平台完成系统的搭建。然而，这些HDMI2.0输入输出的接口IP核需要付费才能使用。因此，本平台通过硬件电路创新，从电路底层原理入手，使用HDMI编解码芯片，实现HDMI 2.0输入输出接口的驱动，完成4K@60Hz实时视频像素数据的接收与发送。
b）本发明总共包含三对HDMI2.0输入接口和五对HDMI2.0输出接口，单路能够支持4K@60HZ视频的输入或是输出，本发明的系统无损像素读写带宽大于8K@60HZ视频像素数据传输带宽，本发明的核心处理器具备像素实时处理运算能力，能够完成超分辨率算法的部署，并且保证图像处理延时在三帧之内。
附图说明
图1为本发明的结构框图；
图2为本发明的视频输入模块结构框图；
图3为本发明的超分辨率智能处理模块结构框图；
图4为本发明的视频输出模块结构框图；
图5为本发明的控制模块的结构框图；
图6为本发明实施例的工作流程框图。
具体实施方式
参阅图1，本发明包括：电源供给模块1、系统时钟模块2、超分辨率智能处理模块3、视频输入模块4、视频输出模块5和控制模块6。电源供给模块1为系统时钟模块2、超分辨率智能处理模块3、视频输入模块4、视频输出模块5和控制模块6提供稳定工作需要的电源；系统时钟模块2为超分辨率智能处理模块3、视频输入模块4、视频输出模块5和控制模块6提供所需的工作时钟。视频输入模块4与超分辨率智能处理模块3、控制模块6相连，其接收外部输入的视频数据后便会在控制模块6的控制下将视频流输出到超分辨率智能处理模块3；超分辨率智能处理模块3与视频输入模块4、视频输出模块5和控制模块6相连，其接收来自视频输入模块4的数据后，在控制模块6的协助下完成视频的超分辨率运算，将处理后的视频数据送至视频输出模块5进行视频输出；视频输出模块5与超分辨率智能处理模块3、控制模块6相连，其接受来自超分辨率智能处理模块3的超分辨率处理后的视频流后，在控制模块6的控制下，输出视频；控制模块6与视频输入模块4、超分辨率智能处理模块3、视频输出模块5相连，用于配置HDMI收发芯片的参数和加载固化在SD卡模块21中的超分辨率实现代码。
参阅图2，本发明的视频输入模块4包括HDMI输入模块7和输入的超高清视频收发模块8。HDMI输入模块7接收视频源传入的外部视频数据，送至输入超高清视频收发模块8。接收到来自HDMI输入模块7的视频数据后，输入超高清视频收发模块8在控制模块6的控制下解码视频数据，并将解码好的数据送入超分辨率智能处理模块3。
参阅图3，图3中图a为本发明的超分辨率智能处理模块3结构框图，包括DDR4高速视频缓存模块9、DDR4高速数据缓存模块13、SFP+接口输入模块10、高速信号互联模块11和超分辨算法实现模块14。图3中图b为超分辨算法实现模块14结构框图，超分辨算法实现模块14由第一FPGA芯片20及SD卡模块21组成，第一FPGA芯片20连接SD卡模块21。超分辨算法实现模块14在控制模块6协助下自SD卡模块21中读取编译的超分辨率代码，对视频输入模块4中输入的解码后的视频数据进行超分辨率运算，其中还会配合DDR4高速视频缓存模块9完成视频数据存储或者调用、配合DDR4高速数据缓存模块13完成超分辨率算法运算数据的存储或者调用。对视频数据完成超分辨率处理后，超分辨算法实现模块14将数据送入高速信号互联模块11，高速信号互联模块11负责将数据发送给视频输出模块5。SFP+接口输入模块10可以用来传输网口输入的超分辨率算法所用到的数据，其可以将数据送入视频输出模块5的视频分割算法模块18，再通过视频分割算法模块18将数据从高速信号互联模块11送到超分辨算法实现模块14，这一功能是为超分辨率算法的调试过程中与计算机交互的需求所保留的。
参阅图4，图4中图a为本发明的视频输出模块5结构框图，包括视频分割算法模块18、DDR3高速视频缓存模块15、输出超高清视频收发模块17、HDMI输出接口16。图4中图b为视频分割算法模块18结构框图，由第二FPGA芯片22（与第一FPGA芯片20不一定同型号）、Flash模块23组成，第二FPGA芯片22连接Flash模块23。视频分割算法模块18接收来自超分辨率智能处理模块3的超分辨率算法处理后的数据，然后将数据发送给输出超高清视频收发模块17。输出超高清视频收发模块17在控制模块6的控制下编码视频数据，并将编码好的数据送入HDMI输出接口16。HDMI输出接口16将数据输出至显示设备。视频分割算法模块18可以由Flash模块23中读取固化好的视频分割算法，完成8K画面按左上，右上，左下，右下分割成四幅4K画面，最后在4K显示设备上输出，也可以不进行视频分割，直接在8K显示设备上输出。
参阅图5，本发明的控制模块6包括HDMI收发芯片控制模块12和系统加载模块19。HDMI收发芯片控制模块12与视频输入模块4的输入超高清视频收发模块8相连，完成对输入HDMI收发芯片的配置；与视频输出模块5的输出超高清视频收发模块17相连，完成对输出HDMI收发芯片的配置。系统加载模块19与超分辨率智能处理模块3的超分辨算法实现模块14相连，完成固化代码的加载。
实施例
本实施例选型如下：
电源供给模块1可以使用德州仪器公司的DC-DC和LDO芯片；系统时钟模块2可选择SiTime公司的晶振；视频输入模块4可以选用基石酷联公司的GSV2011芯片；超分辨率智能处理模块3的超分辨算法实现模块14中的第一FPGA芯片20可以使用赛灵思公司的ZYNQUltrascale+ MPSoC系列芯片，DDR4高速视频缓存模块9、DDR4高速数据缓存模块13可以选择镁光公司的MT41A256M芯片实现；视频输出模块5的视频分割算法模块18中的第二FPGA芯片22可以使用赛灵思公司的KINTEX7系列芯片，输出超高清视频收发模块17以选用基石酷联公司的GSV2011芯片，DDR3高速视频缓存模块15可以使用镁光公司的MT41J128M芯片实现；控制模块6可以使用赛灵思公司的ZYNQ Ultrascale+ MPSoC系列芯片的ARM部分实现。
参阅图6，本实施例的具体工作流程如下：系统上电后，电源供给模块1为系统时钟模块2、超分辨率智能处理模块3、视频输入模块4、视频输出模块5和控制模块6提供稳定工作需要的电源；系统时钟模块2为超分辨率智能处理模块3、视频输入模块4、视频输出模块5和控制模块6提供所需的工作时钟；外部视频源向视频输入模块4输入视频流，视频输入模块4的HDMI输入模块7接收外部视频数据，送至输入超高清视频收发模块8。接收到来自HDMI输入模块7的视频数据后，输入超高清视频收发模块8在控制模块6的控制下解码视频数据，并将解码好的数据送入超分辨率智能处理模块3的超分辨算法实现模块14。超分辨算法实现模块14在控制模块6协助下自SD卡模块21中读取编译的超分辨率代码。同时，SFP+接口输入模块10可以用来传输网口输入的超分辨率算法所用到的数据，其可以将数据送入视频输出模块5的视频分割算法模块18，再通过视频分割算法模块18将数据从高速信号互联模块11送到超分辨算法实现模块14，这一功能是为超分辨率算法的调试过程中与计算机交互的需求所保留的。对视频输入模块4中输入的解码后的视频数据进行超分辨率运算，其中还会配合DDR4高速视频缓存模块9完成视频数据存储或者调用、配合DDR4高速数据缓存模块13完成超分辨率算法运算数据的存储或者调用。对视频数据完成超分辨率处理后，超分辨算法实现模块14将数据送入高速信号互联模块11，高速信号互联模块11负责将数据发送给视频输出模块5。视频输出模块5的视频分割算法模块18接收来自超分辨率智能处理模块3的超分辨率算法处理后的数据，然后将数据发送给输出超高清视频收发模块17。输出超高清视频收发模块17在控制模块6的控制下编码视频数据，并将编码好的数据送入HDMI输出接口16。HDMI输出接口16将数据输出至显示设备。视频分割算法模块18可以由Flash模块23中读取固化好的视频分割算法，完成8K画面按左上，右上，左下，右下分割成四幅4K画面，最后在4K显示设备上输出，也可以不进行视频分割，直接在8K显示设备上输出。
Claims (1)
1.一种8K视频的超分辨率处理与显示平台，其特征在于，包括：电源供给模块（1）、系统时钟模块（2）、超分辨率智能处理模块（3）、视频输入模块（4）、视频输出模块（5）和控制模块（6）；
所述电源供给模块（1）与系统时钟模块（2）、超分辨率智能处理模块（3）、视频输入模块（4）、视频输出模块(5)和控制模块(6)连接，为其提供稳定工作所需的电源；系统时钟模块（2）与超分辨率智能处理模块（3）、视频输入模块（4）、视频输出模块（5）和控制模块（6）连接，提供所需的工作时钟；超分辨率智能处理模块（3）与视频输入模块（4）、视频输出模块（5）及控制模块（6）相连，视频数据经由视频输入模块（4）流入超分辨率智能处理模块（3），超分辨率智能处理模块（3）完成超分辨率处理之后将视频流输入视频输出模块（5）；视频输入模块（4）与控制模块（6）相连；视频输出模块（5）与控制模块（6）相连；其中：
所述超分辨率智能处理模块（3）包括DDR4高速视频缓存模块（9）、SFP+接口输入模块（10）、高速信号互联模块（11）、DDR4高速数据缓存模块（13）和超分辨算法实现模块（14）；所述DDR4高速视频缓存模块（9）、高速信号互联模块（11）及DDR4高速数据缓存模块（13）分别与超分辨算法实现模块（14）相连；超分辨算法实现模块（14）由第一FPGA芯片（20）及SD卡（21）组成；
所述视频输入模块（4）包括HDMI输入模块（7）和输入超高清视频收发模块（8）；其中HDMI输入模块（7）包含三路独立的HDMI2.0输入通道，输入超高清视频收发模块（8）包含3块HDMI视频处理芯片，HDMI输入模块（7）的每路HDMI2.0输入通道分别与输入超高清视频收发模块（8）的一块芯片相连；
所述视频输出模块（5），包括HDMI输出接口（16）、输出超高清视频收发模块 (17)、DDR3高速视频缓存模块（15）和视频分割算法模块（18）； 其中HDMI输出接口（16）包含五路HDMI2.0输出通道，输出超高清视频收发模块 (17)包含五片HDMI视频处理芯片，输出超高清视频收发模块（17）的每片芯片分别与HDMI输出接口（16）的一路独立的HDMI2.0输出通道相连；输出超高清视频收发模块（17）与视频分割算法模块（18）相连；DDR3高速视频缓存模块（15）与视频分割算法模块（18）相连；视频分割算法模块（18）包括第二FPGA芯片（22）及Flash模块（23），第二FPGA芯片（22）连接Flash模块（23）；
所述控制模块（6），包括HDMI收发芯片控制模块（12）与系统加载模块（19），各自独立；
所述超分辨率智能处理模块（3）的SFP+接口输入模块（10）包含8个SFP+网口，用来传输网口输入的超分辨率算法所用到的数据，与视频输出模块（5）中的视频分割算法模块（18）相连，高速信号互联模块（11）与视频分割算法模块（18）相连，超分辨算法实现模块（14）与视频输入模块（4）的输入超高清视频收发模块（8）及控制模块（6）的系统加载模块（19）相连；视频输入模块（4）的输入超高清视频收发模块（8）和控制模块（6）的HDMI收发芯片控制模块（12）相连；视频输出模块（5）的输出超高清视频收发模块(17)与控制模块（6）的HDMI收发芯片控制模块（12）相连；
所述输出超高清视频收发模块（17）在控制模块（6）的控制下编码视频数据，并将编码好的数据送入HDMI输出接口（16）；HDMI输出接口（16）将数据输出至显示设备；视频分割算法模块（18）能够由Flash模块（23）中读取固化好的视频分割算法，完成8K画面按左上、右上、左下和右下分割成四幅4K画面，在4K显示设备上输出，或者不进行视频分割，直接在8K显示设备上输出。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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