CN115250389A - 一种光网络终端 - Google Patents

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CN115250389A CN202210707223.6A CN202210707223A CN115250389A CN 115250389 A CN115250389 A CN 115250389A CN 202210707223 A CN202210707223 A CN 202210707223A CN 115250389 A CN115250389 A CN 115250389A
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Abstract

本申请公开了一种光网络终端，包括：MAC芯片和PHY芯片。其中，PHY芯片包括：下联端口和寄存器，寄存器存储所述PHY芯片的输出速率。MAC芯片设有上联端口，与光线路终端连接。接口配置模块，用于获取所述PHY芯片的输出速率和所述PHY芯片的输入速率，所述PHY芯片的输入速率大于PHY芯片的输出速率时，配置所述PHY芯片的输入速率等于PHY芯片的输出速率。QOS功能模块对接收的数据包进行队列排序，将排序在先的一部分数据包发送至所述PHY芯片，排序在后的一部分数据包发送至所述数据缓存模块，将高优先级数据流传送给PHY芯片，将低优先级数据流丢弃，有效避免数据包的无序丢失。

Description

一种光网络终端
技术领域
本申请涉及通信技术领域，尤其涉及一种光网络终端。
背景技术
光网络终端，是指通过光纤介质进行传输，将光信号调制解调为其他协议信号的网络设备。光网络终端是大型局域网、城域网和广域网的中继传输设备。
单端口光网络终端具有一个下联端口和一个上联端口，其中下联端口与用户终端连接，上联端口与光线路终端连接，通常，上联端口的速率大于下联端口的速率时，来自光线路终端的下行数据流超过下联端口的速率会产生拥塞，造成数据包无序丢失。
发明内容
本申请提供了一种光网络终端，以解决来自OLT的下行数据流拥塞造成的数据包无序丢失的问题。
为了解决上述技术问题，本申请实施例公开了如下技术方案：
本申请实施例公开了一种光网络终端，包括：MAC芯片和PHY芯片；
所述PHY芯片包括：
下联端口，与用户终端连接；
寄存器，用于存储所述PHY芯片的输出速率；
所述MAC芯片包括：
上联端口，与光线路终端连接；
MAC协议端口，与所述PHY芯片连接；所述PHY芯片的输入速率等于所述MAC芯片的输出速率；
接口配置模块，用于获取所述PHY芯片的输出速率和所述PHY芯片的输入速率，所述PHY芯片的输入速率大于PHY芯片的输出速率时，配置所述PHY芯片的输入速率等于PHY芯片的输出速率；
数据缓存模块；
QOS功能模块，用于对接收的数据包进行队列排序，将排序在先的一部分数据包发送至所述PHY芯片，排序在后的一部分数据包发送至所述数据缓存模块。
本申请的有益效果：
本申请公开了一种光网络终端，包括：MAC芯片和PHY芯片。其中，PHY芯片包括：下联端口和寄存器，寄存器存储所述PHY芯片的输出速率。MAC芯片设有上联端口，与光线路终端连接。接口配置模块，用于获取所述PHY芯片的输出速率和所述PHY芯片的输入速率，所述PHY芯片的输入速率大于PHY芯片的输出速率时，配置所述PHY芯片的输入速率等于PHY芯片的输出速率。QOS功能模块对接收的数据包进行队列排序，将排序在先的一部分数据包发送至所述PHY芯片，排序在后的一部分数据包发送至所述数据缓存模块，将高优先级数据流传送给PHY芯片，将低优先级数据流丢弃，有效避免数据包的无序丢失。
附图说明
为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
图1为根据一些实施例的一种光网络终端的连接关系图；
图2为根据一些实施例的一种光网络终端的连接关系图二；
图3为根据一些实施例的一种光网络终端的结构示意图；
图4为根据一些实施例的一种光网络终端的通信示意图；
图5为根据一些实施例的一种PHY芯片结构示意图；
图6为根据一些实施例的一种PHY芯片通信示意图；
图7为根据一些实施例的一种MAC芯片结构示意图；
图8为根据一些实施例的一种MAC芯片通信示意图；
图9为根据一些实施例的一种光网络终端的结构示意图；
图10为根据一些实施例的一种光网络终端的通信示意图。
具体实施方式
下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
宽带光纤接入的主要应用类型包括：FTTH、FTTO和FTTB，不同应用类型下用户侧设备的形态也不同。FTTH、FTTO的用户侧设备由单个用户使用，称为ONT(Optical networkterminal，光网络终端)，ONT就是我们俗称的光猫。
图1为根据一些实施例的一种光通信系统的连接关系图。如图1所示，远端服务器1000通过光纤101、光模块200、光网络终端100及网线103，与本地信息处理设备2000之间建立了双向光通信系统。
光纤101的一端连接远端服务器1000，另一端通过光模块200与光网络终端100连接。网线103的一端连接本地信息处理设备2000，另一端连接光网络终端100。
本地信息处理设备2000与远端服务器1000的连接由光纤101与网线103完成；而光纤101与网线103之间的连接由光模块200和光网络终端100完成。
光模块200中，光口被配置为与光纤101连接，从而使得光模块200与光纤101建立双向的光信号连接；电口被配置为接入光网络终端100中，从而使得光模块200与光网络终端100建立双向的电信号连接。光模块200实现光信号与电信号的相互转换，从而使得光纤101与光网络终端100之间建立连接。
光网络终端100上设置光模块接口102和网线接口104。光模块接口102被配置为接入光模块200，从而使得光网络终端100与光模块200建立双向的电信号连接；网线接口104被配置为接入网线103，从而使得光网络终端100与网线103建立双向的电信号连接。光模块200与网线103之间通过光网络终端100建立连接。光模块200的上位机除光网络终端100之外还可以包括光线路终端(Optical Line Terminal，OLT)等。
图2为根据一些实施例的一种光网络终端的连接关系图二。如图2中所示，本申请的光网络终端具有一个下联端口和一个上联端口，其中下联端口与用户终端连接，一个上联端口与OLT(optical line terminal，光线路终端)连接。
数据在光线路终端与光网络终端之间的传输为双向的，数据在用户终端与光网络终端之间的传输为双向的。
用户终端包括但不限于电脑、Pad等终端产品。
光网络终端与用户终端之间通过协商确定速率，通常称为协商速率。光线路终端与光网络终端之间的传输速率大于用户终端与光网络终端之间的传输速率。为方便表述，以下将光线路终端与光网络终端之间的传输速率称为第一传输速率；用户终端与光网络终端之间的传输速率称为第二传输速率，也称为第二传输速率。
通常，第一传输速率为2.5G，第二传输速率为10M、100M、1000M或2.5G中的一种。当第一传输速率大于第二传输速率，如：第一传输速率为2.5G、第二传输速率为10M，或第一传输速率为2.5G、第二传输速率为100M，或第一传输速率为2.5G、第二传输速率为1000M时，由光线路终端经光网络终端下行至用户终端时，光线路终端与用户终端发生拥堵，造成部分数据包的丢失。
图3为根据一些实施例的一种光网络终端的结构示意图。本申请提供的光网络终端，包括MAC芯片和PHY芯片，其中PHY芯片与用户终端连接，MAC芯片与光线路终端连接。PHY芯片设置下联端口与用户终端连接，商定协议速率并将协议速率存储至PHY芯片的寄存器内。
图4为根据一些实施例的一种光网络终端的通信示意图。MAC芯片接收光线路终端发送的数据包，经数据包发送至PHY芯片，PHY芯片再将数据包发送至用户终端。MAC芯片读取PHY芯片与用户终端之间的第二传输速率，和MAC芯片与光线路终端之间的第一传输速率，当第一传输速率大于第二传输速率时，设置MAC芯片与PHY芯片之间的通信速率第三传输速率小于或等于第二传输速率。设置后，光线路终端与MAC芯片之间的第一传输速率大于MAC芯片与PHY芯片之间的通信速率，将光线路终端与用户终端之间产生的信号拥堵设置于MAC芯片处。MAC芯片根据数据包携带的优先级标记对接收到的数据包进行队列排序,将排序在先的一部分数据包发送至PHY芯片，排序在后的一部分数据包发送至数据缓存模块。其中，发送至PHY芯片的数据包的报文长度总和小于或等于第二传输速率对应的数据长度阈值。QOS功能模块将排序在后的一部分数据包发送至数据缓存模块，避免了数据包丢失。
根据以上内容可知，MAC芯片的输入速率为第一传输速率，MAC芯片的输出速率为第三传输速率；PHY芯片的输入速率为第三传输速率；PHY芯片的输出速率为第二传输速率。MAC芯片的输出速率等于PHY芯片的输入速率。
当检测到PHY芯片的输入速率大于PHY芯片的输出速率时，设置PHY芯片的输出速率等于或小于PHY芯片的输出速率。因PHY芯片的输出速率等于MAC芯片输出速率，则设置后，MAC芯片的输入速率大于MAC芯片的输出速率，将光线路终端与用户终端之间产生的信号拥堵设置于MAC芯片处。MAC芯片根据数据包携带的优先级标记对接收到的数据包进行队列排序,将排序在先的一部分数据包发送至PHY芯片，排序在后的一部分数据包发送至数据缓存模块。其中，发送至PHY芯片的数据包的报文长度总和小于或等于MAC芯片的输出速率对应的数据长度阈值。QOS功能模块将排序在后的一部分数据包发送至数据缓存模块，避免了数据包丢失。
MAC芯片设有速率读取模块，读取PHY芯片的寄存器内存储的第二传输速率即PHY芯片的输出速率。接口配置模块获取MAC芯片的输入速率即第一传输速率，当第一传输速率大于第二传输速率时，设置MAC芯片与PHY芯片之间的通信速率小于或等于第二传输速率。设置后，光线路终端与MAC芯片之间的第一传输速率大于MAC芯片与PHY芯片之间的通信速率，将光线路终端与用户终端之间产生的信号拥堵设置于MAC芯片处。MAC芯片具有QOS功能模块，根据数据包携带的优先级标记对接收到的数据包进行队列排序,将排序在先的一部分数据包发送至PHY芯片，排序在后的一部分数据包发送至数据缓存模块。其中，发送至PHY芯片的数据包的报文长度总和小于或等于第二传输速率对应的数据长度阈值。QOS功能模块将排序在后的一部分数据包发送至数据缓存模块，避免了数据包丢失。
本申请公开的光网络终端的上联端口与下联端口均为单一端口。上联端口为光网络终端与光线路终端的连接端口，下联端口为光网络终端与用户终端的连接端口。上联端口与下联端口均为单一端口的光网络终端，为该光网络终端有且仅有一个上联端口与光线路终端连接，有且仅有一个下联端口与用户终端连接。
在本申请中，光网络终端包括：协议芯片和物理层芯片，协议芯片设有第一端口与光线路终端连接，协议芯片和物理层芯片之间设置MDIO接口，物理层芯片设有第一通信接口与用户终端连接。
协议芯片，MAC(Media Access Control，媒体访问控制子层协议)芯片，该协议位于OSI七层协议中数据链路层的下半部分，主要负责控制与连接物理层的物理介质。在发送数据的时候，MAC协议可以事先判断是否可以发送数据，如果可以发送将给数据加上一些控制信息，最终将数据以及控制信息以规定的格式发送到物理层；在接收数据的时候，MAC协议首先判断输入的信息并是否发生传输错误，如果没有错误，则去掉控制信息发送至LLC层。以太网MAC由IEEE-802.3以太网标准定义。
物理层芯片，PHY芯片是物理接口收发器，它实现物理层，包括MII/GMII(介质独立接口)子层、PCS(物理编码子层)、PMA(物理介质附加)子层、PMD(物理介质相关)子层、MDI子层。物理层定义了数据传送与接收所需要的电与光信号、线路状态、时钟基准、数据编码和电路等，并向数据链路层设备提供标准接口。物理层的芯片称之为PHY。数据链路层则提供寻址机构、数据帧的构建、数据差错检查、传送控制、向网络层提供标准的数据接口等功能。
图5为根据一些实施例的一种PHY芯片结构示意图，图6为根据一些实施例的一种PHY芯片通信示意图。如图5和图6中所示，PHY芯片设有下联端口与用户终端连接。PHY芯片设有网速协商模块，通过下联端口与用户终端连接，与用户终端第二传输速率，并获取PHY芯片与用户终端的第二传输速率存储至寄存器内。PHY芯片设有第二通信端口与MAC芯片连接，MAC芯片通过第二通信端口获取寄存器内存储的第二传输速率，根据第二传输速率设置MAC芯片与PHY芯片之间的传输速率。
网速协商模块，与所述下联端口连接，获取用户终端的最高输入速率阈值和PHY芯片的最高输出速率阈值；当用户终端的最高输入速率阈值大于或等于所述PHY芯片的最高输出速率阈值时，配置PHY芯片的输出速率为PHY芯片的最高输出速率阈值；当用户终端的最高输入速率阈值小于PHY芯片的最高输出速率阈值，配置PHY芯片的输出速率为用户终端的最高输入速率阈值；
具体的，PHY芯片设置第一通信接口即下联端口，用户终端连接，通过网络协议商定PHY芯片与用户终端之间的网络速率，称为协议速率。PHY芯片设有寄存器，用于存储PHY芯片与用户终端之间的协议速率。PHY芯片设置网速协商模块，与第一通信接口连接，通过第一通信接口与用户终端，用于获取用户终端的最高速率，通过与PHY芯片的最高速率比对，确定PHY芯片与用户终端之间第二传输速率。
PHY芯片与用户终端设备通过第一通信接口连接，PHY芯片与用户终端会把双方支持的最高速率中比较低的一个作为第二传输速率，比如PHY芯片最高支持第一网络速率，如1000M，用户终端最高支持第二网络速率，如100M，那么PHY芯片与用户终端之间的第二传输速率为第二网络速率，此时光网络终端与用户终端之间的第二传输速率为第二网络速率。
PHY芯片与用户终端设备通过第一通信接口连接，PHY芯片最高支持第一网络速率，用户终端最高支持第二网络速率，第一网络速率大第二网络速率时，PHY芯片与用户终端的第二传输速率为第二网络速率。PHY芯片与用户终端的第二传输速率即为第二传输速率。
PHY芯片设有第二通信接口与MAC芯片连接，第二通信接口为MDIO接口，MAC芯片设置速率读取模块，通过第二通信接口读取设置于PHY芯片的寄存器内的第二传输速率。PHY芯片设置PHY协议接口，与MAC芯片连接。
图7为根据一些实施例的一种MAC芯片结构示意图，图8为根据一些实施例的一种MAC芯片通信示意图。如图7和图8中所示，MAC芯片还设置速率读取模块、MAC协议接口、数据缓存模块、QOS功能模块和接口配置模块。其中，接口配置模块分别与速率读取模块、MAC协议接口连接，通过获取速率读取模块中的第二传输速率，配置MAC协议接口的接口速率。
MAC芯片设置MAC协议接口，与PHY芯片连接。MAC芯片设置接口配置模块，根据读取到的第二传输速率配置MAC协议接口速率。
具体的，MAC芯片的速率读取模块通过第二通信接口读取设置于PHY芯片的寄存器内的第二传输速率，接口配置模块根据读取到的第二传输速率配置MAC协议接口与PHY协议接口的接口速率。如PHY芯片与用户终端的第二传输速率为第二网络速率，例如第二网络速率为100M；则设置MAC协议接口的接口速率为第二网络速率为第二网络速率。如PHY芯片与用户终端的第二传输速率为第一网络速率，例如第一网络速率为1000M；则设置MAC协议接口的接口速率为第一网络速率。
PHY芯片跟MAC芯片间通信接口根据速率不同，进行适应性设置。如MAC协议接口可以为SGMII接口，SGMII接口支持10M、100M、1000M速率；MAC协议接口还可以为HiSGMII接口，HiSGMII接口支持2.5G速率。
在本申请中，上联端口的第一传输速率为2.5G光网络终端的网口每次插入终端设备都会读取网口的第二传输速率，当第二传输速率为10M、100M、1000M中一种时，将PHY芯片与MAC芯片之间的协议接口设置为SGMII接口；当第二传输速率为2.5G时，将PHY芯片与MAC芯片之间的协议接口设置为HiSGMII接口。
如果MAC芯片的最大接口速率小于PHY芯片的最大接口速率，且MAC芯片的最大接口速率小于光网络终端与用户终端之间的第二传输速率，则设置MAC协议接口与PHY协议接口的接口速率为MAC芯片的最大接口速率。例如：MAC芯片的最大接口速率为100M，PHY芯片的最大接口速率为1000M，且光网络终端与用户终端之间的第二传输速率为1000M，则MAC协议接口与PHY协议接口的接口速率为MAC芯片的最大接口速率100M。
在报文由光线路终端向用户终端传递的过程中，也可称为报文下行，第一传输速率大于MAC协议接口与PHY协议接口的接口速率，MAC芯片的QOS功能模块将接收到的数据流中优先级别低的数据流缓存至数据缓存区域。
光网络终端下发的数据包携带优先级标记，优先级标记包括第一优先级标记、第二优先级标记和第三优先级标记，根据协议第一优先级标记的数据流的优先级别大于第二优先级标记的数据包的优先级别。MAC芯片的QOS功能模块根据数据包携带的优先级标记对接收到的数据包进行队列排序，然后按照排序顺序将排序在前的数据包优先发送出去。根据第一传输速率与协议速率的差值，将拥塞的排序在后的数据包存储至数据缓存区。
进一步，MAC芯片的QOS功能模块根据数据包携带的优先级标记对接收到的数据包进行队列排序时，对于同一优先级的数据包按照接收时间顺序排列，接收时间在先的数据包其排序在前，接收时间在后的数据包其排序在后。
当第一传输速率大于MAC协议接口与PHY协议接口的接口速率时，QOS功能模块将拥塞的数据包传递至数据缓存区。具体的，MAC芯片的QOS功能模块根据数据包携带的优先级标记对接收到的数据包进行队列排序，然后按照排序顺序将排序在前的数据包优先发送出去，优先发送出去的数据包的流量总和小于或等于第二传输速率对应的数据长度阈值。
在本申请中，MAC芯片的协议接口发送数据包后，向QOS功能模块反馈数据包发送标记，QOS功能模块根据数据包发送标记对已发送的数据包进行计数，当高优先级的数据包发送完成后，获取数据缓存区内存储的数据包，按照优先级顺序进行发送。
QOS(Quality of Service，即服务质量)，IP QoS是指IP网络的一种能力，即在跨越多种底层网络技术(MP、FR、ATM、Ethernet、SDH、MPLS等)的IP网络上，为特定的业务提供其所需要的服务。服务质量包括：传输的带宽、传输的时延和抖动、数据的丢包率、网络中存在资源竞争。
发送至数据缓存模块的数据包报文总长度大于数据缓存模块的存储阈值时，丢弃排序在后的部分数据包。
如果数据缓存区内存储的数据包总流量超出数据缓存区容量，则将根据数据包的优先级和接收时间将多余的数据包丢弃。在丢弃时，首先丢弃优先级别最低的数据包，对于相同等级的优先级数据包，先丢弃时间在先的数据缓存区的数据包。
如果数据缓存区内存储的数据包总流量超出数据缓存区容量，按照数据包的队列排序，倒序进行丢弃。在丢弃时，首先丢弃优先级别最低的数据包，对于相同等级的优先级数据包，先丢弃时间在先的数据缓存区的数据包。
图9为根据一些实施例的一种光网络终端的结构示意图，图10为根据一些实施例的一种光网络终端的通信示意图。如图中所示，PHY芯片与用户终端之间通过网络协议约定第二传输速率，并将第二传输速率存储于PHY芯片的寄存器内。MAC芯片与光线路终端的传输速率大于第二传输速率时，MAC芯片的接口配置模块配置MAC协议接口的网速为第二传输速率。MAC芯片的QOS功能模块接收携带有优先级标记的数据包，并对接收到的数据包队列排序，将第二传输速率范围内的数据包发送至PHY芯片，超出第二传输速率范围内的数据包存储至数据缓存模块。
MAC芯片的QOS功能模块接收携带有优先级标记的数据包，并对接收到的数据包队列进行排序，将排序在先的一部分数据包发送至PHY芯片，排序在后的一部分数据包发送至数据缓存模块。其中，发送至PHY芯片的数据包的报文长度总和小于或等于第二传输速率对应的数据长度阈值。
数据包携带优先级标记、数据包长度标记，根据数据包长度标记计算第二传输速率允许发送的数据包数量。根据数据包排序，将排序在前的、第二传输速率范围内的数据包发送至PHY芯片。PHY芯片将数据包发送出去，并反馈已发送标记至MAC芯片的QOS功能模块。当接收到需要发送的数据包已发送完成的标记后，即接收到需要发送至PHY芯片的数据包中最后一个数据包的已发送标记，QOS功能模块读取数据缓存模块内缓存的数据包，并转发至PHY芯片。
本申请公开的光网络终端，包括MAC芯片和PHY芯片，其中PHY芯片与用户终端连接，MAC芯片与光线路终端连接。PHY芯片设置下联端口与用户终端连接，商定协议速率并将协议速率存储至PHY芯片的寄存器内。MAC芯片设有速率读取模块，读取PHY芯片的寄存器内存储的第二传输速率。接口配置模块获取光线路终端与MAC芯片的第一传输速率，当第一传输速率大于第二传输速率时，设置MAC芯片与PHY芯片之间的通信速率小于或等于第二传输速率。设置后，光线路终端与MAC芯片之间的第一传输速率大于MAC芯片与PHY芯片之间的通信速率，将光线路终端与用户终端之间产生的信号拥堵设置于MAC芯片处。MAC芯片具有QOS功能模块，根据数据包携带的优先级标记对接收到的数据包进行队列排序,将排序在先的一部分数据包发送至PHY芯片，排序在后的一部分数据包发送至数据缓存模块。其中，发送至PHY芯片的数据包的报文长度总和小于或等于第二传输速率对应的数据长度阈值。QOS功能模块将排序在后的一部分数据包发送至数据缓存模块，避免了数据包丢失。进一步，当接收到需要发送的数据包已发送完成的标记后，即接收到需要发送至PHY芯片的数据包中最后一个数据包的已发送标记，QOS功能模块读取数据缓存模块内缓存的数据包，并转发至PHY芯片。
在本申请中，为方便表述，PHY芯片的下联端口即为PHY芯片的输出端口；PHY芯片的第二通信端口为PHY芯片的输入端口。MAC芯片的MAC协议端口为MAC芯片的输出端口，上联端口为MAC芯片的输入端口。
本申请公开的光网络终端的自适应方法，通过获取上联端口的第一传输速率和下联端口的第二传输速率，第一传输速率大于第二传输速率时，将MAC芯片与PHY芯片之间的接口速率配置为第二传输速率。MAC芯片具有QOS功能模块，根据数据包携带的优先级标记对接收到的数据包进行队列排序,将排序在先的一部分数据包发送至PHY芯片，排序在后的一部分数据包发送至数据缓存模块。其中，发送至PHY芯片的数据包的报文长度总和小于或等于第二传输速率对应的数据长度阈值。QOS功能模块将排序在后的一部分数据包发送至数据缓存模块，避免了数据包丢失。
本申请光网络终端的自适应方法适用于上联端口与下联端口均为单一端口的光网络终端。
进一步，当接收到需要发送的数据包已发送完成的标记后，即接收到需要发送至PHY芯片的数据包中最后一个数据包的已发送标记，QOS功能模块读取数据缓存模块内缓存的数据包，并转发至PHY芯片。
由于以上实施方式均是在其他方式之上引用结合进行说明，不同实施例之间均具有相同的部分，本说明书中各个实施例之间相同、相似的部分互相参见即可。在此不再详细阐述。
需要说明的是，在本说明书中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或暗示这些实体或操作之间存在任何这种实际的关系或顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的电路结构、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种电路结构、物品或者设备所固有的要素。在没有更多限制的情况下，有语句“包括一个……”限定的要素，并不排除在包括所述要素的电路结构、物品或者设备中还存在另外的相同要素。
本领域技术人员在考虑说明书及实践本申请的公开后，将容易想到本申请的其他实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由权利要求的内容指出。
以上所述的本申请实施方式并不构成对本申请保护范围的限定。

Claims (10)

1.一种光网络终端，其特征在于，包括：MAC芯片和PHY芯片；
所述PHY芯片包括：
下联端口，与用户终端连接；
寄存器，用于存储所述PHY芯片的输出速率；
所述MAC芯片包括：
上联端口，与光线路终端连接；
MAC协议端口，与所述PHY芯片连接；所述PHY芯片的输入速率等于所述MAC芯片的输出速率；
接口配置模块，用于获取所述PHY芯片的输出速率和所述PHY芯片的输入速率，所述PHY芯片的输入速率大于PHY芯片的输出速率时，配置所述PHY芯片的输入速率等于PHY芯片的输出速率；
数据缓存模块；
QOS功能模块，用于对接收的数据包进行队列排序，将排序在先的一部分数据包发送至所述PHY芯片，排序在后的一部分数据包发送至所述数据缓存模块。
2.根据权利要求1所述的光网络终端，其特征在于，所述QOS功能模块还用于获取所述PHY芯片的输出速率对应的数据长度阈值；发送至所述PHY芯片的数据包长度的总和小于或等于所述数据长度阈值。
3.根据权利要求1所述的光网络终端，其特征在于，所述PHY芯片还包括：网速协商模块，与所述下联端口连接，获取所述用户终端的最高输入速率阈值和所述PHY芯片的最高输出速率阈值；所述用户终端的最高输入速率阈值大于或等于所述PHY芯片的最高输出速率阈值，配置所述PHY芯片的输出速率为所述PHY芯片的最高输出速率阈值；所述用户终端的最高输入速率阈值小于所述PHY芯片的最高输出速率阈值，配置所述PHY芯片的输出速率为所述用户终端的最高输入速率阈值；
所述寄存器与所述网速协商模块连接，用于存储所述PHY芯片的输出速率。
4.根据权利要求1所述的光网络终端，其特征在于，所述PHY芯片包括第二通信端口，与所述MAC协议接口通信连接。
5.根据权利要求4所述的光网络终端，其特征在于，所述MAC协议接口与所述QOS功能模块连接、所述接口配置模块、所述第二通信端口连接。
6.根据权利要求4所述的光网络终端，其特征在于，所述第二通信端口为MDIO端口。
7.根据权利要求1所述的光网络终端，其特征在于，所述PHY芯片设置数据转发模块，一端与所述协议接口连接，另一端与所述下联端口连接。
8.根据权利要求7所述的光网络终端，其特征在于，所述QOS功能模块还用于接收所述协议接口发送的已发送标记，获取所述数据缓存模块内的数据包，并将所述数据包发送至所述MAC协议接口。
9.根据权利要求7所述的光网络终端，其特征在于，所述QOS功能模块还用于接收所述协议接口发送的已发送标记，当所述MAC芯片的输入速率小于所述MAC芯片的输出速率时，获取所述数据缓存模块内的数据包，并将所述数据包发送至所述MAC协议接口。
10.根据权利要求1所述的光网络终端，其特征在于，所述QOS功能模块还用于发送至所述数据缓存模块的数据包报文总长度大于所述数据缓存模块的存储阈值时，丢弃排序在后的部分数据包。
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* Cited by examiner, † Cited by third party
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