CN115209483A - Aau前传接口、aau及aau前传接口速率调整方法 - Google Patents

Abstract

本申请实施例提供了AAU前传接口、AAU及AAU前传接口速率调整方法，应用于通信技术领域，利用第一预处理模块及第二预处理模块对数据进行位宽的调整，通过数字信号的位宽转换方法，实现了不同数字信号位宽的速率模式之间的切换，实现了前传接口10G速率模式及25G速率模式的切换，并且10G速率模式及25G速率模式共用一套FPGA，可以减少AAU前传接口中FPGA的数量，节约了AAU前传接口的成本。

Description

AAU前传接口、AAU及AAU前传接口速率调整方法

技术领域

本申请涉及通信技术领域，特别是涉及AAU前传接口、AAU及AAU前传接口速率调整方法。

背景技术

基站系统中AAU(Active Antenna Unit，有源天线单元)与BBU(Building Baseband Unite，基带处理单元)连接示意图如图1所示，BBU与AAU之间的连接接口称为前传接口，前传接口一般使用CPRI(Common Public Radio Interface，通用公共无线电接口)协议或者eCPRI(enhanced CPRI，增强型CPRI)协议。

4G(the 4th generation mobile communication technolog，第四代移动通信系统)基站系统中，AAU的前传接口仅支持2.5G、5G、10G等10G以下的速率模式的切换，而5G(5th generation mobile networks或5th generation wireless systems，第五代移动通信技术)基站系统中，AAU的前传接口需要支持25G速率模式，针对当前4G及5G并存场景，以及5G中10G与25G速率模式的切换场景，如何实现前传接口10G及25G速率模式的切换，成为亟待解决的问题。

发明内容

本申请实施例的目的在于提供一种AAU前传接口、AAU及AAU前传接口速率调整方法，以实现前传接口10G及25G速率模式的切换。具体技术方案如下：

第一方面，本申请实施例提供了一种有源天线单元AAU前传接口，包括：

第一收发器模块、时钟模块、第一预处理模块、第一通用公共无线接口CPRI模块、速率转换模块、第二CPRI模块、第二预处理模块及第二收发器模块；

所述速率转换模块，用于向所述第一收发器模块及所述第二收发器模块发送配置信息，以使所述第一收发器模块及所述第二收发器模块均工作在第一速率模式或第二速率模式下，其中，所述第一速率模式下数字信号的位宽大于所述第二速率模式下数字信号的位宽；

所述时钟模块，用于提供所述第一速率模式对应的时钟信号或所述第二速率模式对应的时钟信号；

所述第一收发器模块，用于按照所述速率转换模块的控制信号，在所述第一速率模式或所述第二速率模式下接收输入的电压信号，并将所述电压信号转换为数字信号；

所述第一预处理模块，用于将所述第一收发器模块在第二速率模式下输出的数字信号的位宽调整为第一预设位宽，其中，所述第一预设位宽为所述第一速率模式下数字信号的位宽；

所述第一CPRI模块，用于基于所述第一预设位宽接收并传输所述第一预处理模块输出的数字信号；

所述第二CPRI模块，用于基于所述第一预设位宽接收并传输用于输出的数字信号；

所述第二预处理模块，用于当所述第二收发器模块工作在第二速率模式时，将所述第二CPRI模块输出的数字信号的位宽调整为第二预设位宽，其中，所述第二预设位宽为所述第二速率模式下数字信号的位宽；

所述第二收发器模块，用于按照所述速率转换模块的控制信号，在所述第一速率模式或所述第二速率模式下接收所述第二预处理模块输出的数字信号，并将接收到的数字信号转换为电压信号。

在一种可能的实施方式中，所述时钟模块包括第一锁相环及第二锁相环；

所述第一锁相环，用于提供所述第一速率模式对应的时钟信号；

所述第二锁相环，用于提供所述第二速率模式对应的时钟信号。

在一种可能的实施方式中，所述第一预处理模块，包括：

第一扰乱器，用于对所述第一收发器模块在第一速率模式下输出的数字信号进行扰码；

第二扰乱器，用于对所述第一收发器模块在第二速率模式下输出的数字信号进行扰码；

第一位宽转换器，用于将所述第二扰乱器输出的数字信号的位宽调整为第一预设位宽。

在一种可能的实施方式中，所述第二预处理模块，包括：

第一解扰器，用于当所述第二收发器模块工作在第一速率模式时，对所述第二CPRI模块输出的数字信号进行解扰；

第二位宽转换器，用于当所述第二收发器模块工作在第二速率模式时，将所述第二CPRI模块输出的数字信号的位宽调整为第二预设位宽；

第二解扰器，用于对所述第二位宽转换器输出的数字信号进行解扰。

在一种可能的实施方式中，所述第一收发器模块包括：

第一解码器，用于当所述第一收发器模块工作在第一速率模式时，基于第一速率模式的编解码协议对接收到的数据进行解码；

第二解码器，用于当所述第一收发器模块工作在第二速率模式时，基于第二速率模式的编解码协议对接收到的数据进行解码。

在一种可能的实施方式中，所述第二收发器模块包括：

第一编码器，用于当所述第二收发器模块工作在第一速率模式时，基于第一速率模式的编解码协议对接收到的数据进行编码；

第二编码器，用于当所述第二收发器模块工作在第二速率模式时，基于第二速率模式的编解码协议对接收到的数据进行编码。

在一种可能的实施方式中，所述速率转换模块，包括：

存储介质，用于存储第一速率模式及第二速率模式的配置信息；

切换开关，用于在获取到速率切换指令后，若当前所述第一收发器模块及所述第二收发器模块均工作在第一速率模式下，则向第一收发器模块及所述第二收发器模块发送第二速率模式的配置信息，以使所述第一收发器模块及所述第二收发器模块均切换到第二速率模式下；若当前所述第一收发器模块及所述第二收发器模块均工作在第二速率模式下，则向第一收发器模块及所述第二收发器模块发送第一速率模式的配置信息，以使所述第一收发器模块及所述第一收发器模块均切换到第二速率模式下。

在一种可能的实施方式中，所述存储介质包括：

地址数据存储单元：用于存储所述前传接口中收发器的地址数据；

第一速率模式参数存储单元：用于存储第一速率模式下收发器的配置数据；

第二速率模式参数存储单元：用于存储第二速率模式收发器的配置数据。

在一种可能的实施方式中，所述第一收发器模块还用于：当所述第一收发器模块切换到第一速率模式后，向外部时钟芯片发送第一消息，以使外部时钟芯片利用所述时钟模块提供第一速率模式对应的时钟信号；当所述第一收发器模块切换到第二速率模式后，向外部时钟芯片发送第二消息，以使外部时钟芯片利用所述时钟模块提供第二速率模式对应的时钟信号。

第二方面，本申请实施例提供了一种有源天线单元AAU前传接口速率调整方法，应用于本申请中任一所述的前传接口，所述方法包括：

检测所述AAU的前传接口是否有光信号；

在所述AAU的前传接口检测到光信号的情况下，检测所述AAU的前传接口是否与基带处理单元BBU的接口的速率相匹配；

若否，则利用所述AAU前传接口的速率转换模块将所述AAU前传接口由当前速率模式切换到另一速率模式下。

第三方面，本申请实施例提供了一种AAU，包括本申请中任一所述的前传接口。

本申请实施例有益效果：

本申请实施例提供的AAU前传接口、AAU及AAU前传接口速率调整方法，利用第一预处理模块及第二预处理模块对数据进行位宽的调整，通过数字信号的位宽的转换，实现了不同数字信号位宽的速率模式之间的切换，实现了前传接口10G速率模式及25G速率模式的切换，并且10G速率模式及25G速率模式共用一套FPGA，可以减少AAU前传接口中FPGA的数量，节约了AAU前传接口的成本。当然，实施本申请的任一产品或方法并不一定需要同时达到以上所述的所有优点。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为相关技术中AAU与BBU连接场景的一种示意图；

图2为相关技术中4G基站系统中的前传接口的一种示意图；

图3为相关技术中5G基站系统中的前传接口的一种示意图；

图4为本申请实施例的前传接口的第一种示意图；

图5为本申请实施例的前传接口的第二种示意图；

图6为本申请实施例中速率切换配置时序信号的一种示意图；

图7为本申请实施例的AAU前传接口速率调整方法的一种示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员基于本申请所获得的所有其他实施例，都属于本申请保护的范围。

相关技术中，在4G基站系统中，一个单小区、20MHz载波带宽、2x2天线的AAU设备，与BBU进行数据交互需要最小前传接口传输带宽为2.5Gbps。随着小区数量、载波带宽、天线数量的增加，需要前传传输速率几乎成倍增长。针对5G基站系统，用户对5G业务峰值速率有了更高的要求，通常5G的AAU设备具有更大载波带宽，根据应用场所不同收发天线数量可能设计为2x2、4x4、8x8、16x16、32x32、64x64等。5G应用初期可能存在以下场景：

(1)5G小带宽场景：例如广电700MHz频段总带宽仅45M、移动2.1GHz频段总带宽仅55M，频谱资源匮乏，总带宽较小。针对以上频段开发的2x2或者4x4等天线数量较少的AAU设备，当配置为星型连接时，10G前传接口速率完全可以满足数据传输要求。因此，出于对建站成本考虑，使用10G光模块进行站点部署，后期配置为链型连接后，在更换25G光模块，前传接口需自适应为25G速率。

(2)4G向5G过渡升级场景：5G应用初期，运营商在进行基站部署时，考虑到当前5G终端用户较少，因此，外场AAU设备可能先配置为LTE模式连接4G BBU基站运行，当5G用户量逐步提升后，将AAU再配置为NR(New Radio,新空口)模式，连接5G BBU继续运行。由于4GBBU前传接口支持10G接口速率，而5G BBU前传接口支持25G接口速率，在此过渡过程中，需要AAU实现10G/25G自适应切换。

现有4G基站系统主要使用10G及以下接口速率与RRU进行互连，而5G基站系统主要使用25G前传接口与AAU进行互连。因此4G时代前传接口仅支持2.5G/5G/10G速率切换模式，并不支持10G/25G速率切换。

相关技术中，支持2.5G/5G/10G速率切换模式的前传接口FPGA可以如图2所示，包括：SIPO(Serial-In Parallel-Out，串入并出)用于将串行数据转化为并行数据；commadetect and align(字符检测与对齐)用于对数据进行Comma检测与对齐；8B/10B Decoder(解码器)用于采用8B/10B编解码方式，对数据进行解码；RX(Receive，接收)ElasticBuffer(弹性缓冲器)用于实现数据在不同时钟域的转换，还可以用于补偿时钟误差。Scramble(扰乱器)用于对数据进行扰码；RX Cross Clock(接收链路跨时钟)用于接收链路跨时钟域处理。RX Timing 10G用于检测并提供帧头信号，提供RX Reg 10G、RX Eth 10G、RXIq10G模块控制信号和时隙信号；RX Reg 10G用于接收物理控制字和特殊控制字数据解包；RX Eth 10G用于接收以太消息数据解包；RX Iq 10G用于接收IQ数据解包。TX(Transport，发送)Timing 10G用于提供TX Reg 10G、TX Eth 10G、TX Iq 10G、TX Mux 10G模块控制信号和时隙信号；TX Reg 10G用于将物理层控制字，特殊控制字按照CPRI协议打包；TX Eth 10G用于将以太消息数据按照CPRI协议打包；TX Iq 10G用于将IQ数据按照CPRI协议打包；TXMux 10G用于将物理层控制字，以太消息，IQ数据等打包发送至Transceiver。TX CrossClock(发送链路跨时钟)用于发送链路跨时钟域处理；Descramble(解扰器)用于对数据进行解扰。8B/10B Encoder(编码器)用于采用8B/10B编解码方式，对数据进行编码；PhaseAdjust(相位调整)FIFO(First Input First Output，先进先出)用于隔离时钟域，匹配不同时钟域的速率和消除不同时钟域之间的相位差；Polarity Control(发送极性控制)用于发送的数据进行极性控制；PISO(Parallel-In Serial-Out，并入串出)用于将并行数据转化为串行数据。Clock(时钟)PLL(PhaseLockedLoop，锁相环)用于给前传接口产生工作时钟；BUFG(Global clock buffer，全局时钟缓存器)GT(本时钟区域)用于把局部时钟转换为全局时钟，减少时钟延迟；IBUFDS(差分输入时钟缓冲器)GTE4用于将差分时钟转换为单端时钟；OBUFDS(差分输出时钟缓冲器)_GTE4_ADV用于将单端时钟转换为差分时钟。Switch(开关)2.5G/5G/10G用于控制2.5G/5G/10G速率切换。

外部PLL为FPGA系统提供参考时钟，当10G前传接口同步后，使用Transceiver恢复时钟作为PLL参考输入对其输出时钟的频率和相位进行校准，以此形成闭环系统达到整个时钟系统的稳定性。4G基站系统开发之初，CPRI协议暂未对25G接口速率做出定义，10G接口开发依据CPRI协议规定的8B\10B编码方式设计，并行数据位宽采用32bit。在实现2.5G/5G/10G速率切换时，仅通过切换参考时钟频率即可完成接口速率切换。具体实现方式为：当前传接口失步后，驱动侧循环接口速率切换，直到前传接口同步为止。FPGA接收到速率切换指示后，通过DRP(Dynamic Reconfiguration Port，动态重配置端口)接口，将PLL输出时钟切换到不同输出频率下，实现不同接口速率切换。

5G基站中AAU前传接口的示意图可以如图3所示，RX Async Gearbox(异步变速箱)用于64B/66B编码时数据和帧头的组合；TX Async Gearbox(异步变速箱)用于64B/66B编码时数据和帧头的分离；Switch Clock PLL用于切换10G\25G接口速率下的工作时钟；QPPL0用于给Transceiver提供专用时钟。与4G基站中AAU前传接口类似，外部PLL给FPGA系统提供参考时钟，当接口同步后，使用Transceiver恢复时钟作为PLL参考输入对其输出时钟的频率和相位进行校准，以此形成闭环系统来达到整个时钟系统的稳定性。5G时代新版CPRI协议对25G前传接口有了新的规定，依据新版CPRI协议，该方案设计仅支持25G速率的前传接口，由于速率固定参考时钟无需切换。

通过分析可知，5G基站系统前传接口方案与4G基站系统前传接口方案相比为提高接口传输效率，5G前传接口Transceiver内部使用64B/66B编解码，而4G前传接口Transceiver内部使用8B/10B编解码；由于编解码方式的变化，使得5G前传接口Transceiver与CPRI协议侧数据交互的位宽为64bit，而4G前传接口Transceiver与CPRI协议侧数据交互的位宽为32bit。基于以上两点变化，使得原有4G基站系统速率切换方案，无法应用到5G基站系统25G速率的切换。

相关技术中，为了实现AAU中前传接口10G及25G速率模式的切换，在AAU中设置两套前传接口的FPGA(Field-Programmable Gate Array，现场可编程门阵列)，一套为支持4G的10G速率切换模式的前传接口FPGA，一套为支持5G的25G速率的前传接口FPGA。当AAU检测到前传接口当前的FPGA同步失败后，驱动加载另一套FPGA，再次尝试接口同步。重新加载另一套FPGA的过程耗时较大，因此会导致接口同步过程较慢，AAU接入时间变长。并且在AAU中设置两套前传接口的FPGA，增加了AAU的成本。

有鉴于此，本申请实施例提供了一种AAU前传接口，参见图4，包括：

第一收发器模块11、时钟模块12、第一预处理模块13、第一CPRI模块14、速率转换模块15、第二CPRI模块16、第二预处理模块17及第二收发器模块18；

所述速率转换模块15，用于向所述第一收发器模块11及所述第二收发器模块18发送配置信息，以使所述第一收发器模块11及所述第二收发器18模块均工作在第一速率模式或第二速率模式下，其中，所述第一速率模式下数字信号的位宽大于所述第二速率模式下数字信号的位宽；

所述时钟模块12，用于提供所述第一速率模式对应的时钟信号或所述第二速率模式对应的时钟信号；

所述第一收发器模块11，用于按照所述速率转换模块的控制信号，在所述第一速率模式或所述第二速率模式下接收输入的电压信号，并将所述电压信号转换为数字信号；

所述第一预处理模块13，用于将所述第一收发器模块在第二速率模式下输出的数字信号的位宽调整为第一预设位宽，其中，所述第一预设位宽为所述第一速率模式下数字信号的位宽；

所述第一CPRI模块14，用于基于所述第一预设位宽接收并传输所述第一预处理模块输出的数字信号；

所述第二CPRI模块16，用于基于所述第一预设位宽接收并传输用于输出的数字信号；

所述第二预处理模块17，用于当所述第二收发器模块工作在第二速率模式时，将所述第二CPRI模块输出的数字信号的位宽调整为第二预设位宽，其中，所述第二预设位宽为所述第二速率模式下数字信号的位宽；

所述第二收发器模块18，用于按照所述速率转换模块的控制信号，在所述第一速率模式或所述第二速率模式下接收所述第二预设处理模块输出的数字信号，并将接收到的数字信号转换为电压信号。

利用速率转换模块控制前传接口工作的速率模式，当前传接口工作在第一速率模式下时，第一收发器模块接收外部设备输入AAU的电压信号，并将该电压信号转换为数字信号；第一预处理模块接收第一收发器模块输出的数字信号，前传接口工作在第一速率模式下，第一预处理模块不用对数字信号的位宽进行调整；第一CPRI模块接收第一预处理模块输出的数字信号，并将该数字信号传输给AAU的其他模块。第二CPRI模块获取AAU输出的数字信号，第二预处理模块接收第二CPRI模块输出的数字信号，前传接口工作在第一速率模式下，第二预处理模块不用对数字信号的位宽进行调整；第二收发器模块接收第二预处理模块输出的数字信号，将该数字信号转换为电压信号并输出。

当前传接口工作在第二速率模式下时，第一收发器模块接收外部设备输入AAU的电压信号，并将该电压信号转换为数字信号；第二预处理模块接收第一收发器模块输出的数字信号，前传接口工作在第二速率模式下，第一预处理模块需要将数字信号的位宽调整为第一预设位宽(即第一速率模式下数字信号的位宽)；第一CPRI模块接收第一预处理模块输出的数字信号，并将该数字信号传输给AAU的其他模块。第二CPRI模块获取AAU输出的数字信号，第二预处理模块接收第二CPRI模块输出的数字信号，前传接口工作在第二速率模式下，第二预处理模块需要对数字信号的位宽调整为第二预设位宽(即第二速率模式下数字信号的位宽)；第二收发器模块接收第二预处理模块输出的数字信号，将该数字信号转换为电压信号并输出。

一个例子中，以第一速率模式为25G速率模式，第二速率模式为10G速率模式进行具体说明，25G速率模式为5G移动通信技术下的速率，10G速率模式为4G移动通信技术下的速率。第一预设位宽为64bit，第二预设位宽为32bit。第一CPRI模块及第二CPRI模块使用基于5G移动通信技术的CPRI协议进行数据交互，支持的位宽为64bit。

当所述前传接口工作在25G速率模式下时，第一收发器模块及第二收发器模块均基于5G移动通信技术的相关标准进行数据收发，收发的数据的位宽为64bit，第一CPRI模块及第二CPRI模块可以在不变换位宽的情况下进行处理。

所述前传接口工作在10G速率模式下时，第一收发器模块及第二收发器模块均基于4G移动通信技术的相关标准进行数据收发，收发的数据的位宽为32bit，因此需要利用第一预处理模块及第二预处理模块对收发的数据的位宽进行转换，具体的，利用第一预处理模块将第一收发器模块输出的位宽为32bit的数据调整为位宽为64bit的数据，从而第一CPRI模块可以对位宽为64bit的数据进行处理；利用第二预处理模块将第二CPRI模块输出的位宽为64bit的数据调整为位宽为32bit的数据，从而第二收发器模块可以发送位宽为32bit的数据。

在本申请实施例中，利用第一预处理模块及第二预处理模块对数据进行位宽的调整，实现了前传接口10G速率模式及25G速率模式的切换，并且10G速率模式及25G速率模式共用一套FPGA，可以减少AAU前传接口中FPGA的数量，节约了AAU前传接口的成本。

一个例子中，可以通过动态重配置QPLL的方式，来实现第一速率模式及第二速率模式时钟信号的切换，但是采用该方式会造成时钟不稳定，因此在一种可能的实施方式中，所述时钟模块包括第一锁相环及第二锁相环；

所述第一锁相环，用于提供所述第一速率模式对应的时钟信号；

所述第二锁相环，用于提供所述第二速率模式对应的时钟信号。

本申请中使用两个独立的QPLL(即第一锁相环及第二锁相环)为不同接口速率下的Transceiver(收发器)提供参考时钟。一个例子中，QPLL0输出245.76MHz作为10G速率模式的参考时钟，QPLL1输出368.64MHz作为25G速率模式的参考时钟。当前传接口切换为10G速率模式时，驱动将外部时钟芯片将参考时钟频率配置为245.76MHz；当切换为25G速率模式时，驱动将外部时钟芯片将参考时钟频率配置为368.64MHz。一个例子中，如图5所示，时钟模块包括BUFG GT、IBUFDS GTE4、OBUFDS_GTE4_ADV、Switch Clock PLL及QPPL0(第二锁相环)及QPPL1(第一锁相环)。本申请是时候了中使用两个QPLL，可以降低因动态配QPLL引起的速率切换失败风险，提高时钟系统可靠性。

在一种可能的实施方式中，所述第一预处理模块，包括：

第一扰乱器，用于对所述第一收发器模块在第一速率模式下输出的数字信号进行扰码；

第二扰乱器，用于对所述第一收发器模块在第二速率模式下输出的数字信号进行扰码；

第一位宽转换器，用于将所述第二扰乱器输出的数字信号的位宽调整为第一预设位宽。

一个例子中，以第一速率模式为25G速率模式，第二速率模式为10G速率模式为例，当前传接口工作在25G速率模式下时，第一扰乱器基于64B/66B编解码方式进行扰码，扰码后的数字信号无需调整位宽；当前传接口工作在10G速率模式下时，第一扰乱器基于8B/10B编解码方式进行扰码，扰码后的数字信号需要利用第一位宽转换器将位宽调整为64bit。一个例子中，如图5所示，第一预处理模块包括Scramble1(第一扰乱器)、Scramble2(第二扰乱器)、PreProc1(第一位宽转换器)及RX Cross Clock。

在一种可能的实施方式中，所述第二预处理模块，包括：

第一解扰器，用于当所述第二收发器模块工作在第一速率模式时，对所述第二CPRI模块输出的数字信号进行解扰；

第二位宽转换器，用于当所述第二收发器模块工作在第二速率模式时，将所述第二CPRI模块输出的数字信号的位宽调整为第二预设位宽；

第二解扰器，用于对所述第二位宽转换器输出的数字信号进行解扰。

一个例子中，以第一速率模式为25G速率模式，第二速率模式为10G速率模式为例，当前传接口工作在25G速率模式下时，第二CPRI模块输出的数字信号无需进行位宽调整，第一解扰器基于64B/66B编解码方式对第二CPRI模块输出的数字信号进行解扰；当前传接口工作在10G速率模式下时，第二位宽转换器将第二CPRI模块输出的数字信号的位宽由64bit调整为32bit，第二解扰器基于8B/10B编解码方式对位宽调整为32bit数字信号的进行解扰。一个例子中，如图5所示，第二预处理模块包括Descramble1(第一解扰器)、Descramble2(第二解扰器)、PreProc2(第二位宽转换器)及TX Cross Clock。

一个例子中，如图5所示，第一CPRI模块包括：RX Timing Lte、RX Reg Lte、RX EthLte及RX Iq Lte。第二CPRI模块包括：TX Timing Lte、TX Reg Lte、TX Eth Lte、TX Iq Lte及TX Mux Lte。

在一种可能的实施方式中，所述第一收发器模块包括：

第一解码器，用于当所述第一收发器模块工作在第一速率模式时，基于第一速率模式的编解码协议对接收到的数据进行解码；

第二解码器，用于当所述第一收发器模块工作在第二速率模式时，基于第二速率模式的编解码协议对接收到的数据进行解码。

一个例子中，以第一速率模式为25G速率模式，第二速率模式为10G速率模式为例，如图5所示，第一解码器为RX Async Gearbox，第二解码器为8B/10B Decoder，第一收发器模块还包括Comma detect and align、SIPO及RX Elastic Buffer。

在一种可能的实施方式中，所述第一收发器模块还用于：当所述第一收发器模块切换到第一速率模式后，向外部时钟芯片发送第一消息，以使外部时钟芯片利用所述时钟模块提供第一速率模式对应的时钟信号；当所述第一收发器模块切换到第二速率模式后，向外部时钟芯片发送第二消息，以使外部时钟芯片利用所述时钟模块提供第二速率模式对应的时钟信号。一个例子中，例如图5所示，第一收发器模块可以利用时钟模块中的OBUFDS_GTE4_ADV向外部时钟芯片发送第一消息或第二消息。

在一种可能的实施方式中，所述第二收发器模块包括：

第一编码器，用于当所述第二收发器模块工作在第一速率模式时，基于第一速率模式的编解码协议对接收到的数据进行编码；

第二编码器，用于当所述第二收发器模块工作在第二速率模式时，基于第二速率模式的编解码协议对接收到的数据进行编码。

一个例子中，以第一速率模式为25G速率模式，第二速率模式为10G速率模式为例，如图5所示，第一编码器为TX Async Gearbox，第二编码器为8B/10B Encoder，第二收发器模块还包括Phase Adjust FIFO、Polarity Control及PISO。

在一种可能的实施方式中，所述速率转换模块，包括：

存储介质，用于存储第一速率模式及第二速率模式的配置信息；

切换开关，用于在获取到速率切换指令后，若当前所述第一收发器模块及所述第二收发器模块均工作在第一速率模式下，则向第一收发器模块及所述第二收发器模块发送第二速率模式的配置信息，以使所述第一收发器模块及所述第二收发器模块均切换到第二速率模式下；若当前所述第一收发器模块及所述第二收发器模块均工作在第二速率模式下，则向第一收发器模块及所述第二收发器模块发送第一速率模式的配置信息，以使所述第一收发器模块及所述第一收发器模块均切换到第二速率模式下。

配置信息包括寄存器配置地址和寄存器配置值。本申请中采用动态重配配接口实现Transceiver底层相关寄存器的配置，可以查阅技术手册确认10G和25G两种速率下，Transceiver相关寄存器配置值及配置时机。

当FPGA收到软件配置的速率切换指示信号I_Spd_Cfg信号后，通过DRP接口依次将地址和数据配置到Transceiver的DRP接口。配置时序如图6所示，ADR即Address表示地址，DAT即Data表示数据；首先将O_DRPEn和O_DRPWe信号拉高，同时给出地址和数据信号。当检测到I_DRPRdy信号拉高后，表示一个数据配置完成，可以进行下一个数据配置，依次配置完存储的所有数据后，O_Cfg_Done信号拉高，指示本次速率切换完成。其中：Register25G_Cfg_Addr存储地址数据；Register 10G_Cfg_Dat存储10G速率配置数据；Register 25G_Cfg_Dat存储25G配置数据。其中，各时序信号的含义如表1所示。

表1

本申请对寄存器配置地址和寄存器配置值进行预存储。当FPGA接收到速率切换指示后，动态重配置功能启动。为尽可能降低速率切换中其他子系统的参与，极大降低切换失败风险，FPGA每次切换收到速率切换指示后，依次完成对所有寄存器的配置，寄存器配置完成后返回配置完成指示信号，速率切换成功率高、速度快。

在一种可能的实施方式中，所述存储介质包括：

地址数据存储单元：用于存储所述前传接口中收发器Transceiver的地址数据；

第一速率模式参数存储单元：用于存储第一速率模式下Transceiver的配置数据；

第二速率模式参数存储单元：用于存储第二速率模式Transceiver的配置数据。

一个例子中，以第一速率模式为25G速率模式，第二速率模式为10G速率模式为例，参见图5，切换开关为Switch25G/10G，存储介质包括Register 25G_Cfg_Addr(地址数据存储单元)用于存储前传接口中Transceiver的地址数据；Register 10G_Cfg_Dat(第二速率模式参数存储单元)用于存储10G前传接口Transceiver的配置数据；Register 25G_Cfg_Dat(第一速率模式参数存储单元)用于存储25G前传接口Transceiver配置数据。当切换开关切换后，通过DRP接口按照地址数据依次将配置数据分发给Transceiver以完成速率切换。

本申请实施例还提供了一种AAU前传接口速率调整方法，应用于本申请中任一所述的前传接口，所述方法包括：

检测所述AAU的前传接口是否有光信号；

在所述AAU的前传接口检测到光信号的情况下，检测所述AAU的前传接口是否与基带处理单元BBU的接口的速率相匹配；

若否，则利用所述AAU前传接口的速率转换模块将所述AAU前传接口由当前速率模式切换到另一速率模式下。

例如图7所示，系统上电版本加载成功后，开始进行前传接口同步阶段，首先检测有无光信号，如果未检测到光信号，则可能未插入光纤或者物理光链路异常，则系统进入等待状态；若检测到光信号，则检测前传接口是否同步，如果同步，则前传接口同步完成，进入RRU接入阶段；若前传接口未同步，则切换前传接口速率配置寄存器，同时切换外部PLL参考时钟频率。从上述流程可以看出，本申请在实现10G速率及25G速率的切换时，尽量减少了其他子系统的参与，能够降低速率切换失败风险。

本申请实施例还提供了一种AAU，包括如权利本申请中任一所述的前传接口。

在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。所述计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行所述计算机程序指令时，全部或部分地产生按照本申请实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，所述计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线(例如同轴电缆、光纤、数字用户线)或无线(例如红外、无线、微波等)方式向另一个网站站点、计算机、服务器或数据中心进行传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质，(例如，软盘、硬盘、磁带)、光介质(例如，DVD)、或者半导体介质(例如固态硬盘SolidState Disk(SSD))等。

需要说明的是，在本文中，各个可选方案中的技术特征只要不矛盾均可组合来形成方案，这些方案均在本申请公开的范围内。诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

本说明书中的各个实施例均采用相关的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

以上所述仅为本申请的较佳实施例，并非用于限定本申请的保护范围。凡在本申请的精神和原则之内所作的任何修改、等同替换、改进等，均包含在本申请的保护范围内。

Claims (11)

1.一种有源天线单元AAU前传接口，其特征在于，包括：

第一收发器模块、时钟模块、第一预处理模块、第一通用公共无线接口CPRI模块、速率转换模块、第二CPRI模块、第二预处理模块及第二收发器模块；

所述速率转换模块，用于向所述第一收发器模块及所述第二收发器模块发送配置信息，以使所述第一收发器模块及所述第二收发器模块均工作在第一速率模式或第二速率模式下，其中，所述第一速率模式下数字信号的位宽大于所述第二速率模式下数字信号的位宽；

所述时钟模块，用于提供所述第一速率模式对应的时钟信号或所述第二速率模式对应的时钟信号；

所述第一收发器模块，用于按照所述速率转换模块的控制信号，在所述第一速率模式或所述第二速率模式下接收输入的电压信号，并将所述电压信号转换为数字信号；

所述第一预处理模块，用于将所述第一收发器模块在第二速率模式下输出的数字信号的位宽调整为第一预设位宽，其中，所述第一预设位宽为所述第一速率模式下数字信号的位宽；

所述第一CPRI模块，用于基于所述第一预设位宽接收并传输所述第一预处理模块输出的数字信号；

所述第二CPRI模块，用于基于所述第一预设位宽接收并传输用于输出的数字信号；

所述第二预处理模块，用于当所述第二收发器模块工作在第二速率模式时，将所述第二CPRI模块输出的数字信号的位宽调整为第二预设位宽，其中，所述第二预设位宽为所述第二速率模式下数字信号的位宽；

所述第二收发器模块，用于按照所述速率转换模块的控制信号，在所述第一速率模式或所述第二速率模式下接收所述第二预处理模块输出的数字信号，并将接收到的数字信号转换为电压信号。

2.根据权利要求1所述的前传接口，其特征在于，所述时钟模块包括第一锁相环及第二锁相环；

所述第一锁相环，用于提供所述第一速率模式对应的时钟信号；

所述第二锁相环，用于提供所述第二速率模式对应的时钟信号。

3.根据权利要求1所述的前传接口，其特征在于，所述第一预处理模块，包括：

第一扰乱器，用于对所述第一收发器模块在第一速率模式下输出的数字信号进行扰码；

第二扰乱器，用于对所述第一收发器模块在第二速率模式下输出的数字信号进行扰码；

第一位宽转换器，用于将所述第二扰乱器输出的数字信号的位宽调整为第一预设位宽。

4.根据权利要求1所述的前传接口，其特征在于，所述第二预处理模块，包括：

第一解扰器，用于当所述第二收发器模块工作在第一速率模式时，对所述第二CPRI模块输出的数字信号进行解扰；

第二位宽转换器，用于当所述第二收发器模块工作在第二速率模式时，将所述第二CPRI模块输出的数字信号的位宽调整为第二预设位宽；

第二解扰器，用于对所述第二位宽转换器输出的数字信号进行解扰。

5.根据权利要求1所述的前传接口，其特征在于，所述第一收发器模块包括：

第一解码器，用于当所述第一收发器模块工作在第一速率模式时，基于第一速率模式的编解码协议对接收到的数据进行解码；

第二解码器，用于当所述第一收发器模块工作在第二速率模式时，基于第二速率模式的编解码协议对接收到的数据进行解码。

6.根据权利要求1所述的前传接口，其特征在于，所述第二收发器模块包括：

第一编码器，用于当所述第二收发器模块工作在第一速率模式时，基于第一速率模式的编解码协议对接收到的数据进行编码；

第二编码器，用于当所述第二收发器模块工作在第二速率模式时，基于第二速率模式的编解码协议对接收到的数据进行编码。

7.根据权利要求1所述的前传接口，其特征在于，所述速率转换模块，包括：

存储介质，用于存储第一速率模式及第二速率模式的配置信息；

切换开关，用于在获取到速率切换指令后，若当前所述第一收发器模块及所述第二收发器模块均工作在第一速率模式下，则向第一收发器模块及所述第二收发器模块发送第二速率模式的配置信息，以使所述第一收发器模块及所述第二收发器模块均切换到第二速率模式下；若当前所述第一收发器模块及所述第二收发器模块均工作在第二速率模式下，则向第一收发器模块及所述第二收发器模块发送第一速率模式的配置信息，以使所述第一收发器模块及所述第一收发器模块均切换到第二速率模式下。

8.根据权利要求7所述的前传接口，其特征在于，所述存储介质包括：

地址数据存储单元：用于存储所述前传接口中收发器的地址数据；

第一速率模式参数存储单元：用于存储第一速率模式下收发器的配置数据；

第二速率模式参数存储单元：用于存储第二速率模式收发器的配置数据。

9.根据权利要求1所述的前传接口，其特征在于，所述第一收发器模块还用于：当所述第一收发器模块切换到第一速率模式后，向外部时钟芯片发送第一消息，以使外部时钟芯片利用所述时钟模块提供第一速率模式对应的时钟信号；当所述第一收发器模块切换到第二速率模式后，向外部时钟芯片发送第二消息，以使外部时钟芯片利用所述时钟模块提供第二速率模式对应的时钟信号。

10.一种有源天线单元AAU前传接口速率调整方法，其特征在于，应用于如权利要求1-9任一所述的前传接口，所述方法包括：

检测所述AAU的前传接口是否有光信号；

在所述AAU的前传接口检测到光信号的情况下，检测所述AAU的前传接口是否与基带处理单元BBU的接口的速率相匹配；

若否，则利用所述AAU前传接口的速率转换模块将所述AAU前传接口由当前速率模式切换到另一速率模式下。

11.一种AAU，其特征在于，包括如权利要求1-9任一所述的前传接口。

Images