CN115202264A - 一种dsp与fpga之间高速并行通信方式 - Google Patents
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Abstract
本发明公开了一种DSP与FPGA之间高速并行通信方式，涉及通信技术领域，现提出如下方案，S1、雷达信号处理：首先信号接收设备通过FPGA对内部的RAM的信号进行读写操作，同时通过DSP对RAM信号进行读写操作；S2、DSP模块设计处理：对DSP进行初始化处理；S3、FPGA内部RAM设计：FPGA内部RAM的数据深度为32位；本发明不仅可以在实现数据传输时，DSP在对数据进行写操作的同时FPGA在对数据进行读操作，并且数据处理在FPGA中是流水的，可以实现数百兆字节的数据传输，FPGA在对数据进行写操作的同时DSP在对数据进行读操作，减少了数据在存储模块中驻留时间，提高了数据的实时性。
Description
技术领域
本发明涉及通信技术领域，尤其涉及一种DSP与FPGA之间高速并行通信方式。
背景技术
随着电子设备功能日益复杂，以DSP+FPGA架构的数字信号处理系统在功能、体积和精度方面显示出明显优势，成为主流方向和发展趋势，DSP与FPGA之间采用EMIF总线通信方案具有设计简单、通用性强、硬件成本低和功耗低等优势并广泛应用，现有技术采用基于EMIF接口和双口RAM方法中FPGA先向双口RAM写入数据后，DSP再通过EMIF将双口RAM中的数据读走，在进行大数据量通信时，传输数据量越大，数据传输延时越长，影响实时性，一次传输的数据量越大，所需要的双口RAM容量越大，耗费硬件资源，在不增加片外存储的情况下，无法实现FPGA并行处理产生的大数据量(超过FPGA的RAM资源)且连续数据流的高速数据通信，为此，我们提出了一种DSP与FPGA之间高速并行通信方式。
发明内容
本发明的目的是为了解决现有技术中存在的缺点，而提出的一种DSP与FPGA之间高速并行通信方式。
为了实现上述目的，本发明采用了如下技术方案：
一种DSP与FPGA之间高速并行通信方式，包括以下步骤：
S1、雷达信号处理：首先信号接收设备通过FPGA对内部的RAM的信号进行读写操作，同时通过DSP对RAM信号进行读写操作；
S2、DSP模块设计处理：通过对DSP进行信号读写后并对DSP进行初始化处理；
S3、FPGA内部RAM设计：通过对DSP进行初始化后，对FPGA内部RAM的数据创建FPGA的双口RAM模块；
S4、硬件处理：通过DSP与FGPA的硬件连接处理创建DSP与FPGA的并行通信通道；
S5、并行通道实现处理：通过搭建集合了DSP核心板与FPGA核心板的通信平台，实现数据信息并行处理。
进一步地，所述S1中的雷达信号设计处理中FPGA内部的储存器资源包括三口RAM、双口RAM以及单口RAM，以便于DSP对RAM的读写操作，设计方法表现为：主设备为DSP，从设备为FPGA，通过XINTF地址总线，由DSP寻找FPGA内部的双口RAM。
进一步地，所述S2中的DSP模块设计处理为先对DSP进行初始化设计，清除所有中断并初始化外部中断，并生成写入数据，将数据储存到Send中，生成连续的目标地址，RAM模块的大小为32×16位，把编程数据写入到目标地址中，根据地址的大小顺序依次读书数组，在数据读完之后，先把奇数地址读取到Receivel，然后再把偶数地址读取到Receivel。
进一步地，所述S3中FPGA内部RAM设计处理，FPGA内部RAM的数据深度为32位，数据宽度为16位，通过对上述参数进行合理配置，能够高效、简单地创建双口RAM，然后通过和XINTF接口的信号时序与XINTF接口的连接关系，创建FPGA的双口RAM模块。
进一步地，所述S4中的硬件处理，由于数据深度为32位，宽度为16位，所以采用4位地址线和16位数据线进行通信，由1/0口连接DSP的读写使能信号、地址总线、数据总线与ZONE7的选通信号，以便于创建DSP与FPGA的并行通信通道。
进一步地，所述S5中的并行通道实现处理是按照硬件连接关系为各信号分配相应的引脚，然后为各信号生成相应的so0f文件，并将其转移到FPGA中，DSP的连接通过XDS100V2与CCS4.2实现，DSP中的C语言程序启动，获得相应的数据结果，通过对Memory窗口的数据结果进行分析，如果接收的数据信息和生成发送的数据信息相同，则表明DSP与FPGA双口RAM并行通信通道可行。
本发明支持对数据存储模块同时进行读写操作，也无须将通信数据一次全部写入数据存储模块，只需要较少数据存储资源，实现DSP与FPGA双向数据的高速和实时通信，可以满足大量数据并行处理的需求，适用于低成本低功耗数字信号处理，实现了可以在实现数据传输时，DSP在对数据进行写操作的同时FPGA在对数据进行读操作，并且数据处理在FPGA中是流水的，可以实现数百兆字节的数据传输，FPGA在对数据进行写操作的同时DSP在对数据进行读操作，减少了数据在存储模块中驻留时间，提高了数据的实时性。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的整体步骤框架结构示意图。
具体实施方式
下面对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。
请参阅图1，本方案提供的一种实施例：一种DSP与FPGA之间高速并行通信方式，包括以下步骤：
S1、雷达信号处理：首先信号接收设备通过FPGA对内部的RAM的信号进行读写操作，同时通过DSP对RAM信号进行读写操作；
S2、DSP模块设计处理：通过对DSP进行信号读写后并对DSP进行初始化处理；
S3、FPGA内部RAM设计：通过对DSP进行初始化后，对FPGA内部RAM的数据创建FPGA的双口RAM模块；
S4、硬件处理：通过DSP与FGPA的硬件连接处理创建DSP与FPGA的并行通信通道；
S5、并行通道实现处理：通过搭建集合了DSP核心板与FPGA核心板的通信平台，实现数据信息并行处理。
本发明中，S1中的雷达信号设计处理中FPGA内部的储存器资源包括三口RAM、双口RAM以及单口RAM，以便于DSP对RAM的读写操作，设计方法表现为：主设备为DSP，从设备为FPGA，通过XINTF地址总线，由DSP寻找FPGA内部的双口RAM。
本发明中，S2中的DSP模块设计处理，先对DSP进行初始化设计，清除所有中断并初始化外部中断，并生成写入数据，将数据储存到Send中，生成连续的目标地址，RAM模块的大小为32×16位，把编程数据写入到目标地址中，根据地址的大小顺序依次读书数组，在数据读完之后，先把奇数地址读取到Receivel，然后再把偶数地址读取到Receivel。
本发明中，S3中FPGA内部RAM设计处理，FPGA内部RAM的数据深度为32位，数据宽度为16位，通过对上述参数进行合理配置，能够高效、简单地创建双口RAM，然后通过和XINTF接口的信号时序与XINTF接口的连接关系，创建FPGA的双口RAM模块。
本发明中，S4中的硬件处理，由于数据深度为32位，宽度为16位，所以采用4位地址线和16位数据线进行通信，由1/0口连接DSP的读写使能信号、地址总线、数据总线与ZONE7的选通信号，以便于创建DSP与FPGA的并行通信通道。
本发明中，S5中的并行通道实现处理是按照硬件连接关系为各信号分配相应的引脚，然后为各信号生成相应的so0f文件，并将其转移到FPGA中，DSP的连接通过XDS100V2与CCS4.2实现，DSP中的C语言程序启动，获得相应的数据结果，通过对Memory窗口的数据结果进行分析，如果接收的数据信息和生成发送的数据信息相同，则表明DSP与FPGA双口RAM并行通信通道可行。
本发明不仅可以在实现数据传输时，DSP在对数据进行写操作的同时FPGA在对数据进行读操作，并且数据处理在FPGA中是流水的，可以实现数百兆字节的数据传输，FPGA在对数据进行写操作的同时DSP在对数据进行读操作，减少了数据在存储模块中驻留时间，提高了数据的实时性。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，根据本发明的技术方案及其发明构思加以等同替换或改变，都应涵盖在本发明的保护范围之内。
Claims (6)
1.一种DSP与FPGA之间高速并行通信方式，其特征在于，包括以下步骤：
S1、雷达信号处理：首先信号接收设备通过FPGA对内部的RAM的信号进行读写操作，同时通过DSP对RAM信号进行读写操作；
S2、DSP模块设计处理：通过对DSP进行信号读写后并对DSP进行初始化处理；
S3、FPGA内部RAM设计：通过对DSP进行初始化后，对FPGA内部RAM的数据创建FPGA的双口RAM模块；
S4、硬件处理：通过DSP与FGPA的硬件连接处理创建DSP与FPGA的并行通信通道；
S5、并行通道实现处理：通过搭建集合了DSP核心板与FPGA核心板的通信平台，实现数据信息并行处理。
2.根据权利要求1所述的一种DSP与FPGA之间高速并行通信方式，其特征在于：所述S1中的雷达信号设计处理中FPGA内部的储存器资源包括三口RAM、双口RAM以及单口RAM，以便于DSP对RAM的读写操作。
3.根据权利要求1所述的一种DSP与FPGA之间高速并行通信方式，其特征在于：所述S2中的DSP模块设计处理为先对DSP进行初始化设计，清除所有中断并初始化外部中断，并生成写入数据，将数据储存到Send中，生成连续的目标地址。
4.根据权利要求1所述的一种DSP与FPGA之间高速并行通信方式，其特征在于：所述S3中FPGA内部RAM设计处理，FPGA内部RAM的数据深度为32位，数据宽度为16位，通过对上述参数进行合理配置，能够高效、简单地创建双口RAM，然后通过和XINTF接口的信号时序与XINTF接口的连接关系，创建FPGA的双口RAM模块。
5.根据权利要求1所述的一种DSP与FPGA之间高速并行通信方式，其特征在于：所述S4中硬件处理中的RAM，由于数据深度为32位，宽度为16位，所以采用4位地址线和16位数据线进行通信，由1/O口连接DSP的读写使能信号、地址总线、数据总线与ZONE7的选通信号，以便于创建DSP与FPGA的并行通信通道。
6.根据权利要求1所述的一种DSP与FPGA之间高速并行通信方式，其特征在于：所述S5中的并行通道实现处理是通过搭建集合了DSP核心板与FPGA核心板的通信平台，按照硬件连接关系为各信号分配相应的引脚，然后为各信号生成相应的soOf文件，并将其转移到FPGA中，DSP的连接通过XDS100V2与CCS4.2实现，DSP中的C语言程序启动，获得相应的数据结果。
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2022
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