CN115189708B - Aau与bbu接口速率配置方法、aau及bbu - Google Patents

Abstract

本申请实施例提供了AAU与BBU接口速率配置方法、AAU及BBU，速率切换模块中存储有至少两种速率的transceiver IP核参数，按照指定速率的transceiver IP核参数对transceiver IP核中的common及channel进行配置，从而将transceiver IP核配置为指定速率的transceiver IP核，可以减少BBU及AAU中transceiver IP核的数量，从而降低BBU及AAU的成本。BBU通过第二消息通知AAU需要配置的速率，然后再配置BBU的接口FPGA中transceiver IP核的速率，能够减少AAU的轮询次数，从而提高了通信效率。

Description

AAU与BBU接口速率配置方法、AAU及BBU

技术领域

本申请涉及通信技术领域，特别是涉及AAU与BBU接口速率配置方法、AAU及BBU。

背景技术

BBU(Building Base band Unite，基带处理单元)基带板的接口使用FPGA(Field-Programmable Gate Array，现场可编程门阵列)transceiver IP核进行数据收发，比如有些BBU基带板可以支持10Gbps速率的接口，如图1a所示；另一些能处理25Gbps速率的接口，如图1b所示。

BBU基带板为了适配不同接口速率的AAU(Active Antenna Unit，有源天线单元)，现有技术中，需要在BBU基带板内安装各速率的transceiver IP核，以BBU基带板需要支持10Gbps速率和25Gbps速率的接口为例，如图2所示，BBU基带板内包括10Gbps速率的transceiver IP核与25Gbps速率的transceiver IP核，然后根据实际使用情况进行切换。

但是采用上述方式，虽然BBU基带板内包括多个不同速率的transceiver IP核，但是仅有一个速率的transceiver IP核处于工作状态，其他transceiver IP核均处于空闲状态，导致BBU基带板内资源的浪费，同时多个不同速率的transceiver IP核也增加了BBU基带板的成本。

发明内容

本申请实施例的目的在于提供一种AAU与BBU接口速率配置方法、AAU及BBU，以实现减少BBU基带板内资源的浪费，并降低BBU基带板的成本。

具体技术方案如下：

第一方面，本申请实施例提供了一种基带处理单元BBU，包括：

第一接口现场可编程门阵列FPGA，所述第一接口FPGA包括第一收发器知识产权核transceiver IP核及第一速率切换模块，所述第一速率切换模块中存储有至少两种速率的transceiver IP核参数，所述第一transceiver IP核包括至少一块Quad，所述Quad包括至少一common及多个通道channel；

所述第一速率切换模块，用于在获取到表示将所述第一transceiver IP核设置为指定速率的第一消息后，确定所述第一消息表示的指定速率；按照所述指定速率的transceiver IP核参数，对所述第一transceiver IP核中的common及channel进行配置。

在一种可能的实施方式中，所述第一速率切换模块包括第一rom IP核和第一参数配置单元；

所述第一rom IP核，用于存储所述至少两种速率的transceiver IP核参数；

所述第一参数配置单元，用于在获取到表示将所述第一transceiver IP核设置为指定速率的第一消息后，确定所述第一消息表示的指定速率；从所述第一rom IP核中获取所述指定速率的transceiver IP核参数；利用动态重配置DRP接口将所述指定速率的transceiver IP核参数写入到所述第一transceiver IP核的common及channel中。

在一种可能的实施方式中，所述BBU还包括第一处理器；

所述第一处理器，用于在需要设置transceiver IP核的速率的情况下，确定需要切换到的指定速率；向有源天线单元AAU发送表示将接口速率设置为所述指定速率的第二消息；在接收到所述AAU发送的表示接收到所述第二消息的响应消息后，向所述第一接口FPGA发送表示将所述第一transceiver IP核设置为所述指定速率的第一消息。

第二方面，本申请实施例提供了一种AAU，包括：

第二接口FPGA，所述第二接口FPGA包括第二transceiver IP核及第二速率切换模块，所述第二速率切换模块中存储有至少两种速率的transceiver IP核参数；所述第二transceiver IP核包括至少一Quad，所述Quad包括至少一common及多个channel；

所述第二速率切换模块，用于在获取到表示将所述第二transceiver IP核设置为指定速率的第三消息后，确定所述第三消息表示的指定速率；按照所述指定速率的transceiver IP核参数，对所述第二transceiver IP核中的common及channel进行配置。

在一种可能的实施方式中，述第二速率切换模块包括第二rom IP核和第二参数配置单元；

所述第二rom IP核，用于存储所述至少两种速率的transceiver IP核参数；

所述第二参数配置单元，用于在获取到表示将所述第二transceiver IP核设置为指定速率的第三消息后，确定所述第三消息表示的指定速率；从所述第二rom IP核中获取所述指定速率的transceiver IP核参数；利用DRP接口将所述指定速率的transceiver IP核参数写入到所述第二transceiver IP核的common及channel中。

在一种可能的实施方式中，所述AAU还包括第二处理器；

所述第二处理器，用于在获取到BBU发送的表示将接口速率设置为指定速率的第二消息后，向所述BBU发送表示接收到所述第二消息的响应消息，并向所述第二接口FPGA发送表示将所述第二transceiver IP核设置为指定速率的第三消息。

第三方面，本申请实施例提供了一种基于本申请中任一所述的BBU的接口速率配置方法，所述方法包括：

获取表示将第一transceiver IP核设置为指定速率的第一消息，确定所述第一消息表示的指定速率；

按照存储的所述指定速率的transceiver IP核参数，对所述第一transceiver IP核中的common及channel进行配置。

在一种可能的实施方式中，所述至少两种速率的transceiver IP核参数存储在第一rom IP核中；

所述按照中存储的所述指定速率的transceiver IP核参数，对所述第一transceiver IP核中的common及channel进行配置，包括：

从所述第一rom IP核中获取所述指定速率的transceiver IP核参数；

利用DRP接口将所述指定速率的transceiver IP核参数写入到所述第一transceiver IP核的common及channel中。

在一种可能的实施方式中，所述方法还包括：

在需要设置transceiver IP核的速率的情况下，第一处理器确定需要切换到的指定速率，向AAU发送表示将接口速率设置为所述指定速率的第二消息；

在接收到所述AAU发送的表示接收到所述第二消息的响应消息后，向第一接口FPGA发送表示将所述第一transceiver IP核设置为所述指定速率的第一消息。

第四方面，本申请实施例提供了一种基于本申请中任一所述的AAU的接口速率配置方法，所述方法包括：

获取表示将第二transceiver IP核设置为指定速率的第三消息，确定所述第三消息表示的指定速率；

按照存储的所述指定速率的transceiver IP核参数，对所述第二transceiver IP核中的common及channel进行配置。

在一种可能的实施方式中，所述至少两种速率的transceiver IP核参数存储在第二rom IP核中；

所述按照存储的所述指定速率的transceiver IP核参数，对所述第二transceiver IP核中的各common及各channel进行配置，包括：

从所述第二rom IP核中获取所述指定速率的transceiver IP核参数；

利用DRP接口将所述指定速率的transceiver IP核参数写入到所述第二transceiver IP核的common及channel中。

在一种可能的实施方式中，所述方法还包括：

第二处理器在获取到BBU发送的表示将接口速率设置为所述指定速率的第二消息后，向所述BBU发送表示接收到所述第二消息的响应消息，并向第二接口FPGA发送表示将所述第二transceiver IP核设置为所述指定速率的第三消息。

第五方面，本申请实施例提供了一种通信系统，包括本申请中任一所述的BBU及本申请中任一所述的AAU。

第六方面，本申请实施例提供了一种BBU的接口速率配置装置，包括存储器及处理器：

存储器，用于存储计算机程序；

处理器，用于读取所述存储器中的计算机程序并执行以下操作：

获取表示将第一transceiver IP核设置为指定速率的第一消息，确定所述第一消息表示的指定速率；

按照存储的所述指定速率的transceiver IP核参数，对所述第一transceiver IP核中的common及channel进行配置。

在一种可能的实施方式中，所述处理器具体用于：从第一rom IP核中获取所述指定速率的transceiver IP核参数；利用DRP接口将所述指定速率的transceiver IP核参数写入到所述第一transceiver IP核的common及channel中。

在一种可能的实施方式中，所述装置还包括，第一处理器用于：在需要设置transceiver IP核的速率的情况下，确定需要切换到的指定速率，并向AAU发送表示将接口速率设置为指定速率的第二消息；在接收到所述AAU发送的表示接收到所述第二消息的响应消息后，向第一接口FPGA发送表示将所述第一transceiver IP核设置为所述指定速率的第一消息。

第七方面，本申请实施例提供了一种AAU的接口速率配置装置，包括存储器及处理器：

存储器，用于存储计算机程序；

处理器，用于读取所述存储器中的计算机程序并执行以下操作：

获取表示将第二transceiver IP核设置为指定速率的第三消息，确定所述第三消息表示的指定速率；

按照存储的所述指定速率的transceiver IP核参数，对所述第二transceiver IP核中的common及channel进行配置。

在一种可能的实施方式中，所述处理器具体用于：从所述第二rom IP核中获取所述指定速率的transceiver IP核参数；利用DRP接口将所述指定速率的transceiver IP核参数写入到所述第二transceiver IP核的common及channel中。

在一种可能的实施方式中，所述装置还包括，第二处理器用于：在获取到BBU发送的表示将接口速率设置为所述指定速率的第二消息后，向所述BBU发送表示接收到所述第二消息的响应消息，并向第二接口FPGA发送表示将所述第二transceiver IP核设置为所述指定速率的第三消息。

本申请实施例有益效果：

本申请实施例提供的AAU与BBU接口速率配置方法、AAU及BBU，速率切换模块中存储有至少两种速率的transceiver IP核参数，按照指定速率的transceiver IP核参数对transceiver IP核中的common及channel进行配置，从而将transceiver IP核配置为指定速率的transceiver IP核，可以减少BBU及AAU中transceiver IP核的数量，从而降低BBU及AAU的成本。AAU无需通过轮询的方式检测是否与BBU配置的速率相同，BBU通过第二消息通知AAU需要配置的速率，然后再配置BBU的接口FPGA中transceiver IP核的速率，能够减少AAU的轮询次数；此外，如果出现AAU与BBU链路不通，AAU无需轮询配置各种速率，只需要排查光链路即可，大大减少了AAU轮询机制造成的通信延时，减少了修改场景配置以后，AAU与BBU能正常提供服务的时间，从而提高了通信效率。当然，实施本申请的任一产品或方法并不一定需要同时达到以上所述的所有优点。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1a为现有技术中支持10Gbps速率的AAU与BBU的一种示意图；

图1b为现有技术中支持25Gbps速率的AAU与BBU的一种示意图；

图2为现有技术中接口速率切换原理的一种示意图；

图3为现有技术中AAU轮询适配接口速的方法的一种示意图；

图4为现有技术中AAU与BBU采用白光通信模块通信的一种示意图；

图5为现有技术中AAU与BBU采用彩光通信模块通信的一种示意图；

图6为本申请实施例的BBU的第一种示意图；

图7为本申请实施例的Quad的一种示意图；

图8为本申请实施例的BBU的第二种示意图；

图9为本申请实施例的DRP写入时序的一种示意图；

图10为本申请实施例的BBU的第三种示意图；

图11为本申请实施例的BBU接口速率配置方法的一种示意图；

图12为本申请实施例的BBU接口速率配置方法的另一种示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员基于本申请所获得的所有其他实施例，都属于本申请保护的范围。

首先，对本申请中的术语进行说明：

DRP：Dynamic Reconfiguration Port，动态重配置端口；

AAU：Active Antenna Unit，有源天线处理单元；

BBU：Building Base band Unite，基带处理单元；

RRU：Remote Radio Unit，射频拉远单元；

IP(Intellectual Property，知识产权)核：是一段具有特定电路功能的硬件描述语言程序，该程序与集成电路工艺无关，可以移植到不同的半导体工艺中去生产集成电路芯片。IP核有三种不同的存在形式：HDL(Hardware Description Language，硬件描述语言)形式、网表形式、版图形式，分别称为软核、固核和硬核。其中，软核是用硬件描述语言描述的功能块，并限制具体实现的电路元件。硬核提供设计阶段最终阶段产品：掩膜，以经过完全的布局布线的网表形式提供。固核则是软核和硬核的折衷。一般情况下应用于FPGA的IP内核均为软核，软核有助于用户调节参数并增强可复用性；

transceiver IP核：transceiver Intellectual Property，收发器知识产权核；

FPGA：Field-Programmable Gate Array，现场可编程门阵列；

FPGA LUT：FPGA Look Up Table，现场可编程门阵列查找表；

GTY transceivers：GTY收发器；

vu3p：一种FPGA型号；

common：收发器中两个QULL所在位置；

Quad：块；

SPI：Serial Peripheral Interface，串行外设接口；

rom IP核：rom知识产权核。

现有技术中，BBU基带板为了适配不同接口速率的AAU，需要在BBU基带板内安装各速率的transceiver IP核，以BBU基带板需要支持10Gbps速率和25Gbps速率的接口为例，如图2所示，BBU基带板内包括10Gbps速率的transceiver IP核与25Gbps速率的transceiverIP核，然后根据实际使用情况进行切换。虽然BBU基带板内包括多个不同速率的transceiver IP核，但是仅有一个速率的transceiver IP核处于工作状态，其他transceiver IP核均处于空闲状态，此外为了在不同线速率的transceiver IP核中选取需要使用的transceiver IP核，需要增加逻辑选择功能，而逻辑选择功能会占用FPGA LUT资源，存在造成资源拥塞的风险。GTY transceivers的使用量利用率会成倍增加，造成基带板中片上资源不足的问题，比如一基带板原本支持6个25G接口，现要求也要适配6个10G接口，就需要调用12个channel(通道)，而vu3p一共20个channel，有些channel还要用来作为电口与下一级处理进行交互。可见采用图2所示的方式，会导致BBU基带板内资源的浪费，同时多个不同速率的transceiver IP核也增加了BBU基带板的成本。

同时，为了完成AAU与BBU接口速率的切换，还需要一种接口自适应同速率匹配方案。现有技术中，例如图3所示，根据无线网络需求，动态配置BBU上的CPRI(Common PublicRadio Interface，通用公共无线接口)接口速率，利用AAU中RRU(Remote Radio Unit，射频拉远单元)上的FPGA检测RRU侧的当前接口速率是否与BBU侧的接口速率相匹配，在检测结果为否的情况下，按照预设轮询方式，改变RRU侧的CPRI接口速率，直至AAU中的RRU与BBU侧的速率相匹配，从而实现AAU与BBU接口速率的动态配置。

RRU是通过光纤拉远方式连接到BBU上的，在上述过程中，RRU只能通过检测RRU发送的数据是否按照CPRI协议组包来判断当前接口速率是否与BBU接口速率匹配，这种检测方式会存在如下问题：

BBU接口线速率根据新的场景需求重新配置后，AAU都需要根据固定的轮询机制进行轮询配置，每次轮询配置以后都需要复位transceiver(收发机)，然后等待协议侧同步，如果需要AAU与BBU适配八种接口速率，最坏的情况是AAU需要轮询八次才能与BBU配置相同。

此外，假设光模块使用白光光模块，BBU FPGA数据发送和接收过程如下图4所示，如果因光模块和光纤导致链路不通，AAU就会不停轮询配置AAU FPGA接口参数，导致AAU与BBU底层链路不通时，很难排查是什么原因导致的。假设光模块使用彩光光模块，BBU FPGA数据发送和接收过程如下图5所示，如果因光模块、波分传输设备或者光纤导致链路不通，AAU同样会不停轮询配置AAU FPGA接口参数，导致AAU与BBU底层链路不通时，很难排查是什么原因导致的。

可见采用现有技术，容易出现AAU多次轮询配置的情况，从而导致通信效率低。

有鉴于此，本申请实施例提供了一种BBU，参见图6，包括：

第一接口FPGA 1，所述第一接口FPGA 1包括第一transceiver IP核11及第一速率切换模块12，所述第一速率切换模块12中存储有至少两种速率的transceiver IP核参数，所述第一transceiver IP核11包括至少一Quad(块)，所述Quad包括至少一common 111及多个channel(通道)112；

所述第一速率切换模块12，用于在获取到表示将所述第一transceiver IP核11设置为指定速率的第一消息后，确定所述第一消息表示的指定速率；按照存储的所述指定速率的transceiver IP核参数，对所述第一transceiver IP核11中的common 111及channel112进行配置。

其中，图6中仅示意出了BBU中的第一接口FPGA 1，可以理解的是，本申请实施例中主要是针对BBU基带板中第一接口FPGA1进行的改进，BBU中的其他模块可以参见相关技术中BBU的模块，本申请中不做具体限定。

第一接口FPGA的型号可以根据实际情况自定义选取，一个例子中，以Xilinx FPGA为例，例如图7所示，每个Quad中包括四个channel和一个common，每一个串行高速收发器称为一个channel，每个channel有一个CPLL(用于时钟同步，一般情况下支持的线速率为1.6GHz到3.3GHZ之间)，common中有两个QPLL(用于时钟同步，一般情况下支持的线速率为5.93GHz～8.0GHz，9.8GHz～12.5GHz或8.0GHz～13.1GHz)，一个例子中，收发器线速率高选择QPLL，收发器线速率低选择CPLL，其中，GTYE-4是FPGA中的收发器类型的系列标识。第一消息表示将第一transceiver IP核的速率设置为指定速率(此处的指定速率是指需要切换到的速率)，第一消息的具体形式可以根据实际情况自定义设置，一个例子中，第一接口FPGA可以通过SPI接口接收第一消息，例如，第一消息可以为一个32bits的数据，在BBU支持两种速率，例如，10Gbps速率及25Gbps速率的情况下，当第一消息最低位为0时表示25Gbps速率，当第一消息最低位为1时表示10Gbps速率，如表1所示；在BBU支持四种速率的情况下，可以用第一消息的最后两位来表示不同的速率；在BBU支持八种速率的情况下，可以用第一消息的最后三位来表示不同的速率；以此类推，32bits的数据理论上可以支持2³²种速率的表示。

表1

SPI传递参数最低位	含义
		0	25G光口参数
1	10G光口参数

第一接口FPGA中的第一速率切换模块可以通过逻辑电路+存储介质的形式实现；第一接口FPGA中的第一速率切换模块获取到第一消息后，确定第一消息表示的指定速率，并从存储的各速率的transceiver IP核参数中，选取第一消息表示的指定速率的transceiver IP核参数，并利用第一消息表示的指定速率的transceiver IP核参数对第一transceiver IP核中的common及channel进行配置，包括第一transceiver IP核的速率及参考钟等参数的配置，从而将第一transceiver IP核配置为指定速率的transceiver IP核。

在本申请实施例中，第一速率切换模块中存储有至少两种速率的transceiver IP核参数，按照指定速率的transceiver IP核参数对第一transceiver IP核中的common及channel进行配置，从而将第一transceiver IP核配置为指定速率的transceiver IP核，可以减少BBU中transceiver IP核的数量，从而降低BBU的成本。

在一种可能的实施方式中，参见图8，所述第一速率切换模块12包括第一rom IP核121和第一参数配置单元122。

所述第一rom IP核121，用于存储所述至少两种速率的transceiver IP核参数；

所述第一参数配置单元122，用于在获取到表示将所述第一transceiver IP核设置为指定速率的第一消息后，确定所述第一消息表示的指定速率；从所述第一rom IP核中获取所述指定速率的transceiver IP核参数；利用DRP接口将所述指定速率的transceiverIP核参数写入到所述第一transceiver IP核的common及channel中。

第一速率切换模块中使用第一rom IP核分别存储各速率的transceiver IP核参数，包括channel和common的配置参数。第一参数配置单元可以通过可编程逻辑电路实现，在第一参数配置单元获取到表第一消息后，第一参数配置单元确定第一消息表示的指定速率，并从第一rom IP核中获取指定速率的transceiver IP核参数。第一参数配置单元将指定速率的transceiver IP核参数通过DRP接口写入到第一transceiver IP核的common及channel中，从而将第一transceiver IP核配置为指定速率的transceiver IP核。DRP的写入时序可以参见相关技术中的DRP时序，一个例子中DRP写入时序可以如图9所示，其中，DRPCLK表示动态配置端口时钟，DRPEN表示动态配置使能信号，DRPRDY表示动态配置端口完成信号，DRPWE表示动态配置端口写使能信号，DRPADDR表示动态配置端口地址信号，DRPDI表示动态配置端口数据输入信号，DRPDO表示动态配置端口数据输出信号，ADR即Address表示地址，DAT即Data表示数据。

本申请实施例中，针对不同速率的AAU，能够实现BBU基带板接口速率的自适应配置，使用通用资源用于适配不同的接口速率，操作简单，并且SPI接口复用，因此能够节约片上资源；此外，FPGA上的transceiver IP核资源非常有限，本申请实施例的方案与现有技术相比能节约transceiver IP核资源，从而降低了BBU成本。

在一种可能的实施方式中，参见图10，所述BBU还包括第一处理器2。

所述第一处理器2，用于在需要设置transceiver IP核的速率的情况下，确定需要切换到的指定速率；向AAU发送表示将接口速率设置为指定速率的第二消息；在接收到所述AAU发送的表示接收到所述第二消息的响应消息后，向所述第一接口FPGA发送表示将所述第一transceiver IP核设置为指定速率的第一消息。

本申请中的第一处理器可以是通用处理器，包括CPU(Central Processing Unit，中央处理器)、NP(Network Processor，网络处理器)等；还可以是DSP(Digital SignalProcessing，数字信号处理器)、ASIC(Application Specific Integrated Circuit，专用集成电路)、FPGA(Field-Programmable Gate Array，现场可编程门阵列)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。

需要设置transceiver IP核的速率的情况可以为用户直接触发BBU的transceiver IP核接口速率设置指令，也可以为用户通过其他电子设备，向BBU发送表示设置transceiver IP核的速率的消息，BBU的处理器在获取并解析该消息后确定需要设置transceiver IP核的速率。

BBU与AAU之间是通过以太网连接的，因此BBU与AAU之间可以通过光纤进行业务数据和控制命令的交互，一个例子中，控制指令可以通过CPRI-chip的控制字进行交互。在场景需求发生变化(即需要设置BBU及AAU的transceiver IP核的速率)的情况下，BBU先通过以太网给AAU发送第二消息，第二消息的实质具体可以为一种控制命令，第二消息用于通知AAU配置所需的接口速率。

在本申请实施例中，AAU无需通过轮询的方式检测是否与BBU配置的速率相同，BBU通过第二消息通知AAU需要配置的速率，然后再配置BBU的接口FPGA中transceiver IP核的速率，能够减少AAU的轮询次数；此外，如果出现AAU与BBU链路不通，AAU无需轮询配置各种速率，只需要排查光链路即可，大大减少了AAU轮询机制造成的通信延时，减少了修改场景配置以后，AAU与BBU能正常提供服务的时间，从而提高了通信效率。

本申请实施例还提供了一种AAU，包括：

第二接口FPGA，所述第二接口FPGA包括第二transceiver IP核及第二速率切换模块，所述第二速率切换模块中存储有至少两种速率的transceiver IP核参数；所述第二transceiver IP核包括至少一Quad，所述Quad包括至少一common及多个channel；

所述第二速率切换模块，用于在获取到表示将所述第二transceiver IP核设置为指定速率的第三消息后，确定所述第三消息表示的指定速率；按照所述第二速率切换模块中存储的所述指定速率的transceiver IP核参数，对所述第二transceiver IP核中的common及channel进行配置。

在本申请实施例中，速率切换模块中存储有至少两种速率的transceiver IP核参数，按照指定速率的transceiver IP核参数对transceiver IP核中的common及channel进行配置，从而将transceiver IP核配置为指定速率的transceiver IP核，可以减少AAU中transceiver IP核的数量，从而降低AAU的成本。

在一种可能的实施方式中，所述第二速率切换模块包括第二rom IP核和第二参数配置单元，

所述第二rom IP核，用于存储所述至少两种速率的transceiver IP核参数；

所述第二参数配置单元，用于在获取到表示将所述第二transceiver IP核设置为指定速率的第三消息后，确定所述第三消息表示的指定速率；从所述第二rom IP核中获取所述指定速率的transceiver IP核参数；利用DRP接口将所述指定速率的transceiver IP核参数写入到所述第二transceiver IP核的common及channel中。

AAU中的第二接口FPGA的具体实现方式可以参见上述实施例中BBU的第一接口FPGA的实现方式，此处不再赘述。

在一种可能的实施方式中，所述AAU还包括第二处理器；

所述第二处理器，用于在获取到BBU发送的表示将接口速率设置为指定速率的第二消息后，向所述BBU发送表示接收到所述第二消息的响应消息，并向所述第二接口FPGA发送表示将所述第二transceiver IP核设置为指定速率的第三消息。

AAU与BBU通过以太网连接，在AAU接收到BBU发送的第二消息后，向BBU发送表示接收到所述第二消息的响应消息，然后向第二接口FPGA发送表示将所述第二transceiver IP核设置为指定速率的第三消息。第三消息的具体实现方式可以参见第一消息的实现方式，此处不再赘述。

本申请实施例还提供了一种基于上述任一所述的BBU的接口速率配置方法，包括：

获取表示将第一transceiver IP核设置为指定速率的第一消息，确定所述第一消息表示的指定速率；

按照存储的所述指定速率的transceiver IP核参数，对所述第一transceiver IP核中的common及channel进行配置。

本申请实施例中的接口速率配置方法可以通过BBU实现，BBU中包括第一接口FPGA，所述第一接口FPGA包括第一收发器知识产权核transceiver IP核及第一速率切换模块，所述第一速率切换模块中存储有至少两种速率的transceiver IP核参数，所述第一transceiver IP核包括至少一块Quad，所述Quad包括至少一common及多个通道channel。在BBU获取到表示将第一transceiver IP核设置为指定速率的第一消息后，例如，可以为第一速率切换模块获取到第一消息后，对第一消息进行分析，从而确定所述第一消息表示的指定速率。按照第一速率切换模块中存储的所述指定速率的transceiver IP核参数，对所述第一transceiver IP核中的common及channel进行配置。

在一种可能的实施方式中，所述至少两种速率的transceiver IP核参数存储在第一rom IP核中；

所述按照存储的所述指定速率的transceiver IP核参数，对所述第一transceiver IP核中的common及channel进行配置，包括：

从所述第一rom IP核中获取所述指定速率的transceiver IP核参数；

利用DRP接口将所述指定速率的transceiver IP核参数写入到所述第一transceiver IP核的common及channel中。

在一种可能的实施方式中，所述方法还包括：

在需要设置transceiver IP核的速率的情况下，第一处理器确确定需要切换到的指定速率，向AAU发送表示将接口速率设置为指定速率的第二消息；

在接收到所述AAU发送的表示接收到所述第二消息的响应消息后，向第一接口FPGA发送表示将所述第一transceiver IP核设置为所述指定速率的第一消息。

一个例子中，BBU中还包括第一处理器，在需要设置transceiver IP核的速率的情况下，可以利用第一处理器确定需要切换到的指定速率，并向AAU发送表示将接口速率设置为指定速率的第二消息；在接收到所述AAU发送的表示接收到所述第二消息的响应消息后，第一处理器向所述第一接口FPGA发送表示将所述第一transceiver IP核设置为指定速率的第一消息。

本申请实施例还提供了一种BBU接口速率配置方法，应用于BBU，所述BBU包括第一接口FPGA，所述第一接口FPGA包括第一transceiver IP核及第一速率切换模块，所述第一transceiver IP核包括至少一Quad，所述Quad包括至少一common及多个channel，参见图11，所述方法包括：

S101，所述第一速率切换模块在获取到表示将所述第一transceiver IP核设置为指定速率的第一消息后，确定所述第一消息表示的指定速率；

S102，所述第一速率切换模块按照所述第一速率切换模块中存储的所述指定速率的transceiver IP核参数，对所述第一transceiver IP核中的common及channel进行配置。

一个例子中，第一接口FPGA可以通过SPI接口接收第一消息，例如，第一消息可以为一个32bits的数据，在BBU支持两种速率，例如，10Gbps速率及25Gbps速率的情况下，当第一消息最低位为0时表示25Gbps速率，当第一消息最低位为1时表示10Gbps速率，此时第一transceiver IP核的参数配置过程可以如图12所示，第一速率切换模块通过SPI接口接收第一消息；判断第一消息的最低位是否为1；如果是1，向第一transceiver IP核传递10Gbps速率的transceiver IP核参数，判断参数配置是否完成，如果未完成，向第一transceiverIP核传递10Gbps速率的transceiver IP核参数；如果不是1，则向第一transceiver IP核传递25Gbps速率的transceiver IP核参数，判断参数配置是否完成，如果未完成，向第一transceiver IP核传递25Gbps速率的transceiver IP核参数。

在一种可能的实施方式中，所述第一速率切换模块包括第一rom IP核和第一参数配置单元，所述至少两种速率的transceiver IP核参数存储在所述第一rom IP核中；

所述第一速率切换模块按照所述第一速率切换模块中存储的所述指定速率的transceiver IP核参数，对所述第一transceiver IP核中的各common及各channel进行配置的步骤包括：

所述第一参数配置单元从所述第一rom IP核中获取所述指定速率的transceiverIP核参数；

所述第一参数配置单元利用DRP接口将所述指定速率的transceiver IP核参数写入到所述第一transceiver IP核的common及channel中。

在一种可能的实施方式中，所述BBU还包括第一处理器；所述方法还包括：

在需要设置transceiver IP核的速率的情况下，所述第一处理器确定需要切换到的指定速率；

所述第一处理器向AAU发送表示将接口速率设置为指定速率的第二消息；

所述第一处理器在接收到所述AAU发送的表示接收到所述第二消息的响应消息后，向所述第一接口FPGA发送表示将所述第一transceiver IP核设置为指定速率的第一消息。

本申请实施例还提供了一种基于上述任一所述的AAU的接口速率配置方法，包括：

获取表示将第二transceiver IP核设置为指定速率的第三消息，确定所述第三消息表示的指定速率；

按照存储的所述指定速率的transceiver IP核参数，对所述第二transceiver IP核中的common及channel进行配置。

本申请实施例中的接口速率配置方法可以通过AAU实现，AAU中包括第二接口FPGA，所述第二接口FPGA包括第二transceiver IP核及第二速率切换模块，所述第二速率切换模块中存储有至少两种速率的transceiver IP核参数；所述第二transceiver IP核包括至少一Quad，所述Quad包括至少一common及多个channel。在AAU获取到表示将第二transceiver IP核设置为指定速率的第三消息后，例如，可以为第二速率切换模块获取到第三消息后，对第三消息进行分析，从而确定所述第三消息表示的指定速率。按照第二速率切换模块中存储的所述指定速率的transceiver IP核参数，对所述第二transceiver IP核中的common及channel进行配置。

在一种可能的实施方式中，所述至少两种速率的transceiver IP核参数存储在第二rom IP核中；

所述按照存储的所述指定速率的transceiver IP核参数，对所述第二transceiver IP核中的各common及各channel进行配置，包括：

从所述第二rom IP核中获取所述指定速率的transceiver IP核参数；

利用DRP接口将所述指定速率的transceiver IP核参数写入到所述第二transceiver IP核的common及channel中。

在一种可能的实施方式中，所述方法还包括：

第二处理器在获取到BBU发送的表示将接口速率设置为所述指定速率的第二消息后，向所述BBU发送表示接收到所述第二消息的响应消息，并向第二接口FPGA发送表示将所述第二transceiver IP核设置为所述指定速率的第三消息。

一个例子中，AAU中还包括第二处理器，在获取到BBU发送的表示将接口速率设置为指定速率的第二消息后，AAU中的第二处理器向所述BBU发送表示接收到所述第二消息的响应消息，并向第二接口FPGA发送表示将所述第二transceiver IP核设置为指定速率的第三消息。

本申请实施例还提供了一种AAU接口速率配置方法，应用于AAU，所述AAU包括第二接口FPGA，所述第二接口FPGA包括第二transceiver IP核及第二速率切换模块，所述第二transceiver IP核包括至少一Quad，所述Quad包括至少一common及多个channel，所述方法包括：

所述第二速率切换模块在获取到表示将所述第二transceiver IP核设置为指定速率的第三消息后，确定所述第三消息表示的指定速率；

所述第二速率切换模块按照所述第二速率切换模块中存储的所述指定速率的transceiver IP核参数，对所述第二transceiver IP核中的common及channel进行配置。

在一种可能的实施方式中，所述第二速率切换模块包括第二rom IP核和第二参数配置单元，所述至少两种速率的transceiver IP核参数存储在所述第二rom IP核中；

所述第二速率切换模块按照所述第二速率切换模块中存储的所述指定速率的transceiver IP核参数，对所述第二transceiver IP核中的各common及各channel进行配置的步骤包括：

所述第二参数配置单元从所述第二rom IP核中获取所述指定速率的transceiverIP核参数；

所述第二参数配置单元利用DRP接口将所述指定速率的transceiver IP核参数写入到所述第二transceiver IP核的common及channel中。

在一种可能的实施方式中，所述AAU还包括处理器；所述AAU还包括第二处理器；所述方法还包括：

在获取到BBU发送的表示将接口速率设置为指定速率的第二消息后，所述第二处理器向所述BBU发送表示接收到所述第二消息的响应消息，并向所述第二接口FPGA发送表示将所述第二transceiver IP核设置为指定速率的第三消息。

本申请实施例还提供了一种通信系统，包括本申请中任一所述的BBU及本申请中任一所述的AAU。

一个例子中，通信系统中包括多个BBU及多个AAU，一个BBU至少连接一个AAU。例如，通信系统具体可以为基站，该基站可以包括多个为终端提供服务的小区。根据具体应用场合不同，基站又可以称为接入点，或者可以是接入网中在空中接口上通过一个或多个扇区与无线终端设备通信的设备，或者其它名称。网络设备可用于将收到的空中帧与网际协议(Internet Protocol，IP)分组进行相互更换，作为无线终端设备与接入网的其余部分之间的路由器，其中接入网的其余部分可包括网际协议(IP)通信网络。网络设备还可协调对空中接口的属性管理。例如，本申请实施例涉及的网络设备可以是全球移动通信系统(Global System for Mobile communications，GSM)或码分多址接入(Code DivisionMultiple Access，CDMA)中的网络设备(Base Transceiver Station，BTS)，也可以是带宽码分多址接入(Wide-band Code Division Multiple Access，WCDMA)中的网络设备(NodeB)，还可以是长期演进(long term evolution，LTE)系统中的演进型网络设备(evolutional Node B，eNB或e-NodeB)、5G网络架构(next generation system)中的5G基站(gNB)，也可以是家庭演进基站(Home evolved Node B，HeNB)、中继节点(relay node)、家庭基站(femto)、微微基站(pico)等，本申请实施例中并不限定。在一些网络结构中，网络设备可以包括集中单元(centralized unit，CU)节点和分布单元(distributed unit，DU)节点，集中单元和分布单元也可以地理上分开布置。

在本申请实施例中，速率切换模块中存储有至少两种速率的transceiver IP核参数，按照指定速率的transceiver IP核参数对transceiver IP核中的common及channel进行配置，从而将transceiver IP核配置为指定速率的transceiver IP核，可以减少BBU及AAU中transceiver IP核的数量，从而降低BBU及AAU的成本。AAU无需通过轮询的方式检测是否与BBU配置的速率相同，BBU通过第二消息通知AAU需要配置的速率，然后再配置BBU的接口FPGA中transceiver IP核的速率，能够减少AAU的轮询次数；此外，如果出现AAU与BBU链路不通，AAU无需轮询配置各种速率，只需要排查光链路即可，大大减少了AAU轮询机制造成的通信延时，减少了修改场景配置以后，AAU与BBU能正常提供服务的时间，从而提高了通信效率。

本申请实施例还提供了一种计算机可读存储介质，上述计算机可读存储介质内存储有计算机程序，上述计算机程序被处理器执行时实现本申请中任一所述的BBU接口速率配置方法或任一所述的AAU接口速率配置方法。

在本申请提供的又一实施例中，还提供了一种包含指令的计算机程序产品，当其在计算机上运行时，使得计算机执行本申请中任一所述的BBU接口速率配置方法或任一所述的AAU接口速率配置方法。

本申请实施例还提供了一种BBU的接口速率配置装置，包括存储器及处理器：

存储器，用于存储计算机程序；

处理器，用于读取所述存储器中的计算机程序并执行以下操作：

获取表示将第一transceiver IP核设置为指定速率的第一消息，确定所述第一消息表示的指定速率；

按照存储的所述指定速率的transceiver IP核参数，对所述第一transceiver IP核中的common及channel进行配置。

在一种可能的实施方式中，所述处理器具体用于：从第一rom IP核中获取所述指定速率的transceiver IP核参数；利用DRP接口将所述指定速率的transceiver IP核参数写入到所述第一transceiver IP核的common及channel中。

在一种可能的实施方式中，所述装置还包括，第一处理器用于：在需要设置transceiver IP核的速率的情况下，确定需要切换到的指定速率，并向AAU发送表示将接口速率设置为指定速率的第二消息；在接收到所述AAU发送的表示接收到所述第二消息的响应消息后，向第一接口FPGA发送表示将所述第一transceiver IP核设置为所述指定速率的第一消息。

本申请实施例还提供了一种AAU的接口速率配置装置，包括存储器及处理器：

存储器，用于存储计算机程序；

处理器，用于读取所述存储器中的计算机程序并执行以下操作：

获取表示将第二transceiver IP核设置为指定速率的第三消息，确定所述第三消息表示的指定速率；

按照存储的所述指定速率的transceiver IP核参数，对所述第二transceiver IP核中的common及channel进行配置。

在一种可能的实施方式中，所述处理器具体用于：从所述第二rom IP核中获取所述指定速率的transceiver IP核参数；利用DRP接口将所述指定速率的transceiver IP核参数写入到所述第二transceiver IP核的common及channel中。

在一种可能的实施方式中，所述装置还包括，第二处理器用于：在获取到BBU发送的表示将接口速率设置为所述指定速率的第二消息后，向所述BBU发送表示接收到所述第二消息的响应消息，并向第二接口FPGA发送表示将所述第二transceiver IP核设置为所述指定速率的第三消息。

在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。所述计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行所述计算机程序指令时，全部或部分地产生按照本申请实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，所述计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线(例如同轴电缆、光纤、数字用户线)或无线(例如红外、无线、微波等)方式向另一个网站站点、计算机、服务器或数据中心进行传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质，(例如，软盘、硬盘、磁带)、光介质(例如，DVD)、或者半导体介质(例如固态硬盘SolidState Disk(SSD))等。

需要说明的是，在本文中，各个可选方案中的技术特征只要不矛盾均可组合来形成方案，这些方案均在本申请公开的范围内。诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

本说明书中的各个实施例均采用相关的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

以上所述仅为本申请的较佳实施例，并非用于限定本申请的保护范围。凡在本申请的精神和原则之内所作的任何修改、等同替换、改进等，均包含在本申请的保护范围内。

Claims (15)

1.一种基带处理单元BBU，其特征在于，包括：

第一接口现场可编程门阵列FPGA，所述第一接口FPGA包括第一transceiver IP核及第一速率切换模块，所述第一速率切换模块中存储有至少两种速率的transceiver IP核参数，所述第一transceiver IP核包括至少一块Quad，所述Quad包括至少一common及多个通道channel；

所述第一速率切换模块，用于在获取到表示将所述第一transceiver IP核设置为指定速率的第一消息后，确定所述第一消息表示的指定速率；按照所述指定速率的transceiverIP核参数，对所述第一transceiver IP核中的common及channel进行配置。

2.根据权利要求1所述的BBU，其特征在于，所述第一速率切换模块包括第一rom IP核和第一参数配置单元；

所述第一rom IP核，用于存储所述至少两种速率的transceiver IP核参数；

所述第一参数配置单元，用于在获取到表示将所述第一transceiver IP核设置为指定速率的第一消息后，确定所述第一消息表示的指定速率；从所述第一rom IP核中获取所述指定速率的transceiver IP核参数；利用动态重配置DRP接口将所述指定速率的transceiver IP核参数写入到所述第一transceiver IP核的common及channel中。

3.根据权利要求1或2所述的BBU，其特征在于，所述BBU还包括第一处理器；

所述第一处理器，用于在需要设置transceiver IP核的速率的情况下，确定需要切换到的指定速率；向有源天线单元AAU发送表示将接口速率设置为所述指定速率的第二消息；在接收到所述AAU发送的表示接收到所述第二消息的响应消息后，向所述第一接口FPGA发送表示将所述第一transceiver IP核设置为所述指定速率的第一消息。

4.一种有源天线单元AAU，其特征在于，包括：

第二接口FPGA，所述第二接口FPGA包括第二transceiver IP核及第二速率切换模块，所述第二速率切换模块中存储有至少两种速率的transceiver IP核参数；所述第二transceiver IP核包括至少一Quad，所述Quad包括至少一common及多个channel；

所述第二速率切换模块，用于在获取到表示将所述第二transceiver IP核设置为指定速率的第三消息后，确定所述第三消息表示的指定速率；按照所述指定速率的transceiverIP核参数，对所述第二transceiver IP核中的common及channel进行配置。

5.根据权利要求4所述的AAU，其特征在于，所述第二速率切换模块包括第二rom IP核和第二参数配置单元；

所述第二rom IP核，用于存储所述至少两种速率的transceiver IP核参数；

所述第二参数配置单元，用于在获取到表示将所述第二transceiver IP核设置为指定速率的第三消息后，确定所述第三消息表示的指定速率；从所述第二rom IP核中获取所述指定速率的transceiver IP核参数；利用DRP接口将所述指定速率的transceiver IP核参数写入到所述第二transceiver IP核的common及channel中。

6.根据权利要求4或5所述的AAU，其特征在于，所述AAU还包括第二处理器；

所述第二处理器，用于在获取到BBU发送的表示将接口速率设置为指定速率的第二消息后，向所述BBU发送表示接收到所述第二消息的响应消息，并向所述第二接口FPGA发送表示将所述第二transceiver IP核设置为所述指定速率的第三消息。

7.一种基于权利要求1-3任一项所述的BBU的接口速率配置方法，其特征在于，所述方法包括：

获取表示将第一transceiver IP核设置为指定速率的第一消息，确定所述第一消息表示的指定速率；

按照存储的所述指定速率的transceiver IP核参数，对所述第一transceiver IP核中的common及channel进行配置。

8.根据权利要求7所述的方法，其特征在于，所述至少两种速率的transceiver IP核参数存储在第一rom IP核中；

所述按照存储的所述指定速率的transceiver IP核参数，对所述第一transceiver IP核中的common及channel进行配置包括：

从所述第一rom IP核中获取所述指定速率的transceiver IP核参数；

利用DRP接口将所述指定速率的transceiver IP核参数写入到所述第一transceiverIP核的common及channel中。

9.根据权利要求7或8所述方法，其特征在于，所述方法还包括：

在需要设置transceiver IP核的速率的情况下，第一处理器确定需要切换到的指定速率，向AAU发送表示将接口速率设置为所述指定速率的第二消息；

在接收到所述AAU发送的表示接收到所述第二消息的响应消息后，向第一接口FPGA发送表示将所述第一transceiver IP核设置为所述指定速率的第一消息。

10.一种基于权利要求4-6任一项所述的AAU的接口速率配置方法，其特征在于，所述方法包括：

获取表示将第二transceiver IP核设置为指定速率的第三消息，确定所述第三消息表示的指定速率；

按照存储的所述指定速率的transceiver IP核参数，对所述第二transceiver IP核中的common及channel进行配置。

11.根据权利要求10所述的方法，其特征在于，所述至少两种速率的transceiver IP核参数存储在第二rom IP核中；

所述按照存储的所述指定速率的transceiver IP核参数，对所述第二transceiver IP核中的各common及各channel进行配置包括：

从所述第二rom IP核中获取所述指定速率的transceiver IP核参数；

利用DRP接口将所述指定速率的transceiver IP核参数写入到所述第二transceiverIP核的common及channel中。

12.根据权利要求10或11所述方法，其特征在于，所述方法还包括：

第二处理器在获取到BBU发送的表示将接口速率设置为所述指定速率的第二消息后，向所述BBU发送表示接收到所述第二消息的响应消息，并向第二接口FPGA发送表示将所述第二transceiver IP核设置为所述指定速率的第三消息。

13.一种通信系统，其特征在于，包括如权利要求1-3任一所述的BBU及如权利要求4-6任一所述的AAU。

14.一种BBU的接口速率配置装置，其特征在于，包括存储器及处理器：

存储器，用于存储计算机程序；

处理器，用于读取所述存储器中的计算机程序并执行权利要求7-9任一项所述的方法。

15.一种AAU的接口速率配置装置，其特征在于，包括存储器及处理器：

存储器，用于存储计算机程序；

处理器，用于读取所述存储器中的计算机程序并执行权利要求10-12任一项所述的方法。