CN115150024B - 数据处理方法、装置、设备和介质 - Google Patents

Abstract

本发明提供了一种数据处理方法、装置、设备和介质，可以应用于计算机领域和互联网领域。该数据处理方法包括：获取待处理数据，其中，待处理数据包含有初始校验和字段；执行基于RISC‑V指令构建的目标指令，以便计算得到待处理数据的校验和；以及利用校验和更新待处理数据中的初始校验和字段，得到目标处理数据。根据本发明提供的数据处理方法可以减少计算校验和的指令周期数量，提升减少计算时长，提升校验和的计算效率。

Description

数据处理方法、装置、设备和介质

技术领域

本发明涉及计算机领域和互联网领域，具体地涉及一种数据处理方法、装置、设备和介质。

背景技术

checksum，是指总和检验码，即校验和。其作用是用于检查数据完整性，检测数据是否被篡改或存在传输错误。校验和广泛用于数据处理和数据通信领域，尤其是网络通信领域中，校验和可以存储于报文中的某一个字段，用以验证报文在网络传输过程中的完整性。通常报文的发送端，会根据报文首部存储的数据来计算一个检验和，接收端收到该报文后，接收端也会对报文的首部存储的数据进行一次检验和计算，如果接收端计算的检验和与发送端发送的校验和不一样，那接收端可以认为该报文在传输过程中出了错，从而可以利用校验和实现对于报文中信息完整性的检验。

但是随着网络信息的传输数量呈爆发式增长，相关技术中用于计算校验和的方法还至少存在计算效率较低，计算时长过长的技术问题，对信息处理效率产生较大影响。

发明内容

鉴于上述问题，本发明提供了一种数据处理方法、装置、设备和介质。

根据本发明的第一个方面，提供了一种数据处理方法，包括：

获取待处理数据，其中，上述待处理数据包含有初始校验和字段；

执行基于RISC-V指令构建的目标指令，以便计算得到上述待处理数据的校验和；以及

利用上述校验和更新上述待处理数据中的上述初始校验和字段，得到目标处理数据。

根据本发明的实施例，上述待处理数据为在内存中连续存储的数据，上述待处理数据的数据长度为N字节，N为大于等于4的正整数，上述数据长度存储于上述目标指令中的第二寄存器操作字段，上述待处理数据包括顺序排列的多个第一累加单元，上述第一累加单元由至少两字节的字符数据构成；

其中，执行基于RISC-V指令构建的目标指令，以便计算得到上述待处理数据的校验和包括：

基于上述目标指令中的第一寄存器操作字段和第二寄存器操作字段，分别从上述内存中读取上述待处理数据的起始存储位置，以及上述待处理数据的数据长度；

根据上述起始存储位置和上述目标指令中预定义的初始校验数据，计算多个上述第一累加单元中排序首位的第一累加单元与上述初始校验数据的和，得到第一累加和；

根据上述起始位置和上述数据长度，确定得到第一累加和之后的待处理数据的剩余数据长度；

在上述剩余数据长度大于两字节的情况下，针对具有剩余数据长度的待处理数据，利用上述第一累加和，迭代地对上述具有剩余数据长度的待处理数据中剩余的第一累加单元执行累加计算，直至上述待处理数据的剩余数据长度为零，得到针对上述待处理数据的目标累加和；

基于上述目标指令对上述目标累加和进行取反操作，得到上述待处理数据的校验和，其中，上述校验和存储于与上述目标指令中的输出寄存器操作字段对应的目标寄存器中；以及

从上述目标寄存器中获取上述待处理数据的校验和。

根据本发明的实施例，上述待处理数据为在内存中连续存储的数据，上述待处理数据的数据长度为N字节，N为大于等于4的正整数，上述数据长度存储于上述目标指令中的第二寄存器操作字段，上述目标指令包括基于Verilog代码规则编辑的指令，上述待处理数据包括顺序排列的多个第一累加单元，上述第一累加单元由至少两字节的字符数据构成；

其中，执行基于RISC-V指令构建的目标指令，以便计算得到上述待处理数据的校验和包括：

基于上述目标指令中的第一寄存器操作字段，从上述内存中读取上述待处理数据，得到目标数据长度；

在上述目标数据长度等于上述第二寄存器操作字段中存储的上述数据长度的情况下，迭代地对多个上述第一累加单元执行累加，得到目标累加和，其中，上述目标累加和包括溢出高位数据和低位数据；

对上述溢出高位数据和上述低位数据执行累加，得到上述待处理数据的校验和，其中，上述校验和存储于与上述目标指令中的输出寄存器操作字段对应的目标寄存器中；以及

从上述目标寄存器中获取上述待处理数据的校验和。

根据本发明的实施例，上述数据处理方法还包括：

对初始待处理数据中的校验和位置设置上述初始校验和字段，得到上述待处理数据。

根据本发明的实施例，执行基于RISC-V指令构建的目标指令，以便计算得到上述待处理数据的校验和包括：

基于上述目标指令将上述待处理数据划分为M个第二累加单元，其中，M个上述第二累加单元中的至少一个第二累加单元由上述待处理数据中具有预设字节数量的字符数据构成，M为大于2的正整数；

基于上述目标指令中的第一寄存器操作字段和第二寄存器操作字段，迭代地从M个上述第二累加单元中读取目标第二累加单元，以便于将M个上述第二累加单元进行累加，得到目标累加和，其中，上述目标累加和存储于与上述目标指令的输出寄存器操作字段对应的目标寄存器中；以及

对上述目标寄存器中的上述目标累加和执行取反操作，得到上述待处理数据的校验和。

根据本发明的实施例，其中，上述预设字节数量包括四字节数量。

根据本发明的实施例，上述待处理数据包括网络报文数据的数据包头。

本发明的第二方面提供了一种数据处理装置，包括：

获取模块，用于获取待处理数据，其中，上述待处理数据包含有初始校验和字段；

指令执行模块，用于执行基于RISC-V指令构建的目标指令，以便计算得到上述待处理数据的校验和；以及

更新模块，用于利用上述校验和更新上述待处理数据中的上述初始校验和字段，得到目标处理数据。

本发明的第三方面提供了一种电子设备，包括：一个或多个处理器；存储器，用于存储一个或多个程序，其中，当所述一个或多个程序被所述一个或多个处理器执行时，使得一个或多个处理器执行上述数据处理方法。

本发明的第四方面还提供了一种计算机可读存储介质，其上存储有可执行指令，该指令被处理器执行时使处理器执行上述数据处理方法。

根据本发明的实施例，通过基于RISC-V指令构建目标指令，可以实现利用开源的RISC-V指令集来构建得到用于计算待处理数据的校验和的指令，降低了计算校验和算法的编程难度，至少部分解决降低计算过程中存在的计算报错率高的技术问题。同时在目标指令的一个指令执行周期后，计算得到待处理数据的校验和，从而可以减少计算校验和的指令周期数量，至少部分解决了相关技术中需要多个指令执行周期才可以计算得到校验和的技术问题，提升了校验和的计算效率。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述内容以及其他目的、特征和优点将更为清楚，在附图中。

图1示意性示出了根据本发明实施例的数据处理方法、装置的应用场景图。

图2A示意性示出了根据本发明实施例的数据处理方法的流程图。

图2B示意性示出了根据本发明实施例的目标指令的示意图。

图3示意性示出了根据本发明实施例的执行基于RISC-V指令构建的目标指令，以便计算得到待处理数据的校验和的流程图。

图4示意性示出了根据本发明另一实施例的执行基于RISC-V指令构建的目标指令，以便计算得到待处理数据的校验和的流程图。

图5示意性示出了根据本发明又一实施例的执行基于RISC-V指令构建的目标指令，以便计算得到待处理数据的校验和的流程图。

图6示意性示出了根据本发明实施例的待处理数据的示意图。

图7示意性示出了根据本发明实施例的数据处理装置的结构框图。

图8示意性示出了根据本发明实施例的适于实现数据处理方法的电子设备的方框图。

具体实施方式

以下，将参照附图来描述本发明的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。在下面的详细描述中，为便于解释，阐述了许多具体的细节以提供对本发明实施例的全面理解。然而，明显地，一个或多个实施例在没有这些具体细节的情况下也可以被实施。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。

在此使用的术语仅仅是为了描述具体实施例，而并非意在限制本发明。在此使用的术语“包括”、“包含”等表明了所述特征、步骤、操作和/或部件的存在，但是并不排除存在或添加一个或多个其他特征、步骤、操作或部件。

在此使用的所有术语（包括技术和科学术语）具有本领域技术人员通常所理解的含义，除非另外定义。应注意，这里使用的术语应解释为具有与本说明书的上下文相一致的含义，而不应以理想化或过于刻板的方式来解释。

在使用类似于“A、B和C等中至少一个”这样的表述的情况下，一般来说应该按照本领域技术人员通常理解该表述的含义来予以解释（例如，“具有A、B和C中至少一个的系统”应包括但不限于单独具有A、单独具有B、单独具有C、具有A和B、具有A和C、具有B和C、和/或具有A、B、C的系统等）。

在本发明的技术方案中，所涉及的用户个人信息的收集、存储、使用、加工、传输、提供、发明和应用等处理，均符合相关法律法规的规定，采取了必要保密措施，且不违背公序良俗。

在本发明的技术方案中，在获取或采集用户个人信息之前，均获取了用户的授权或同意。

相关技术中，用于计算校验和的方法通常每次仅能够计算16比特的数据量，在不引入额外寄存器的情况下，计算校验和的时间复杂度尽可以达到O(N/2)，且通常需要多个指令执行周期才可以计算得到校验和，计算耗时过长。而且用于支持校验和计算的编程过程较为复杂，在计算过程中存在计算报错率高，执行效率低的技术问题。

本发明的实施例提供了一种数据处理方法、装置、设备、介质和程序产品，该数据处理方法包括：获取待处理数据，其中，待处理数据包含有初始校验和字段；执行基于RISC-V指令构建的目标指令，以便计算得到待处理数据的校验和；以及利用校验和更新待处理数据中的初始校验和字段，得到目标处理数据。

根据本发明的实施例，通过基于RISC-V指令构建目标指令，可以实现利用开源的RISC-V指令集来构建得到用于计算待处理数据的校验和的指令，降低了计算校验和算法的编程难度，至少部分解决降低计算过程中存在的计算报错率高的技术问题。同时在目标指令的一个指令执行周期后，计算得到待处理数据的校验和，从而可以减少计算校验和的指令周期数量，至少部分解决了相关技术中需要多个指令执行周期才可以计算得到校验和的技术问题，提升了校验和的计算效率。

图1示意性示出了根据本发明实施例的数据处理方法、装置的应用场景图。

如图1所示，根据该实施例的应用场景100可以包括终端设备101、102、103、网络104和服务器105。网络104用以在终端设备101、102、103和服务器105之间提供通信链路的介质。网络104可以包括各种连接类型，例如有线、无线通信链路或者光纤电缆等等。

用户可以使用终端设备101、102、103通过网络104与服务器105交互，以接收或发送消息等。终端设备101、102、103上可以安装有各种通讯客户端应用，例如购物类应用、网页浏览器应用、搜索类应用、即时通信工具、邮箱客户端、社交平台软件等（仅为示例）。

终端设备101、102、103可以是具有显示屏并且支持网页浏览的各种电子设备，包括但不限于智能手机、平板电脑、膝上型便携计算机和台式计算机等等。

服务器105可以是提供各种服务的服务器，例如对用户利用终端设备101、102、103所浏览的网站提供支持的后台管理服务器（仅为示例）。后台管理服务器可以对接收到的用户请求等数据进行分析等处理，并将处理结果（例如根据用户请求获取或生成的网页、信息、或数据等）反馈给终端设备。

需要说明的是，本发明实施例所提供的数据处理方法一般可以由终端设备101、102、103执行。相应地，本发明实施例所提供的数据处理装置一般可以设置于终端设备101、102、103中。本发明实施例所提供的数据处理方法也可以由服务器105执行。相应地，本发明实施例所提供的数据处理装置也可以设置于服务器105中。本发明实施例所提供的数据处理方法也可以由不同于服务器105且能够与终端设备101、102、103和/或服务器105通信的服务器或服务器集群执行。相应地，本发明实施例所提供的数据处理装置也可以设置于不同于服务器105且能够与终端设备101、102、103和/或服务器105通信的服务器或服务器集群中。

应该理解，图1中的终端设备、网络和服务器的数目仅仅是示意性的。根据实现需要，可以具有任意数目的终端设备、网络和服务器。

以下将基于图1描述的场景，通过图2~图6对发明实施例的数据处理方法进行详细描述。

图2A示意性示出了根据本发明实施例的数据处理方法的流程图。

如图2A所示，该实施例的数据处理方法包括操作S210~操作S230。

在操作S210，获取待处理数据，其中，待处理数据包含有初始校验和字段。

根据本发明的实施例，待处理数据可以包括需要进行校验和计算的数据，例如IP报文中的报文头等。初始校验和字段可以包括存储于该待处理数据的校验和位置的字段。

在操作S220，执行基于RISC-V指令构建的目标指令，以便计算得到待处理数据的校验和。

根据本发明的实施例，目标指令可以包括基于RISC-V指令集的基本指令格式编辑后得到的指令。目标指令在执行一个指令周期后即可以计算得到待处理数据的校验和。

在操作S230，利用校验和更新待处理数据中的初始校验和字段，得到目标处理数据。

根据本发明的实施例，可以利用校验和替换初始校验和字段，或者还可以在待处理数据的初始校验和为空的情况下，将计算得到的校验和存储至待处理数据的校验和位置，得到目标处理数据。

根据本发明的实施例，通过基于RISC-V指令构建目标指令，可以实现利用开源的RISC-V基础指令集和/或扩展指令集，来构建得到用于计算待处理数据的校验和的指令，降低了计算校验和算法的编程难度，至少部分解决降低计算过程中存在的计算报错率高的技术问题。同时在目标指令的一个指令执行周期后，计算得到待处理数据的校验和，从而可以减少计算校验和的指令周期数量，至少部分解决了相关技术中需要多个指令执行周期才可以计算得到校验和的技术问题，提升了校验和的计算效率。

根据本发明的实施例，目标指令可以是基于RISC-V指令集的R类指令格式编辑后得到的。

图2B示意性示出了根据本发明实施例的目标指令的示意图。

如图2B所示，目标指令200可以基于RISC-V指令集的R类指令格式编辑后得到，目标指令200的第一输入寄存器210（rs1）可以包含有第一寄存器操作字段，第二输入寄存器220（rs2）可以包含有第二寄存器操作字段。在执行目标指令200后得到的校验和可以存储在输出寄存器230（rd）中，或者，校验和在取反之前的累加和可以存储于输出寄存器230（rd）中。

根据本发明的实施例，数据处理方法还可以包括如下操作：

对初始待处理数据中的校验和位置设置初始校验和字段，得到待处理数据。

根据本发明的实施例，例如在初始待处理数据为报文头数据的情况下，可以将报文头数据的校验和位置设置0，从而实现设置初始校验和字段。

根据本发明的实施例，待处理数据为在内存中连续存储的数据，待处理数据的数据长度为N字节，N为大于等于4的正整数，数据长度存储于目标指令中的第二寄存器操作字段，待处理数据包括顺序排列的多个第一累加单元，第一累加单元由至少两字节的字符数据构成。

图3示意性示出了根据本发明实施例的执行基于RISC-V指令构建的目标指令，以便计算得到待处理数据的校验和的流程图。

如图3所示，操作S220，执行基于RISC-V指令构建的目标指令，以便计算得到待处理数据的校验和可以包括操作S310~操作S360。

在操作S310，基于目标指令中的第一寄存器操作字段和第二寄存器操作字段，分别从内存中读取待处理数据的起始存储位置，以及待处理数据的数据长度。

在操作S320，根据起始存储位置和目标指令中预定义的初始校验数据，计算多个第一累加单元中排序首位的第一累加单元与初始校验数据的和，得到第一累加和。

在操作S330，根据起始位置和数据长度，确定得到第一累加和之后的待处理数据的剩余数据长度。

在操作S340，在剩余数据长度大于两字节的情况下，针对具有剩余数据长度的待处理数据，利用第一累加和，迭代地对具有剩余数据长度的待处理数据中剩余的第一累加单元执行累加计算，直至待处理数据的剩余数据长度为零，得到针对待处理数据的目标累加和。

在操作S350，基于目标指令对目标累加和进行取反操作，得到待处理数据的校验和，其中，校验和存储于与目标指令中的输出寄存器操作字段对应的目标寄存器中。

在操作S360，从目标寄存器中获取待处理数据的校验和。

在本实施例中，目标指令可以是基于RISC-V扩展指令集编辑得到扩展指令chksum_mem。

根据本发明的实施例，第一寄存器操作字段和第二寄存器操作字段可以分别存储有待处理数据的起始储存位置和待处理数据的数据长度。在待处理数据为内存中连续存储的数据的情况下，通过执行目标指令，可以读取待处理数据的任意部分数据进行累加计算。

根据本发明的实施例，第一累加单元可以包括按照预设数据长度确定的部分待处理数据，例如在预设数据长度为2字节的情况下，可以将待处理数据按照每2字节的字符数据确定一个第一累加单元，得到顺序排列的多个第一累加单元。

应该理解的是，在待处理数据的数据长度为奇数字节数量的情况下，可以将最后一个字节的字符数据作为排序末尾的第一累加单元。

根据本发明的实施例，在对多个第一累加单元迭代的执行累加后，且待处理数据的剩余数据长度为零的情况下，还可以将得到的初始累加和的高位数据和低位数据进行累加，得到目标累加和。例如在第一累加单元包含有2字节的字符数据的情况下，可以将初始累加和的高6位数据和低16位数据进行累加，得到目标累加和。

根据本发明的实施例，待处理数据为在内存中连续存储的数据，待处理数据的数据长度为N字节，N为大于等于4的正整数，数据长度存储于目标指令中的第二寄存器操作字段，目标指令包括基于Verilog代码规则编辑的指令，待处理数据包括顺序排列的多个第一累加单元，第一累加单元由至少两字节的字符数据构成。

图4示意性示出了根据本发明另一实施例的执行基于RISC-V指令构建的目标指令，以便计算得到待处理数据的校验和的流程图。

如图4所示，操作S220，执行基于RISC-V指令构建的目标指令，以便计算得到待处理数据的校验和可以包括操作S410~操作S440。

在操作S410，基于目标指令中的第一寄存器操作字段，从内存中读取待处理数据，得到目标数据长度。

在操作S420，在目标数据长度等于第二寄存器操作字段中存储的数据长度的情况下，迭代地对多个第一累加单元执行累加，得到目标累加和，其中，目标累加和包括溢出高位数据和低位数据。

在操作S430，对溢出高位数据和低位数据执行累加，得到待处理数据的校验和，其中，校验和存储于与目标指令中的输出寄存器操作字段对应的目标寄存器中。

在操作S440，从目标寄存器中获取待处理数据的校验和。

根据本发明的实施例，还可以基于Verilog代码规则编辑得到目标指令，从而使目标指令能够在硬件层面进行代码实现。

在本实施例中，可以通过Verilog代码规则，来实现控制FIFO存储器、锁存器、计数器等元件，以实现上述目标指令的执行过程。

图5示意性示出了根据本发明又一实施例的执行基于RISC-V指令构建的目标指令，以便计算得到待处理数据的校验和的流程图。

如图5所示，操作S220， 执行基于RISC-V指令构建的目标指令，以便计算得到待处理数据的校验和可以包括操作S510~操作S530。

在操作S510，基于目标指令将待处理数据划分为M个第二累加单元，其中，M个第二累加单元中的至少一个第二累加单元由待处理数据中具有预设字节数量的字符数据构成，M为大于2的正整数。

在操作S520，基于目标指令中的第一寄存器操作字段和第二寄存器操作字段，迭代地从M个第二累加单元中读取目标第二累加单元，以便于将M个第二累加单元进行累加，得到目标累加和，其中，目标累加和存储于与目标指令的输出寄存器操作字段对应的目标寄存器中。

在操作S530，对目标寄存器中的目标累加和执行取反操作，得到待处理数据的校验和。

在本实施例中，目标指令可以是基于RISC-V扩展指令集编辑得到的扩展指令chksum_reg。

根据本发明的实施例，在待处理数据在内存中的存储位置不连续的情况下，可以通过上述实施例中的目标指令的执行过程，迭代地调取待处理数据中的第二累加单元执行累加计算，从而至少部分避免了相关技术在计算校验和的过程中对每一次累加计算后得到的累加结果进行高低位累加，造成的执行调用周期过多，计算时长过长的技术问题。

需要说明的是，上述实施例中的数据处理方法既可以处理在内存中连续存储的待处理数据，也可以处理在内存中不连续存储的待处理数据。

根据本发明的实施例，在预设字节数量可以是2个字节、3个字节或4个字节中的任意一项，本发明的实施例对预设字节数量不做限定，本领域技术人员可以根据实际需求进行设计。

根据本发明的实施例，预设字节数量包括四字节数量。

根据本发明的实施例，在预设字节数量为4个字节数量的情况下，即第二累加单元可以包含有待处理数据中的32比特的部分数据，基于相关技术中寄存器的容量通常可以达到32比特，因此可以基于预设字节数量来充分利用寄存器的存储空间，以减少待处理数据在计算校验和过程中的累加频次，减少计算时长，提升计算效率。

根据本发明的实施例，待处理数据可以包括网络报文数据的数据包头。

根据本发明的实施例，网络报文数据可以包括任意协议的网络报文数据，例如可以是TCP（Transmission Control Protocol，传输控制协议）、UDP（User DatagramProtocol，用户数据报协议）、IP（Internet Protocol，网际互连协议）、ICMP（InternetControl Message Protocol，网际互连控制报文协议）等协议的报文数据，待处理数据可以包括网络报文数据的数据包头。

图6示意性示出了根据本发明实施例的待处理数据的示意图。

如图6所示，待处理数据可以包括IP报文数据的数据包头。数据包头可以存储版本数据、首部长度（即数据包头长度）、服务类型、IP报文数据的总长度、IP报文的标识、标志、偏移、生存时间（Time To Live，TTL）、协议、首部校验的字段、源地址和目的地址等字符数据。

在本发明的一个实施例中，目标指令可以是基于RISC-V扩展指令集编辑得到的扩展指令chksum_mem。

可以基于该目标指令中定义初始校验数据为0，载入IP报文数据的数据包头的字节数，即数据长度，作为目标指令的第一寄存器操作字段的参数。

通过执行目标指令计算得到IP报文数据的数据包头的校验和，该校验和可以存储在输出寄存器中，从而可以得到IP报文数据的数据包头的校验和。

在本发明的另一个实施例中，目标指令可以是基于RISC-V扩展指令集编辑得到的扩展指令chksum_mem，且该目标指令可以基于Verilog代码实现。

该目标指令可以构建数据处理模型（module chksum_mem）。数据处理模型可以通过下述注释来实现计算数据包头的校验和。

//输入时钟信号；

//输入复位信号；

//控制FIFO读取数据包头的第二累加单元；

//读数据FIFO空信号；

//读FIFO使能信号；

//控制FIFO读数据包头的数据长度；

//输入读数据长度FIFO空信号；

//输出读数据长度使能信号；

//输出校验和信号有效；

//计算得到校验和；

//读数据长度繁忙标志信号；

//锁存读数据长度值；

//读数据长度使能锁存1拍信号；

//允许读数据使能信号；

//已读字符数据计数器；

//读FIFO数据完成信号；

//读FIFO数据完成锁存1拍信号；

//读FIFO数据的累加和；

//读FIFO数据的溢出累加和；

//判断当前读数据长度的状态是否繁忙；

//当读数据长度不忙时且读数据长度FIFO不空时，使能读数据长度信号；

//锁存读数据的长度；

//将读数据长度使能锁存一拍；

//在读数据长度使能锁存一拍后启动允许读数据fifo的使能，直到读数据完成；

//当允许读数据fifo使能时，判断读数据FIFO不空且已读数据长度小于设定读数据长度时，使能读数据信号；

//进行已读数据的计数；

//当已读数据长度等于设定读数据长度时，标志读数据完成；

//进行读数据的累加和；

//将读数据完成信号锁存一拍,当做校验和有效信号；

//在读数据完成信号有效时，进行溢出高位和低位累加；

//进行最后的溢出高位和低位累加，得到校验和。

在本发明的另一个实施例中，目标指令可以是基于RISC-V扩展指令集编辑得到的扩展指令chksum_reg，并基于执行该目标指令来计算IP报文数据的数据包头的校验和。

以下为chksum_reg指令代码注释，目标指令的执行过程可参考注释来实现校验和计算。

//定义用以求checksum的数据的基地址寄存器；

//定义校验和的存储器；

//临时定义RISC-V扩展指令计算得到的一次累加和的寄存器x29；

定义RISC-V扩展指令第一输入寄存器和第二输入寄存器的参数，通过参数来确定数据包头中的第二累加单元；

//载入0x00偏移的32位数据；

//载入0x04偏移的32位数据；

//定义RISC-V扩展指令，求得4字节的第二累加单元+4字节的另一个第二累加单元的累加和；

//将迭代累加后求得的累加和，累加到结果寄存器；

//载入0x10偏移的32位数据，源地址；

//载入0x14偏移的32位数据，目的地址；

//定义RISC-V扩展指令，求得4字节的累加和+4字节的下一个第二累加单元的累加和；

//将求得的累加和，累加到结果寄存器；

//载入16位数，默认将数据包头的“首部校验”所在字段补0；

//定义RISC-V扩展指令，求得4字节的累加和+4字节的下一个第二累加单元的累加和；

//将求得的累加和，累加到结果寄存器；

//最终结果：低16位取反对目标累加和的低16位字符数据取反；

//通过移位，实现最终结果的高16位字符数据置0；

//得到最终的校验和，存储在结果寄存器中，返回。

在本发明的另一个实施例中，目标指令可以是基于RISC-V扩展指令集编辑得到的扩展指令chksum_reg，同时基于Verilog代码实现基于执行该目标指令来计算IP报文数据的数据包头的校验和。

以下为chksum_reg指令代码注释，目标指令的执行过程可参考注释来实现校验和计算。

//定义用来计算累加和的第一个32位字符数据寄存器rs1；

//定义用来计算累加和的第二个32位字符数据寄存器rs2；

//存储得到的累加和的输出寄存器rd；

//定义计算的中间变量t1、t2、t3、t4；

//两寄存器rs1和rs2高16位相加得到第一个累加和中间变量t1；

//第一个累加和中间变量t1累加字符数据寄存器rs1的低16位，得到第二个累加和中间变量t2；

//第二个累加和中间变量t2再累加上字符数据寄存器rs2的低16位，得到第三个累加和中间变量t3；

//第三个累加和中间变量t3高16位与低16位折叠相加，得到第四个累加和中间变量t4；

//将第四个累加和中间变量t4的高位的进位，累加到低位，得到校验和。

基于上述数据处理方法，本发明还提供了一种数据处理装置。以下将结合图7对该装置进行详细描述。

图7示意性示出了根据本发明实施例的数据处理装置的结构框图。

如图7所示，该实施例的数据处理装置700包括获取模块710、指令执行模块720和更新模块730。

获取模块710用于获取待处理数据，其中，待处理数据包含有初始校验和字段。

指令执行模块720用于执行基于RISC-V指令构建的目标指令，以便计算得到待处理数据的校验和。

更新模块730用于利用校验和更新待处理数据中的初始校验和字段，得到目标处理数据。

根据本发明的实施例，待处理数据为在内存中连续存储的数据，待处理数据的数据长度为N字节，N为大于等于4的正整数，数据长度存储于目标指令中的第二寄存器操作字段，待处理数据包括顺序排列的多个第一累加单元，第一累加单元由至少两字节的字符数据构成。

指令执行模块包括：第一读取单元、第一计算单元、第一确定单元、第二计算单元、第一取反操作单元和第一获取单元。

第一读取单元用于基于目标指令中的第一寄存器操作字段和第二寄存器操作字段，分别从内存中读取待处理数据的起始存储位置，以及待处理数据的数据长度。

第一计算单元用于根据起始存储位置和目标指令中预定义的初始校验数据，计算多个第一累加单元中排序首位的第一累加单元与初始校验数据的和，得到第一累加和。

第一确定单元用于根据起始位置和数据长度，确定得到第一累加和之后的待处理数据的剩余数据长度。

第二计算单元用于在剩余数据长度大于两字节的情况下，针对具有剩余数据长度的待处理数据，利用第一累加和，迭代地对具有剩余数据长度的待处理数据中剩余的第一累加单元执行累加计算，直至待处理数据的剩余数据长度为零，得到针对待处理数据的目标累加和。

第一取反操作单元用于基于目标指令对目标累加和进行取反操作，得到待处理数据的校验和，其中，校验和存储于与目标指令中的输出寄存器操作字段对应的目标寄存器中。

第一获取单元用于从目标寄存器中获取待处理数据的校验和。

根据本发明的实施例，待处理数据为在内存中连续存储的数据，待处理数据的数据长度为N字节，N为大于等于4的正整数，数据长度存储于目标指令中的第二寄存器操作字段，目标指令包括基于Verilog代码规则编辑的指令，待处理数据包括顺序排列的多个第一累加单元，第一累加单元由至少两字节的字符数据构成。

指令执行模块包括：第二读取单元、第三计算单元、第四计算单元和第二获取单元。

第二读取单元用于基于目标指令中的第一寄存器操作字段，从内存中读取待处理数据，得到目标数据长度。

第三计算单元用于在目标数据长度等于第二寄存器操作字段中存储的数据长度的情况下，迭代地对多个第一累加单元执行累加，得到目标累加和，其中，目标累加和包括溢出高位数据和低位数据。

第四计算单元用于对溢出高位数据和低位数据执行累加，得到待处理数据的校验和，其中，校验和存储于与目标指令中的输出寄存器操作字段对应的目标寄存器中。

第二获取单元用于从目标寄存器中获取待处理数据的校验和。

根据本发明的实施例，上述数据处理装置还包括：

对初始待处理数据中的校验和位置设置初始校验和字段，得到待处理数据。

根据本发明的实施例，指令执行模块包括：累加单元划分单元、第五计算单元和第二取反操作单元。

累加单元划分单元用于基于目标指令将待处理数据划分为M个第二累加单元，其中，M个第二累加单元中的至少一个第二累加单元由待处理数据中具有预设字节数量的字符数据构成。

第五计算单元用于基于目标指令中的第一寄存器操作字段和第二寄存器操作字段，迭代地从M个第二累加单元中读取目标第二累加单元，以便于将M个第二累加单元进行累加，得到目标累加和，其中，目标累加和存储于与目标指令的输出寄存器操作字段对应的目标寄存器中。

第二取反操作单元用于对目标寄存器中的目标累加和执行取反操作，得到待处理数据的校验和。

根据本发明的实施例，预设字节数量包括四字节数量。

根据本发明的实施例，待处理数据包括网络报文数据的数据包头。

根据本发明的实施例，获取模块710、指令执行模块720和更新模块730中的任意多个模块可以合并在一个模块中实现，或者其中的任意一个模块可以被拆分成多个模块。或者，这些模块中的一个或多个模块的至少部分功能可以与其他模块的至少部分功能相结合，并在一个模块中实现。根据本发明的实施例，获取模块710、指令执行模块720和更新模块730中的至少一个可以至少被部分地实现为硬件电路，例如现场可编程门阵列（FPGA）、可编程逻辑阵列（PLA）、片上系统、基板上的系统、封装上的系统、专用集成电路（ASIC），或可以通过对电路进行集成或封装的任何其他的合理方式等硬件或固件来实现，或以软件、硬件以及固件三种实现方式中任意一种或以其中任意几种的适当组合来实现。或者，获取模块710、指令执行模块720和更新模块730中的至少一个可以至少被部分地实现为计算机程序模块，当该计算机程序模块被运行时，可以执行相应的功能。

图8示意性示出了根据本发明实施例的适于实现数据处理方法的电子设备的方框图。

如图8所示，根据本发明实施例的电子设备800包括处理器801，其可以根据存储在只读存储器（ROM）802中的程序或者从存储部分808加载到随机访问存储器（RAM）803中的程序而执行各种适当的动作和处理。处理器801例如可以包括通用微处理器（例如CPU）、指令集处理器和/或相关芯片组和/或专用微处理器（例如，专用集成电路（ASIC））等等。处理器801还可以包括用于缓存用途的板载存储器。处理器801可以包括用于执行根据本发明实施例的方法流程的不同动作的单一处理单元或者是多个处理单元。

在RAM 803中，存储有电子设备800操作所需的各种程序和数据。处理器 801、ROM802以及RAM 803通过总线804彼此相连。处理器801通过执行ROM 802和/或RAM 803中的程序来执行根据本发明实施例的方法流程的各种操作。需要注意，所述程序也可以存储在除ROM 802和RAM 803以外的一个或多个存储器中。处理器801也可以通过执行存储在所述一个或多个存储器中的程序来执行根据本发明实施例的方法流程的各种操作。

根据本发明的实施例，电子设备800还可以包括输入/输出（I/O）接口805，输入/输出（I/O）接口805也连接至总线804。电子设备800还可以包括连接至I/O接口805的以下部件中的一项或多项：包括键盘、鼠标等的输入部分806；包括诸如阴极射线管（CRT）、液晶显示器（LCD）等以及扬声器等的输出部分807；包括硬盘等的存储部分808；以及包括诸如LAN卡、调制解调器等的网络接口卡的通信部分809。通信部分809经由诸如因特网的网络执行通信处理。驱动器810也根据需要连接至I/O接口805。可拆卸介质811，诸如磁盘、光盘、磁光盘、半导体存储器等等，根据需要安装在驱动器810上，以便于从其上读出的计算机程序根据需要被安装入存储部分808。

本发明还提供了一种计算机可读存储介质，该计算机可读存储介质可以是上述实施例中描述的设备/装置/系统中所包含的；也可以是单独存在，而未装配入该设备/装置/系统中。上述计算机可读存储介质承载有一个或者多个程序，当上述一个或者多个程序被执行时，实现根据本发明实施例的方法。

根据本发明的实施例，计算机可读存储介质可以是非易失性的计算机可读存储介质，例如可以包括但不限于：便携式计算机磁盘、硬盘、随机访问存储器（RAM）、只读存储器（ROM）、可擦式可编程只读存储器（EPROM或闪存）、便携式紧凑磁盘只读存储器（CD-ROM）、光存储器件、磁存储器件、或者上述的任意合适的组合。在本发明中，计算机可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。例如，根据本发明的实施例，计算机可读存储介质可以包括上文描述的ROM 802和/或RAM 803和/或ROM 802和RAM 803以外的一个或多个存储器。

本发明的实施例还包括一种计算机程序产品，其包括计算机程序，该计算机程序包含用于执行流程图所示的方法的程序代码。当计算机程序产品在计算机系统中运行时，该程序代码用于使计算机系统实现本发明实施例所提供的数据处理方法。

在该计算机程序被处理器801执行时执行本发明实施例的系统/装置中限定的上述功能。根据本发明的实施例，上文描述的系统、装置、模块、单元等可以通过计算机程序模块来实现。

在一种实施例中，该计算机程序可以依托于光存储器件、磁存储器件等有形存储介质。在另一种实施例中，该计算机程序也可以在网络介质上以信号的形式进行传输、分发，并通过通信部分809被下载和安装，和/或从可拆卸介质811被安装。该计算机程序包含的程序代码可以用任何适当的网络介质传输，包括但不限于：无线、有线等等，或者上述的任意合适的组合。

在这样的实施例中，该计算机程序可以通过通信部分809从网络上被下载和安装，和/或从可拆卸介质811被安装。在该计算机程序被处理器801执行时，执行本发明实施例的系统中限定的上述功能。根据本发明的实施例，上文描述的系统、设备、装置、模块、单元等可以通过计算机程序模块来实现。

根据本发明的实施例，可以以一种或多种程序设计语言的任意组合来编写用于执行本发明实施例提供的计算机程序的程序代码，具体地，可以利用高级过程和/或面向对象的编程语言、和/或汇编/机器语言来实施这些计算程序。程序设计语言包括但不限于诸如Java，C++，python，“C”语言或类似的程序设计语言。程序代码可以完全地在用户计算设备上执行、部分地在用户设备上执行、部分在远程计算设备上执行、或者完全在远程计算设备或服务器上执行。在涉及远程计算设备的情形中，远程计算设备可以通过任意种类的网络，包括局域网（LAN）或广域网（WAN），连接到用户计算设备，或者，可以连接到外部计算设备（例如利用因特网服务提供商来通过因特网连接）。

附图中的流程图和框图，图示了按照本发明各种实施例的系统、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段、或代码的一部分，上述模块、程序段、或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个接连地表示的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图或流程图中的每个方框、以及框图或流程图中的方框的组合，可以用执行规定的功能或操作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。

本领域技术人员可以理解，本发明的各个实施例和/或权利要求中记载的特征可以进行多种组合或/或结合，即使这样的组合或结合没有明确记载于本发明中。特别地，在不脱离本发明精神和教导的情况下，本发明的各个实施例和/或权利要求中记载的特征可以进行多种组合和/或结合。所有这些组合和/或结合均落入本发明的范围。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。本发明的范围由所附权利要求及其等同物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (9)

1.一种数据处理方法，其特征在于，包括：

获取待处理数据，其中，所述待处理数据包含有初始校验和字段；

执行基于RISC-V指令构建的目标指令，以便计算得到所述待处理数据的校验和；以及

利用所述校验和更新所述待处理数据中的所述初始校验和字段，得到目标处理数据；

其中，执行基于RISC-V指令构建的目标指令，以便计算得到所述待处理数据的校验和包括：

基于所述目标指令中的第一寄存器操作字段和第二寄存器操作字段，分别从内存中读取所述待处理数据的起始存储位置，以及所述待处理数据的数据长度，其中，所述待处理数据为在内存中连续存储的数据，所述待处理数据的数据长度为N字节，N为大于等于4的正整数，所述数据长度存储于所述目标指令中的第二寄存器操作字段，所述待处理数据包括顺序排列的多个第一累加单元，所述第一累加单元由至少两字节的字符数据构成；

根据所述起始存储位置和所述目标指令中预定义的初始校验数据，计算多个所述第一累加单元中排序首位的第一累加单元与所述初始校验数据的和，得到第一累加和；

根据所述起始存储位置和所述数据长度，确定得到第一累加和之后的待处理数据的剩余数据长度；

在所述剩余数据长度大于两字节的情况下，针对具有剩余数据长度的待处理数据，利用所述第一累加和，迭代地对所述具有剩余数据长度的待处理数据中剩余的第一累加单元执行累加计算，直至所述待处理数据的剩余数据长度为零，得到针对所述待处理数据的目标累加和；

基于所述目标指令对所述目标累加和进行取反操作，得到所述待处理数据的校验和，其中，所述校验和存储于与所述目标指令中的输出寄存器操作字段对应的目标寄存器中；以及

从所述目标寄存器中获取所述待处理数据的校验和。

2.根据权利要求1所述的数据处理方法，其特征在于，

执行基于RISC-V指令构建的目标指令，以便计算得到所述待处理数据的校验和还包括：

基于所述目标指令中的第一寄存器操作字段，从所述内存中读取所述待处理数据，得到目标数据长度，其中，所述待处理数据为在内存中连续存储的数据，所述待处理数据的数据长度为N字节，N为大于等于4的正整数，所述数据长度存储于所述目标指令中的第二寄存器操作字段，所述目标指令包括基于Verilog代码规则编辑的指令，所述待处理数据包括顺序排列的多个第一累加单元，所述第一累加单元由至少两字节的字符数据构成；

在所述目标数据长度等于所述第二寄存器操作字段中存储的所述数据长度的情况下，迭代地对多个所述第一累加单元执行累加，得到目标累加和，其中，所述目标累加和包括溢出高位数据和低位数据；

对所述溢出高位数据和所述低位数据执行累加，得到所述待处理数据的校验和，其中，所述校验和存储于与所述目标指令中的输出寄存器操作字段对应的目标寄存器中；以及

从所述目标寄存器中获取所述待处理数据的校验和。

3.根据权利要求1或2中任一项所述的数据处理方法，其特征在于，还包括：

对初始待处理数据中的校验和位置设置所述初始校验和字段，得到所述待处理数据。

4.根据权利要求1所述的数据处理方法，其特征在于，执行基于RISC-V指令构建的目标指令，以便计算得到所述待处理数据的校验和还包括：

基于所述目标指令将所述待处理数据划分为M个第二累加单元，其中，M个所述第二累加单元中的至少一个第二累加单元由所述待处理数据中具有预设字节数量的字符数据构成，M为大于2的正整数；

基于所述目标指令中的第一寄存器操作字段和第二寄存器操作字段，迭代地从M个所述第二累加单元中读取目标第二累加单元，以便于将M个所述第二累加单元进行累加，得到目标累加和，其中，所述目标累加和存储于与所述目标指令的输出寄存器操作字段对应的目标寄存器中；以及

对所述目标寄存器中的所述目标累加和执行取反操作，得到所述待处理数据的校验和。

5.根据权利要求4所述的数据处理方法，其特征在于，

所述预设字节数量包括四字节数量。

6.根据权利要求1所述的数据处理方法，其特征在于，所述待处理数据包括网络报文数据的数据包头。

7.一种数据处理装置，其特征在于，包括：

获取模块，用于获取待处理数据，其中，所述待处理数据包含有初始校验和字段；

指令执行模块，用于执行基于RISC-V指令构建的目标指令，以便计算得到所述待处理数据的校验和；以及

更新模块，用于利用所述校验和更新所述待处理数据中的所述初始校验和字段，得到目标处理数据；

其中，指令执行模块包括：

第一读取单元用于基于所述目标指令中的第一寄存器操作字段和第二寄存器操作字段，分别从内存中读取所述待处理数据的起始存储位置，以及所述待处理数据的数据长度，其中，所述待处理数据为在内存中连续存储的数据，所述待处理数据的数据长度为N字节，N为大于等于4的正整数，所述数据长度存储于所述目标指令中的第二寄存器操作字段，所述待处理数据包括顺序排列的多个第一累加单元，所述第一累加单元由至少两字节的字符数据构成；

第一计算单元用于根据所述起始存储位置和所述目标指令中预定义的初始校验数据，计算多个所述第一累加单元中排序首位的第一累加单元与所述初始校验数据的和，得到第一累加和；

第一确定单元用于根据所述起始存储位置和所述数据长度，确定得到第一累加和之后的待处理数据的剩余数据长度；

第二计算单元用于在所述剩余数据长度大于两字节的情况下，针对具有剩余数据长度的待处理数据，利用所述第一累加和，迭代地对所述具有剩余数据长度的待处理数据中剩余的第一累加单元执行累加计算，直至所述待处理数据的剩余数据长度为零，得到针对所述待处理数据的目标累加和；

第一取反操作单元用于基于所述目标指令对所述目标累加和进行取反操作，得到所述待处理数据的校验和，其中，所述校验和存储于与所述目标指令中的输出寄存器操作字段对应的目标寄存器中；以及

第一获取单元用于从所述目标寄存器中获取所述待处理数据的校验和。

8.一种电子设备，其特征在于，包括：

一个或多个处理器；

存储装置，用于存储一个或多个程序，

其中，当所述一个或多个程序被所述一个或多个处理器执行时，使得所述一个或多个处理器执行根据权利要求1~6中任一项所述的方法。

9.一种计算机可读存储介质，其特征在于，其上存储有可执行指令，该指令被处理器执行时使处理器执行根据权利要求1~6中任一项所述的方法。

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