CN115118378A - 控制器的控制方法、其存储介质、控制器以及存储设备 - Google Patents

Abstract

一种用于控制器中的错误处理的控制方法、其存储介质、控制器以及存储设备。所述控制器用于能够依据互连协议链接第二设备的第一设备中。所述控制方法包括以下步骤：借由所述控制器，通过依据所述互连协议向所述第二设备发送否定应答控制消息以处理第一错误信息，其中所述第一错误信息表示所述控制器在依据所述互连协议的协议层执行数据接收时发生的第一错误；以及设定错误处理状态数据，以表示针对所述第一错误信息宣告错误处理，使得所述控制器不会处理在所述第一错误之后发生的序号错误，直到所述错误处理状态数据被设定为表示对所述错误处理解除宣告为止。

Description

控制器的控制方法、其存储介质、控制器以及存储设备

技术领域

本发明涉及一种电子设备，特别涉及用于控制器中的错误处理的控制方法、其存储介质、控制器以及存储设备。

背景技术

现今移动设备(如智能手机、平板电脑、多媒体设备、穿戴式设备之类的运算设备)中产生和处理的数据量不断增加，移动设备内部的芯片对芯片的或受移动设备影响的互连接口技术需要进一步的演进，从而达至能够满足更高的传输速度、低功耗操作、具可扩充性、支援多工处理、易于采用等目标。

为此，移动产业处理器接口(Mobile Industry Processor Interface,MIPI)联盟开发出能够符合上述目标的互连接口技术，例如关于物理层的MIPI M-PHY规范以及关于统一协议(Unified Protocol,UniPro)的MIPI UniPro规范。另一方面，联合电子设备工程委员会(Joint Electron Device Engineering Council,JEDEC)利用MIPI M-PHY规范及通用传输协议MIPI UniPro规范推出下一代高性能非易失性存储器标准，称为通用闪存存储(Universal Flash Storage,UFS)，其可实现每秒十亿位等级的高速传输及低功耗操作，并具有高阶移动系统所需的功能和可扩展性，从而有助于为业界快速的采用。

技术人员在依据这些互连接口技术来开发的产品为相关芯片、电子模块或电子设备时，要确保产品的功能及操作能够符合规范。举例而言，依据UFS标准而实现的系统如包含了运算设备及非易失性存储器的存储设备，运算设备及存储设备分别担任本地的(local)主机与遥距的(remote)设备的角色。主机与设备建立起双向的链路。依据UniPro规范需要实现错误处理(error handling)，当主机与设备中任何一方发现接收的数据有错误时，发现错误的一方应主动向另一方发送表示错误发生的通知信号，并因而触发另一方再传输数据。

发明内容

实施方式提供了一种用于互连接口的错误处理的控制技术，其中在互连接口的错误处理的过程中，设定错误处理状态信息，并据此错误处理状态信息来避免因重复发送表示错误发生的通知信号所导致的延迟，从而有助于改善互连接口的错误处理的效能。以下依据所述控制技术提出各种实施方式，如用于控制器中的错误处理的控制方法、其存储介质、控制器以及存储设备。

实施方式提供一种用于控制器中的错误处理的控制方法，所述控制器用于能够依据互连协议链接第二设备的第一设备中，所述控制方法包括以下步骤：借由所述控制器，通过依据所述互连协议向所述第二设备发送否定应答控制(Negative AcknowledgmentControl,NAC)消息以处理第一错误信息，其中所述第一错误信息表示所述控制器在依据所述互连协议的协议层执行数据接收时发生的第一错误；以及设定错误处理状态数据，以表示针对所述第一错误信息宣告(assert)错误处理，使得所述控制器不会处理在所述第一错误之后发生的序号错误(sequence number error)，直到所述错误处理状态数据被设定为表示对所述错误处理解除宣告(deassert)为止。

于所述控制方法的一些实施例中，所述方法还包括：依据表示宣告所述错误处理的所述错误处理状态数据，丢弃表示序号错误的第二错误信息，以使所述控制器不会因为所述第二错误信息而发送否定应答控制消息。

于所述控制方法的一些实施例中，所述方法还包括：当收到解决所述第一错误的数据消息时，设定所述错误处理状态数据以表示对所述错误处理解除宣告(deassert)。

实施方式又提供一种存储介质，其记录用以让存储设备执行如前述用于控制器中的错误处理的控制方法的所述多个实施例中至少一个或其组合的程序码。

实施方式另外提供一种控制器，所述控制器用于能够依据互连协议链接第二设备的第一设备中，所述控制器包括：错误处理模块以及错误抑制模块。错误处理模块，被配置为通过依据所述互连协议向所述第二设备发送否定应答控制(NAC)消息以处理第一错误信息，其中所述第一错误信息表示所述控制器在依据所述互连协议的协议层执行数据接收时发生的第一错误。错误抑制模块，被配置为设定错误处理状态数据以表示针对所述第一错误信息宣告(assert)错误处理，使得所述控制器不会处理在所述第一错误之后发生的序号错误(sequence number error)，直到所述错误处理状态数据被设定为表示对所述错误处理解除宣告(deassert)为止。

于一些实施例中，所述错误抑制模块，还被配置为，依据表示宣告所述错误处理的所述错误处理状态数据，丢弃表示序号错误的第二错误信息，以使所述控制器不会因为所述第二错误信息而发送否定应答控制消息。

于一些实施例中，所述错误抑制模块还被配置为，当收到解决所述第一错误的数据消息时，设定所述错误处理状态数据以表示对所述错误处理解除宣告(deassert)。

实施方式又提供一种存储设备，能够依据互连协议链接主机，所述存储设备包括：非易失性存储器以及存储器控制器。存储器控制器，其耦合到所述非易失性存储器，用于控制对所述非易失性存储器的数据存取，其中所述存储器控制器被配置为执行多个操作，所述多个操作包括：通过依据所述互连协议向所述第二设备发送否定应答控制(NAC)消息以处理第一错误信息，其中所述第一错误信息表示所述控制器在依据所述互连协议的协议层执行数据接收时发生的第一错误；以及设定错误处理状态数据，以表示针对所述第一错误信息宣告(assert)错误处理，使得所述存储器控制器不会处理在所述第一错误之后发生的序号错误(sequence number error)，直到所述错误处理状态数据被设定为表示对所述错误处理解除宣告(deassert)为止。

于一些实施例中，所述存储器控制器被配置为进一步执行：依据表示宣告所述错误处理的所述错误处理状态数据，丢弃表示序号错误的第二错误信息，以使所述控制器不会因为所述第二错误信息而发送否定应答控制消息。

于一些实施例中，所述存储器控制器被配置为进一步执行：当收到解决所述第一错误的数据消息时，设定所述错误处理状态数据以表示对所述错误处理解除宣告(deassert)。

于一些实施例中，所述协议层是通用闪存存储互连(UFS interconnect,UIC)层。

于一些实施例中，所述第一设备是依据通用闪存存储(UFS)标准的存储设备。

于一些实施例中，所述第一设备被配置为以非对称功率模式与所述第二设备通信。

借此，上述提供了一种用于互连接口的错误处理的控制技术的各种实施方式，例如用于控制器中的错误处理的控制方法、其存储介质、控制器以及存储设备。上述用于错误处理的控制技术，能够在互连接口的错误处理的过程中，减少或避免因重复发送表示错误发生的通知信号所导致的延迟，从而有助于改善互连接口的错误处理的效能。

附图说明

图1为存储系统的示意框图，其中依据本揭露内容的互连接口的错误处理的控制技术的实施例可实现于所述存储系统；

图2为依据图1的存储系统的多层分层架构的示意图；

图3为图2的UFS系统的分层架构的示意图；

图4为主机与UFS设备在数据传输过程中进行错误处理(error handling)时的示意图，其中有发生不断重复通知错误的状况；

图5A为用于控制器中的错误处理的控制方法的一种实施方式的流程图；

图5B为用于控制器中的错误处理的控制方法的一种实施方式的流程图；

图5C为用于控制器中的错误处理的控制方法的一种实施方式的流程图；

图6为用于控制器中的错误处理的控制方法的一种实施方式的示意图；

图7为用于实现图5A的控制方法的控制器的一种实施方式的示意框图；以及

图8为依据图7的控制器实现于UFS系统的分层架构的示意图。

附图标记

1 存储系统

2 UFS系统

10 主机

11 应用处理器

12 主机缓冲存储器

13 主机控制器

15 主机接口

20 存储设备

20A UFS设备

21 存储器控制器

22 内部存储器

23 控制器

24 设备缓冲存储器

25 设备接口

29 非易失性存储器(NVM)

110 UFS应用层

120 UFS互连(UIC)层

130 MIPI统一协议(UniPro)层

140 MIPI物理(M-PHY)层

141 发送器

142 接收器

150 设备管理实体(DME)

210 UFS应用层

220 UFS互连(UIC)层

230 MIPI统一协议(UniPro)层

240 MIPI物理(M-PHY)层

241 发送器

242 接收器

250 设备管理实体(DME)

400～413 方块

420～440 方块

500 波型

510 错误处理模块

520 错误抑制模块

521 错误处理状态设定单元

523 抑制序号错误单元

600 控制器

610 错误处理模块

620 错误抑制模块

621 错误处理状态设定单元

623 抑制序号错误单元

S10～S40 步骤

AP 应用程序

CLK 时脉线

DRV 设备驱动程序

Din、Dout 数据线

E1 第一错误信息

E2 第二错误信息

ERR 输入至的错误信息的值

G1、G2 时间间隔

L1.5 PHY配接器层

L2 数据链路层

L3 网络层

L4 传输层

nac_error_handling 控制旗标

NEH 控制旗标nac_error_handling的值

OS 操作系统

RST 重置线

SL1 子链路

SL2 子链路

t1～t5、t5A 时间点

具体实施方式

为充分了解本发明的目的、特征及功效，兹借由下述具体的实施例，并配合所附的图式，对本发明做详细说明，说明如后。

以下提供依据本揭露内容的用于互连接口的错误处理的控制技术的各种实施方式，例如用于控制器中的错误处理的控制方法、其存储介质、控制器以及存储设备。

为了促进对所述控制技术的目的及作用的理解，以下借由图1～图4的示例来说明所述控制技术可适用的各种面向(aspect)的应用情景(scenarios)。首先，简要介绍图1～图3。如图1示意可用来实现依据本揭露内容的用于互连接口的错误处理的控制技术的实施例的存储系统。图2示意可将图1的存储系统实现为符合UFS标准的存储系统，或简称UFS系统，其中示意UFS系统的多层分层架构(multi-layered hierarchical architecture)。图3为图2的UFS系统的多层分层架构的示意图。

以下就图1～图3的示例来说明各种面向的应用情景。

请参考图1，其为存储系统的示意框图。图1示意可用来实现所述控制技术的实施例(其将于之后详细说明)的存储系统。如图1所示，存储系统1可以包括主机10和存储设备20。

主机10可以包括应用处理器11、主机缓冲存储器12、主机控制器13、和主机接口15。主机10通过应用处理器11可以运行主机缓冲存储器12中的操作系统OS并在操作系统OS上执行设备驱动程序DRV及各种应用程序AP。主机缓冲存储器12可以用作主机10的主存储器或高速缓冲存储器。主机缓冲存储器12可以暂时存储要提供给存储设备20的数据。主机缓冲存储器12也可以用作主机存储器，用于暂存操作系统OS、设备驱动程序DRV及应用程序AP。主机10可以将数据写入存储设备20，或者可以读取被写入存储设备20的数据。应用处理器11执行应用程序AP以将用于传输数据的输入/输出请求发送至存储设备20或接收从存储设备20到设备驱动程序DRV的数据。输入/输出请求例如是读取请求、写入请求或抹除请求。设备驱动程序DRV可以将由应用程序AP产生的输入/输出请求转换成协议规范中定义的请求，并且可以将转换后的请求发送到主机控制器13。主机控制器13可以控制主机10中的关于存储设备20的操作。例如，当从设备驱动程序DRV接收到写请求时，主机控制器13可以通过主机接口15将存储在主机缓冲存储器12中的数据提供给存储设备20。例如，当从设备驱动程序DRV接收到读取请求时，主机控制器13可以通过主机接口15从存储设备20接收数据。

主机接口15能够通过用于发送/接收数据的数据线Din和Dout、用于发送硬件重置信号的重置线RST、用于发送数据的时脉线CLK而与设备接口25耦接。数据线Din和Dout可以被实现为多对，其中一对的数据线Din和Dout可称为一个通道(lane)。主机接口15可以使用至少一种接口协议与设备接口25进行通信，接口协议诸如移动工业处理器接口(MIPI)、通用闪存存储(UFS)、小型计算机系统接口(SCSI)或串行连接的SCSI(SAS)，然而本揭露内容的实现并不受限于上述示例。

存储设备20可以在主机10的控制下写入数据或向主机10提供被写入数据。存储设备20可以被实现为固态存储设备(SSD)，多媒体卡(MMC)，嵌入式MMC(eMMC)、安全数字(SD)卡或通用闪存存储(UFS)设备，然而本揭露内容的实现并不受限于上述示例。

存储设备20可以包括存储器控制器21和非易失性存储器(NVM)29。存储器控制器21可以控制存储设备20的整体操作。存储器控制器21可以包括内部存储器22、控制器23、设备缓冲存储器24和设备接口25。内部存储器22可以存储在存储器控制器21或控制器23正在操作时产生的各种类型的信息。控制器23可以控制非易失性存储器29的写入操作、读取操作或抹除操作。控制器23可以通过地址总线或数据总线与非易失性存储器29或设备缓冲存储器24交换数据。设备缓冲存储器24可以暂时存储要存储在非易失性存储器29中的数据或从非易失性存储器29读取的数据。设备缓冲存储器24可以被实现为易失性存储器或非易失性存储器。设备接口25可以使用至少一种接口协议与主机接口15进行通信，接口协议诸如移动工业处理器接口(MIPI)、通用闪存存储(UFS)、小型计算机系统接口(SCSI)或串行连接的SCSI(SAS)，然而本揭露内容的实现并不受限于上述示例。非易失性存储器29可以在控制器23的控制下执行数据写入操作、数据读取操作或数据抹除操作。非易失性存储器29例如包含一个或多个存储器芯片。

请参考图2，其为依据图1的存储系统的多层分层架构的示意图。图2示意可将图1的存储系统1实现为符合UFS标准的存储系统，或简称UFS系统2，其中示意UFS系统的多层分层架构。诚然，本揭露内容的实现并不受限于示例，并且若在合适的情况下，可以应用于具有多层分层结构的各种存储系统。图2中个别的层在合适的情况下可以被实现为硬件、固件或软件。

请参考图2，UFS系统2可以包括主机10和UFS设备20A。举例而言，UFS设备20A可以利用如图1的存储设备20来实现。

主机10包括UFS应用层110以及UFS互连(UFS interconnect,UIC)层120。UFS互连(UIC)层120包含MIPI统一协议(UniPro)层(以下可简称UniPro层)130以及MIPI物理(M-PHY)层(以下可简称M-PHY层)140，其中设备管理实体(device management entity,DME)150被定义为能够与UFS应用层110、UniPro层130以及M-PHY层140互通，从而实现涉及统一协议(UniPro)整体性的功能如开机、关机、重置、电源模式改变等控制或组态的功能。

相似地，UFS设备20A包括UFS应用层210以及UFS互连层220。UFS互连层220包含UniPro层230以及M-PHY层240。UFS设备20A也对应地定义了设备管理实体(DME)250。

主机10的各个层可以执行与UFS设备20A的各个层相同或相似的操作。

UFS应用层110(或210)可以运行操作主机10(或UFS设备20A)所需的各种类型的模块。例如，UFS应用层110可以包括UFS命令集(UFS command set,UCS)层，并且UCS层可以管理来自主机10的应用程序AP、操作系统OS或驱动程序DRV使用的命令以发出指令至UFS互连层120以对UFS设备20A的读取、写入或抺除数据。对应于主机10的UFS应用层110，由如图1的存储设备20中的控制器23来实现UFS设备20A的UFS应用层210，在收到来自主机10的UFS应用层110的指令后，对非易失性存储器29的读取、写入或抺除数据的操作。

设备管理实体(DME)150(或250)可用以控制或管理UFS互连(UIC)层120(或220)。

UFS互连层120(或220)可以为作为上层的UFS应用层110(或210)提供服务。例如，UFS互连层120(或220)可以产生UFS协议信息单元(UFS protocol information unit,UPIU)，其是用于发送/接收数据或请求的数据封包，或者可以释放接收到的UPIU。

M-PHY层140(或240)可以按照预定协议转换从作为上层的UniPro层130(或230)接收的信息，并且可以将转换后的信息发送到UFS设备20A(或主机10)。此外，M-PHY层140(或240)可以按照预定协议转换从UFS设备20A(或主机10)接收到的信息，并且可以将转换后的信息发送到作为上层的UniPro层130(或230)。

在一个实施例中，UFS应用层210和UFS互连层220均可以利用固件或硬件的形式实现，并且可以由控制器23执行或实现，如上面参考图1或2所述。

请参考图3，其为图2的UFS系统的分层架构的示意图。在图3中，以UniPro层130由四层组成的情况为例进行说明。UFS设备20A的UniPro层230中的各个层也可以相似地操作及实现。

如图3所示，UniPro层130(或230)可以包括PHY配接器层(PHY adapter layer)L1.5、数据链路层(data link layer)L2、网络层(network layer)L3和传输层(transportlayer)L4。

PHY配接器层L1.5将M-PHY层(140或240)耦合到数据链路层L2。PHY配接器层L1.5可以在M-PHY层和数据链路层L2的间执行频宽控制、功率管理等。在实现时，主机10的M-PHY层140包含发送器141及接收器142，又UFS设备20A的M-PHY层240包含发送器241及接收器242，从而进行全双功通信。

数据链路层L2可以执行用于主机10和UFS设备20A的间的数据传输的流程控制(flow control)。即，数据链路层L2可以监视数据传输或控制数据传输速率。此外，数据链路层L2可以执行基于循环冗余校验(cyclic redundancy check,CRC)的错误控制。数据链路层L2可以使用从网络层L3接收到的封包来产生帧(frame)，或者可以使用从PHY配接器层L1.5接收到的帧来产生封包。

网络层L3用于对于从传输层L4接收的封包选择传输路径的路由功能。

传输层L4可以使用从UFS应用层110(或210)接收的命令来配置适合于协议的数据段(segment)，并且将所述数据段发送到网络层L3，或者可以从网络层L3接收的封包中提取命令并且发送所述命令至UFS应用层110(或210)。传输层L4可以使用基于序列的错误控制方案，以保证数据传输的有效性。

当技术人员在依据如UFS标准的互连接口技术来开发的产品为相关芯片、电子模块或电子设备时，要确保产品的功能及操作能够符合规范。举例而言，依据UFS标准而实现的系统如包含了运算设备及非易失性存储器的存储设备(如前述图2的主机10及UFS设备20A)，主机10及UFS设备20A分别担任本地的(local)主机与遥距的(remote)设备的角色。主机10与UFS设备20A建立起双向的链路。依据UniPro规范，主机10及UFS设备20A皆需要实现错误处理(error handling)的机制，如在数据链路层L2中实现关于帧的错误处理。具体的机制例如，主机与UFS设备20A中任何一方(或称发起端)发送数据帧时，会开启计时器并检查是否在预定时间内收到回应，否则要做处理错误处理；而主机与UFS设备20A中任何一方(或称目标端)接收到数据帧时，会检查数据帧是否正确或错误。当数据帧为正确时，则向发起端发送代表数据帧正确的控制帧作为通知信号，如“应答及流量控制”(Acknowledgmentand Flow Control,AFC)帧。当数据帧有错误时，则向发起端发送代表数据帧错误的控制帧作为通知信号，如“否定应答控制”(Negative Acknowledgment Control,NAC)帧。发起端收到NAC帧以后，会触发发起端进行再传输(retransmission)，即进行重播(replay)机制，例如发起端先发送AFC1、AFC0帧，然后再传送(即继续传送)数据帧。

在UFS系统中，允许UFS发送器和UFS接收器以非对称功率模式(或非对称的速度)来操作。请再参考图3，在这种情况下，连接到设备接收器(如UFS设备20A的接收器242)的主机发送器(如主机10的发送器141)的操作速度可能比连接到主机接收器(如主机10的接收器142)的设备发送器(如UFS设备20A的发送器241)的操作速度来得快。假设主机发送器至设备接收器的子链路(sub-link)在快速模式下工作，而设备发送器至主机接收器的子链路在慢速模式下工作，而且两个子链路都在互相发送数据给对方。

发明人发现，依据UniPro规范实现主机10及UFS设备20A的错误处理时，如果主机10及UFS设备20A以非对称功率模式(或非对称的速度)来操作，则可能会发生不断重复通知错误的状况。请参考图4，其为主机10与UFS设备20A在数据传输过程中进行错误处理时的示意图。为了便于说明，图4以经过简化的方式来示意依据UFS标准所采用的UniPro规范(如版本1.4、1.8)的主机10与UFS设备20A的数据传输过程中可能发生的状况。例如在图4的最左侧的上下两个方块分别代表主机10及UFS设备20A。请参考图3及图4，在此示例中，设定主机10及UFS设备20A以非对称功率模式(或非对称的速度)来操作，如主机10的发送器141至UFS设备20A的接收器242的子链路SL1在快速模式下工作，而UFS设备20A的发送器241至主机10的接收器142的子链路SL2在慢速模式下工作。在图4中主机10的右方的一系列的方块400～413分别示意主机10随着时间分别向UFS设备20A通过子链路SL1发送的帧；在图4中UFS设备20A的右方的一系列的方块420～440分别示意UFS设备20A随着时间分别向主机10通过子链路SL2发送的帧。又图4显示UFS设备20A至主机10通过子链路SL2的数据传输中有助于说明状况的帧，如UFS设备20A向主机10发送的通知信号(如AFC或NAC帧)，其他暂且忽略但不影响理解。此外，图4省略了主机10及UFS设备20A接收到帧的示意图式。本发明所属技术领域的技术人员当可依据UniPro规范(如版本1.4、1.8)而理解图4的意义。

如图4所示，在时间点t1时，主机10开始进行数据链路(data link,DL)帧发送，例如帧从序号0开始，故在图4中以方块400表示“帧#0”。然后，UFS设备20A接收到“帧#0”，且经过检查(如基于循环冗余校验(CRC)或其他合适的判断准则)后确定“帧#0”为正确，故向主机10发送AFC帧，此AFC帧带有对应的帧的序号“#0”，故在图4中以方块420表示AFC帧“AFC#0”。

在时间点t2时，由于某些原因，“帧#1”(如方块401所示)损坏(如方块401下方以交叉符号来示意)而令UFS设备20A遭遇到协议数据单元(Protocol Data Unit,PDU)错误。之后，UFS设备20A开始进行NAC帧的传输，如以方块430表示的NAC帧，以进行错误处理。同时，主机10由于子链路SL1较快而继续发送了多个帧。由于UFS设备20A正在执行错误处理，因此“帧#2”至“帧#6”(如方块402～406所示)会被UFS设备20A丢弃。

在时间点t3时，主机10从UFS设备20A收到第一个NAC帧，并在适当的剪切点(cutpoint)停止发送帧。在这种情况下，主机10在发送完“帧#7”(如方块408所示)后停止发送帧。经过一段随机的时间间隔(gap)(如箭号G1所示)后，主机10重播(replay)帧，如方块410～413所示，在“AFC#”帧(如前述的AFC1、AFC0帧)后从“帧#1”(如方块401所示)开始发送。

对于UFS设备20A来说，接收良好的AFC帧之后就完成了对应于所述NAC帧的传输。

在时间点t4时，UFS设备20A期望能收到“帧#1”。然而，主机10已发送了“帧#7”，故UFS设备20A接收到“帧#7”后会导致帧“序号错误”并触发另一个NAC帧的传输。同样地，由于错误处理在进行，“帧#1”及“帧#2”(如方块412～412所示)会被UFS设备20A丢弃。

在时间点t5时，主机10从UFS设备20A收到第二个NAC，并在适当的剪切点停止发送帧。在这个时间点，主机10在发送完“帧#3”(如方块413示意)后停止发送帧。当UFS设备20A的接收器接收到“帧#3”后会导致序号错误并触发另一个NAC帧的传输及另一次错误处理。

上述NAC帧及错误处理因此重复的发生。由于主机10重播帧的时间间隔可能是随机时间，最终地，主机10的时间间隔和UFS设备20A的NAC帧传输可能会重迭，并且主机10和UFS设备20A双方都可以按照规范定义的方式完成错误处理。然而，主机10与UFS设备20A要达至上述完成错误处理的状态要花费较多的等待时间(latency)。在最坏的情况下，这种情况将一直持续到数据链路(DL)保护计时器逾时为止。

由此，为了避免主机10及UFS设备20A以非对称功率模式(或非对称的速度)来操作时，可能会发生重复发送表示错误发生的通知信号(如NAC帧)的状况，并从而减少错误处理重复发生所导致的延迟时间，提出一种用于互连接口的错误处理的控制技术。所述控制技术是在一种互连接口的错误处理(如UniPro规范的错误处理的实作)的基础上，进一步设定所述互连接口的规范中(如UniPro规范)中并未揭示的额外信息，可称为“错误处理状态信息”，以表示“否定应答”及“错误处理”的状态，并依据此错误处理状态信息来避免重复发送表示错误发生的通知信号(如NAC帧)。以下依据所述控制技术提出各种实施方式，如以下用于控制器中的错误处理的控制方法。

请参考图5A，其为用于控制器中的错误处理的控制方法的一种实施方式的流程图。所述控制器用于能够依据互连协议(如UFS标准)链接第二设备的第一设备中。就以互连协议为UFS标准为例，所述控制器可以是指主机10的主机控制器13或存储设备20的存储器控制器21，从而实现图2的UFS系统。所述控制方法包括以下步骤：

如步骤S10所示，借由所述控制器，通过依据所述互连协议向所述第二设备发送否定应答控制(NAC)消息以处理第一错误信息，其中所述第一错误信息表示所述控制器在依据所述互连协议的协议层执行数据接收时发生的第一错误。

如步骤S20所示，借由所述控制器，设定错误处理状态数据，以表示针对所述第一错误信息宣告(assert)错误处理，使得所述控制器不会处理在所述第一错误之后发生的序号错误(sequence number error)，直到所述错误处理状态数据被设定为表示对所述错误处理解除宣告(deassert)为止。

如图5B所示，于所述控制方法的一些实施例中，所述方法还包括：如步骤S30所示，依据表示宣告所述错误处理的所述错误处理状态数据，丢弃表示序号错误的第二错误信息，以使所述控制器不会因为所述第二错误信息而发送NAC消息。

如图5C所示，于所述控制方法的一些实施例中，所述方法还包括：如步骤S40所示，当收到解决所述第一错误的数据消息时，设定所述错误处理状态数据以表示对所述错误处理解除宣告。

举例而言，在步骤S20中，错误处理状态信息可以利用控制旗标、任何合适的数据结构或电信号来实作。在以下的举例说明及相关图式中，所述错误处理状态信息以控制旗标及符号nac_error_handling来举例说明。

依据在步骤S20的一个示例中，每当主机10及UFS设备20A中任一方遭遇新的错误(如称第一错误)时，发现错误的一方(如UFS设备20A)设定此控制旗标nac_error_handling为第一数值(如为逻辑1、其他数值或数据)，以代表“否定应答”及“错误处理”作用中。发现错误的一方(如UFS设备20A)令控制旗标nac_error_handling维持在第一数值，直到发现错误的一方(如UFS设备20A)接收到良好的帧时，设定此控制旗nac_error_handling为第二数值(如为逻辑0、其他数值或数据)，以代表“否定应答”及“错误处理”非在作用中。其中良好的帧，例如是数据链路(DL)交通等级(traffic class,TC)帧，此DL TC帧表示所述帧的序号是合乎期望的，也就是能够解决所述错误的数据消息。在控制旗标nac_error_handling代表“否定应答”及“错误处理”作用时，发现错误的一方(如UFS设备20A)不再进行额外的NAC帧的传输。

如图6所示，其为用于控制器中的错误处理的控制方法的应用示例的示意图。在图6中，主机10及UFS设备20A与图4的示例相同地，以非对称功率模式(或非对称的速度)来操作，主机10所发送的帧如方块400～413所示，是与图4所示的相同。图6与图4的差异在于，在图6中，主机10及UFS设备20A实现了依据图5A的控制方法。

如图6所示，在时间点t1时，主机10开始进行DL帧发送，例如所述帧从序号0开始，故在图6中以方块400表示“帧#0”。

在时间点t2时，由于某些原因，“帧#1”(如方块401所示)损坏(如方块401下方以交叉符号来示意)而令UFS设备20A遭遇到协议数据单元(PDU)错误。

之后，依据图5A的步骤S10，UFS设备20A开始进行NAC帧的传输，如以方块430表示的NAC帧，以进行错误处理。依据图5A的步骤S20，UFS设备20A(如UIC层230)宣告控制旗标nac_error_handling(如设定为逻辑1)，如图6下方所示意的波型500表示控制旗标nac_error_handling的变化，从逻辑0改变为逻辑1。此后，UFS设备20A(如UniPro层130)依据宣告的(asserted)控制旗标nac_error_handling而忽略序号错误而不作处理，从而抑制后续的序号错误。同时，主机10由于子链路SL1较快而继续发送了多个帧。由于UFS设备20A正在执行错误处理，因此“帧#2”至“帧#6”(如方块402～406所示)会被UFS设备20A丢弃。

在时间点t3时，主机10从UFS设备20A收到第一个NAC帧，并在适当的剪切点停止发送帧。在这种情况下，主机10在发送完“帧#7”(如方块408所示)后停止发送帧。经过一段随机的时间间隔(如箭号G2所示)后，主机10重播(replay)帧，如方块410～413所示，在“AFC#”帧(如前述的AFC1、AFC0帧)后从“帧#1”(如方块401所示)开始发送。

对于UFS设备20A来说，接收良好的AFC帧之后就完成了对应于所述NAC帧的传输。

在时间点t4时，UFS设备20A期望能收到“帧#1”，其中因为在目前错误处理之前，UFS设备20A最后一次收到的是“帧#0”，若UFS设备20A能够收到因主机10重播而发送的“帧#1”，则表示收到了正确的帧，从而解决了目前的错误，故UFS设备20A期望能收到“帧#1”。

即便主机10发送了“帧#7”，UFS设备20A接收到“帧#7”后会发生“序号错误”，但是由于UFS设备20依据图5A的步骤S20而实现为依据宣告的控制旗标nac_error_handling而抑制序号错误，故在这种情况下的序号错误并未导致另一个NAC帧的传输发生。举例而言，UFS设备20可依据图5B的步骤S20而实现为依据宣告的控制旗标nac_error_handling，丢弃表示序号错误的错误信息。

在时间点t5A时，主机10重播发送的帧，即帧从序号#1开始，如“帧#1”、“帧#2”、“帧#3”之类。UFS设备20A可以正确接收这些帧。UFS设备20A接收到“帧#1”后，发现“帧#1”为期望收的帧，从而解决了目前的错误，故依据图5C的步骤S40，设定控制旗标nac_error_handling以表示对所述错误处理解除宣告(deassert)，如图6下方所示意的波型500表示控制旗标nac_error_handling的变化，从逻辑1改变为逻辑0。

如上所述，使用基于图5A所示的控制方法，不会发生额外的NAC帧传输，并且可以促进在预期的延迟内完成错误处理，从而有助于改善互连接口的错误处理的效能。

依据前述用于控制器中的错误处理的控制方法，还可进一步实现一种控制器，所述控制器用于能够依据互连协议(如UFS标准)链接第二设备的第一设备中。就以互连协议为UFS标准为例，所述控制器可以是指图1中主机10的主机控制器13或存储设备20的存储器控制器21，从而实现图2的UFS系统。

如图7所示，就以图2的UFS系统为图，UFS设备20A的控制器600包括：错误处理模块610以及错误抑制模块620。控制器600可以利用图1中的存储器控制器21或控制器23来实现。

错误处理模块610，被配置为通过依据所述互连协议向所述第二设备(如主机10)发送否定应答控制(NAC)消息以处理第一错误信息，其中所述第一错误信息表示所述控制器在依据所述互连协议的协议层执行数据接收时发生的第一错误。

错误抑制模块620，被配置为设定错误处理状态数据以表示针对所述第一错误信息宣告错误处理，使得所述控制器不会处理在所述第一错误之后发生的序号错误，直到所述错误处理状态数据被设定为表示对所述错误处理解除宣告为止。

上述图7的实施方式亦可用以实现如前述图5A～5C或相关的示例。相对应地，主机10的主机控制器13亦可依据图7而实现以达成相对应的作用。

请参考图8，其为依据图7的控制器实现于UFS系统的分层架构的示意图。如图8所示，于UFS设备20A(或主机10)中依据UniPro规范的实作中加以实现前述如图5A所示的控制方式。

举例而言，在UFS设备20A的控制器(如存储器控制器21或控制器23)中依据UniPro层230中的数据链路层L2的实现错误处理模块610用以处理错误消息从而执行NAC传输控制，并进一步实现错误抑制模块620。

错误处理模块610通过依据所述互连协议向主机发送否定应答控制(NAC)消息以处理第一错误信息E1，其中所述第一错误信息E1表示所述控制器在依据所述互连协议的协议层执行数据接收时发生的第一错误。

举例而言，错误抑制模块620可进一步包含错误处理状态设定单元621及抑制序号错误单元623。

错误处理状态设定单元621被配置为设定错误处理状态数据(如宣告控制旗标nac_error_handling)以表示针对所述第一错误信息E1宣告错误处理，使得所述控制器(如存储器控制器21或控制器23)不会处理在所述第一错误(如图6中所示意的协议数据单元(PDU)错误)之后发生的序号错误。错误处理状态设定单元621被配置为，当所述控制器收到解决所述第一错误的数据消息(如图6中示意的期望的帧#1)时，设定所述错误处理状态数据以表示对所述错误处理解除宣告(如解除宣告控制旗标nac_error_handling)。

抑制序号错误单元623被配置为依据表示宣告所述错误处理的所述错误处理状态数据，丢弃表示序号错误的第二错误信息E2，以使所述控制器不会因为所述第二错误信息E2而发送NAC消息。如图8所示，抑制序号错误单元623可实现为依据输入的错误信息(第二错误信息E2)及所述错误处理状态数据(控制旗标nac_error_handling)的一种运算来“丢弃”表示序号错误的第二错误信息E2。例如，基于逻辑“和”(logic AND)运算，如ERR·NEH’的运算，其中ERR代表输入的错误信息(如第二错误信息E2)的值(如逻辑值)，当输入的错误信息为序号错误时ERR为1，否则ERR为0；NEH代表控制旗标nac_error_handling的值(如逻辑值)，其被宣告时，NEH为1，否则NEH为0(请注意，在另一个示例中，控制旗标nac_error_handling也可以设为0表示宣告，设为1以表示解除宣告)。由此，抑制序号错误单元623可实现为依据输入的错误信息(第二错误信息E2)及所述错误处理状态数据(宣告的控制旗标nac_error_handling)而通过ERR·NEH’的运算而得出逻辑0的结果，抑制序号错误单元623依据此结果可设定输入的错误信息(如第二错误信息E2)为无效以丢弃第二错误信息E2，从而使第二错误信息E2不会输入至错误抑制模块620，借此抑制了第二错误信息E2。反过来说，当控制旗标nac_error_handling为解除宣告时，ERR·NEH’的运算得出逻辑1的结果，抑制序号错误单元623依据此结果可设定输入的错误信息(如第二错误信息E2)为有效，从而使第二错误信息E2输入至错误抑制模块620，从而错误抑制模块620依据互连协议(如UFS标准)而处理第二错误信息E2，进行NAC消息的传输。此外，在一些示例中，抑制序号错误单元623也可以实现为其他逻辑运算来达成相似的作用，如(ERR’+NEH)’，或其他合适的逻辑“与”(AND)、“或”(OR)、“非”(NOT)、“与非”(NAND)、“或非”(NOR)、“互斥或”(XOR)或“互斥或非”(XNOR)或其组合的运算，故抑制序号错误单元623的实现方式不受限于上述示例。

相对应地，在主机10的控制器(如主机控制器11)中依据UniPro层130中的数据链路层L2的实现错误处理模块510用以处理错误消息从而执行NAC传输控制，并进一步实现错误抑制模块520，以实现与前述UFS设备20A中对应模块的功能。举例而言，错误抑制模块520也可进一步包含错误处理状态设定单元521及抑制序号错误单元523，以实现与前述UFS设备20A中对应单元的功能。

在一些实施方式中，提供一种存储设备(如20、20A)，能够依据互连协议链接主机，所述存储设备包括：非易失性存储器(如29)以及存储器控制器(如21)。存储器控制器，其耦合到所述非易失性存储器，用于控制对所述非易失性存储器的数据存取，其中所述存储器控制器被配置为执行多个操作，所述多个操作包括对应至图5A的控制方式中步骤S10～S20的操作。在一些实施例中，所述存储设备还可被配置或被程序化为实现如上基于图5A的方法的多个实施例中的至少一个或其组合。所述存储设备可以实现为固态存储设备(SSD)、通用闪存存储器(UFS)、嵌入式多媒体卡(eMMC)或其他任何合适的存储设备或基于存储设备的产品。

此外，在上述关于主机和存储设备实施例(如图1、2、3或相关图式、实施例)中，主机控制器13、存储器控制器21(或控制器23)、UIC层(或PHY配接器层L1.5、数据链路层L2、网络层L3和传输层L4)以及MIPI物理层中至少一者或其组合，是可以利用一个或多个电路来实现，如微控制器、处理器、或数字信号处理器。或是可以基于使用硬件描述语言(HDL)或本领域技术人员所熟悉的数字电路的任何其他设计方法的技术进行设计，并且可以基于使用现场可程序逻辑闸阵列(field programmable gate array，FPGA)、或特定集成电路(application specific integrated circuit，ASIC)或复杂可编程逻辑器件(CPLD)之类的电路中的一个或多个电路来实现，亦可使用专属的电路或模块来实现。然而，本发明的实现并不受此等例子所限制。此外，前述图5A的步骤S10～S20、图5B～图5C、或图8所示的示例亦可利用硬件电路来加以实现，如逻辑电路或其他合适的数字电路来实现。

此外，在一些实施例中，提出一种非暂态的存储介质，其记录用以让运算设备(如前述图1或2所示的存储设备)，借由存储设备中的存储器控制器(或控制器)来执行用于控制器中的错误处理的控制方法的程序码，其中方法包含依据图5A的方法的任一个实施例或其组合。举例而言，程序码是一个或多个程序或程序模块，如用于实现依据图5A的步骤S10～S20、图5B～图5C、或图8所示的示例，此等模块的程序码为协同操作，且可以用任何适合的顺序或平行而被执行。当运算设备执行此程序码时，能导致运算设备执行基于图5A的用于控制器中的错误处理的控制方法的实施例。上述可读取存储介质例如为固件、ROM、RAM、存储卡、光学式信息存储介质、磁式信息存储介质或其他任何种类的存储介质或存储器，且本发明的实现方式并不受此例子限制。

借此，上述实施方式提供了一种用于互连接口的错误处理的控制技术，依据所述控制技术提出各种实施方式，如用于控制器中的错误处理的控制方法、其存储介质、控制器以及存储设备。其中在互连接口的错误处理的过程中，设定错误处理状态信息，并据此错误处理状态信息来避免因重复发送表示错误发生的通知信号所导致的延迟，从而有助于改善互连接口的错误处理的效能。

本发明在上文中已以较佳实施例揭露，然而熟习本领域的普通技术人员应理解的是，所述实施例仅用于描绘本发明，而不应解读为限制本发明的范围。应注意的是，举凡与所述实施例等效的变化与置换，均应设为涵盖于本发明的范畴内。因此，本发明的保护范围当以权利要求书所界定的为准。

Claims (18)

1.一种用于控制器中的错误处理的控制方法，其特征在于，所述控制器用于能够依据互连协议链接第二设备的第一设备中，所述控制方法包括：

通过依据所述互连协议向所述第二设备发送否定应答控制即NAC消息以处理第一错误信息，其中所述第一错误信息表示所述控制器在依据所述互连协议的协议层执行数据接收时发生的第一错误；以及

设定错误处理状态数据，以表示针对所述第一错误信息宣告错误处理，使得所述控制器不会处理在所述第一错误之后发生的序号错误，直到所述错误处理状态数据被设定为表示对所述错误处理解除宣告为止。

2.根据权利要求1所述的控制方法，其特征在于，所述方法还包括：

依据表示宣告所述错误处理的所述错误处理状态数据，丢弃表示序号错误的第二错误信息，以使所述控制器不会因为所述第二错误信息而发送否定应答控制消息。

3.根据权利要求1所述的控制方法，其特征在于，所述方法还包括：

当收到解决所述第一错误的数据消息时，设定所述错误处理状态数据以表示对所述错误处理解除宣告。

4.根据权利要求1所述的控制方法，其特征在于，所述协议层是通用闪存存储互连即UIC层。

5.根据权利要求1所述的控制方法，其特征在于，所述第一设备是依据通用闪存存储即UFS标准的存储设备。

6.根据权利要求5所述的控制方法，其特征在于，所述第一设备被配置为以非对称功率模式与所述第二设备通信。

7.一种存储介质，其特征在于，所述存储介质记录用以让存储设备执行根据权利要求1至6中任一据权利要求所述的用于控制器中的错误处理的控制方法的程序码。

8.一种控制器，所述控制器用于能够依据互连协议链接第二设备的第一设备中，其特征在于，所述控制器包括：

错误处理模块，被配置为通过依据所述互连协议向所述第二设备发送否定应答控制即NAC消息以处理第一错误信息，其中所述第一错误信息表示所述控制器在依据所述互连协议的协议层执行数据接收时发生的第一错误；以及

错误抑制模块，被配置为设定错误处理状态数据以表示针对所述第一错误信息宣告错误处理，使得所述控制器不会处理在所述第一错误之后发生的序号错误，直到所述错误处理状态数据被设定为表示对所述错误处理解除宣告为止。

9.根据权利要求8所述的控制器，其特征在于，所述错误抑制模块，还被配置为，依据表示宣告所述错误处理的所述错误处理状态数据，丢弃表示序号错误的第二错误信息，以使所述控制器不会因为所述第二错误信息而发送否定应答控制消息。

10.根据权利要求8所述的控制器，其特征在于，所述错误抑制模块还被配置为，当收到解决所述第一错误的数据消息时，设定所述错误处理状态数据以表示对所述错误处理解除宣告。

11.根据权利要求8所述的控制器，其特征在于，所述协议层是通用闪存存储互连即UIC层。

12.根据权利要求8所述的控制器，其特征在于，所述第一设备是依据通用闪存存储即UFS标准的存储设备。

13.根据权利要求12所述的控制器，其特征在于，所述第一设备被配置为以非对称功率模式与所述第二设备通信。

14.一种存储设备，能够依据互连协议链接主机，其特征在于，所述存储设备包括：

非易失性存储器；以及

存储器控制器，其耦合到所述非易失性存储器，用于控制对所述非易失性存储器的数据存取，其中所述存储器控制器被配置为执行多个操作，所述多个操作包括：

通过依据所述互连协议向所述第二设备发送否定应答控制即NAC消息以处理第一错误信息，其中所述第一错误信息表示所述存储器控制器在依据所述互连协议的一协议层执行数据接收时发生的第一错误；以及

设定错误处理状态数据，以表示针对所述第一错误信息宣告错误处理，使得所述存储器控制器不会处理在所述第一错误之后发生的序号错误，直到所述错误处理状态数据被设定为表示对所述错误处理解除宣告为止。

15.根据权利要求14所述的存储设备，其特征在于，所述存储器控制器被配置为进一步执行：

依据表示宣告所述错误处理的所述错误处理状态数据，丢弃表示序号错误的第二错误信息，以使所述存储器控制器不会因为所述第二错误信息而发送否定应答控制消息。

16.根据权利要求14所述的存储设备，其特征在于，所述存储器控制器被配置为进一步执行：

当收到解决所述第一错误的数据消息时，设定所述错误处理状态数据以表示对所述错误处理解除宣告。

17.根据权利要求14所述的存储设备，其特征在于，所述协议层是通用闪存存储互连即UIC层。

18.根据权利要求14所述的存储设备，其特征在于，所述存储设备符合通用闪存存储即UFS标准。

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