CN115117239A - 相变存储单元、相变存储器、电子设备及制备方法 - Google Patents

相变存储单元、相变存储器、电子设备及制备方法 Download PDF

Info

Publication number
CN115117239A
CN115117239A CN202210577387.1A CN202210577387A CN115117239A CN 115117239 A CN115117239 A CN 115117239A CN 202210577387 A CN202210577387 A CN 202210577387A CN 115117239 A CN115117239 A CN 115117239A
Authority
CN
China
Prior art keywords
layer
phase change
phase
heterojunction
electrode layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202210577387.1A
Other languages
English (en)
Other versions
CN115117239B (zh
Inventor
陈鑫
李响
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huawei Technologies Co Ltd
Original Assignee
Huawei Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huawei Technologies Co Ltd filed Critical Huawei Technologies Co Ltd
Priority to CN202210577387.1A priority Critical patent/CN115117239B/zh
Publication of CN115117239A publication Critical patent/CN115117239A/zh
Application granted granted Critical
Publication of CN115117239B publication Critical patent/CN115117239B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/10—Phase change RAM [PCRAM, PRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H10N70/023—Formation of switching materials, e.g. deposition of layers by chemical vapor deposition, e.g. MOCVD, ALD
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H10N70/026—Formation of switching materials, e.g. deposition of layers by physical vapor deposition, e.g. sputtering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

本申请公开了相变存储单元、相变存储器、电子设备及制备方法，属于半导体存储技术领域。该相变存储单元包括：相变薄膜，该相变薄膜包括：一层相变材料层和一层异质结层，所述相变材料层与所述异质结层相接触；所述相变材料层采用相变材料形成，所述异质结层采用异质结材料形成；所述异质结材料与所述相变材料的晶格失配度小于或等于20％；所述异质结材料与所述相变材料的接触晶面具有相同的晶格夹角；以及，所述异质结材料的熔点大于所述相变材料的熔点。该相变存储单元具有结构简单，操作可靠性强，稳定性强，读写速度快，使用寿命长等优点。

Description

相变存储单元、相变存储器、电子设备及制备方法
技术领域
本公开涉及半导体存储技术领域，特别涉及相变存储单元、相变存储器、电子设备及制备方法。
背景技术
相变存储器以相变材料作为存储介质，相变材料能够在晶态和非晶态之间进行可逆转变，相变存储器利用相变材料在非晶态和晶态时对应的高、低电阻率的差异来实现数据“0”和“1”的存储，相变材料的选择对于相变存储器的读写速度具有重要的影响。
相关技术提供了一种超晶格相变材料，其由多层GeTe薄膜和多层Sb2Te3薄膜交替叠合而成，利于提高相变存储器的读写速度。但是，该超晶格相变材料在作业过程中，Te元素和Sb元素向不同的电场方向迁移，使得相变材料内部形成富Sb区域和富Te区域，这样不利于超晶格相变材料的反复擦写，容易降低其循环寿命。
公开内容
鉴于此，本公开提供了相变存储单元、相变存储阵列、相变存储器及电子设备及制备方法，能够解决上述技术问题。
具体而言，包括以下的技术方案：
一方面，本公开实施例提供了一种相变存储单元，所述相变存储单元包括：相变薄膜，所述相变薄膜包括：一层相变材料层和一层异质结层，所述相变材料层与所述异质结层相接触；
所述相变材料层采用相变材料形成，所述异质结层采用异质结材料形成；
所述异质结材料与所述相变材料的晶格失配度小于或等于20％；所述异质结材料与所述相变材料的接触晶面具有相同的晶格夹角；以及，所述异质结材料的熔点大于所述相变材料的熔点。
本公开实施例提供的相变存储单元使用了异质结层102，异质结层102采用异质结材料形成，由于异质结材料与相变材料的晶格失配度小于或等于20％，并且，异质结材料与相变材料的接触晶面具有相同的晶格夹角，这样，相变材料层101可以通过外延生长的方式在异质结层102的界面上进行结晶，使得异质结层102能够作为相变材料层101的结晶模板，加速相变材料的结晶速度，提高相变材料的相变速度，从而增加其作业速度。由于异质结材料的熔点大于相变材料的熔点，在相变材料层101发生相变时，异质结层102会保持稳定的晶体结构，有效阻止相变材料在电场方向上的元素迁移，并减小相变材料与电极之间的扩散，利于提高相变材料层101的循环寿命。
另外，该相变存储单元中，相变薄膜1包括一层相变材料层101和一层异质结层102，这不仅避免了多层界面容易出现的界面问题和操作不稳定问题，还使得相变存储单元更利于设计成常见的限制型结构。采用单层相变材料层101和单层异质结层102的相变存储单元，其结构简单，制备方法也相应简单，易于实现。具体而言，相比于复杂的多层超晶格结构，该相变薄膜1的制备工艺更加容易精确控制，从而提升器件良率。同时，单层结构的相变薄膜1的电学操作更易于控制，可以获得更加稳定的电阻分布(而多层超晶格结构更容易出现相变层之间的元素扩散，导致器件的循环操作寿命降低)。
本公开实施例中，相变材料层101使用的相变材料与异质结层102使用的异质结材料的晶体结构类似，或者，至少使相变材料与异质结材料的接触晶面的晶型相似，以使两者获得更高的晶格匹配度，进而使得异质结材料能够作为相变材料的结晶模板。
在一些可能的实现方式中，所述异质结材料与所述相变材料均为六方晶系材料时，所述异质结材料的a轴与所述相变材料的a轴的长度差小于或等于20％。
在一些可能的实现方式中，所述异质结材料为六方晶系材料，且所述相变材料为立方晶系材料时，将所述异质结材料的a轴长度定义为a，将所述相变材料的a轴长度定义为a，a与√2a2的差小于或等于20％。
在一些可能的实现方式中，所述相变材料层的厚度为2nm-100nm，例如为10nm、20nm、30nm、40nm、50nm、60nm、70nm、80nm、90nm等。对于相变材料层101的厚度，可以根据其发生相变时对应的操作电压或者操作电流的大小来确定。
所述异质结层的厚度为2nm-20nm，例如为2nm、3nm、4nm、5nm、6nm、7nm、8nm、9nm、10nm、12nm、15nm、17nm、18nm、19nm等。异质结层102的上述厚度范围能够满足有效阻止相变材料层101与电极之间的元素扩散。
在一些可能的实现方式中，所述相变材料为掺杂或者未掺杂的Ge-Te二元化合物、Sb-Te二元化合物、Bi-Te二元化合物、Ge-Sb-Te三元化合物、Ga-Sb二元化合物、Sb中的一种；
所述异质结材料为M-Te化合物，其中，M为过渡金属元素。异质结材料可以为TiTe2(二碲化钛)、ZrTe3(碲化锆)、PdTe2(二碲化钯)、CdTe(碲化镉)、MoTe2(二碲化钼)、MnTe2(碲化锰)、IrTe2(碲化铱)、RnTe(碲化氡)、PtTe2(二碲化铂)、Pt2Te3(三碲化二铂)、ScTe(碲化钪)、Sc2Te3(三碲化二钪)、NiTe2(二碲化镍)、TaTe2(二碲化钽)、ZnTe(碲化锌)。
在一些可能的实现方式中，所述M为Ti、Zr、Pd、Cd、Mo、Mn、Ir、Rn、Pt、Sc、Ni、Ta、或者Zn。
在一些可能的实现方式中，所述相变材料为掺杂材料时，掺杂元素选自C、N、Si、B、Sc、Ti、Y、Zr、Hf、V、Ta、W、Cu、Zn、In中的至少一种。
上述种类的相变材料与异质结材料组合使用时，只要满足组合使用的相变材料与异质结材料的晶格失配度小于或等于20％，组合使用的异质结材料与相变材料在面内具有相同的晶格夹角，并且，组合使用的相变材料的熔点小于异质结材料的熔点即可。
在一些可能的实现方式中，所述相变存储单元还包括：底电极层、顶电极层、绝缘介质层；
所述相变薄膜位于所述底电极层和所述顶电极层之间；
所述绝缘介质层用于为所述相变存储单元提供绝缘隔离作用。
在一些可能的实现方式中，所述相变存储单元还包括：中间电极层和选通层；
所述中间电极层的第一表面与所述相变薄膜接触，所述中间电极层的第二表面与所述选通层接触；
所述相变薄膜、所述中间电极层和所述选通层整体位于所述底电极层和所述顶电极层之间。
在一些可能的实现方式中，所述相变存储单元为限制型结构、T型结构、U型沟槽结构、或者L字型结构。
在一些可能的实现方式中，所述相变存储单元为圆柱形结构，所述相变存储单元还包括：内电极层和外电极层；
所述内电极层、所述相变薄膜、所述外电极层沿径向方向由内至外依次包覆。
在一些可能的实现方式中，所述内电极层为实心圆柱状或者圆环状。
在一些可能的实现方式中，所述相变存储单元为圆柱形结构，所述相变存储单元还包括：内电极层、中间电极层、选通层和外电极层；
所述内电极层、所述相变薄膜、所述中间电极层、所述选通层、所述外电极层沿径向方向由内至外依次包覆。
在一些可能的实现方式中，所述内电极层为实心圆柱状或者圆环状。
另一方面，本公开实施例提供了一种相变存储阵列，所述相变存储阵列包括上述所述的任一项相变存储单元。
再一方面，本公开实施例提供了一种相变存储器，所述相变存储器包括上述所述的相变存储单元或者上述所述的相变存储阵列。
基于使用了上述相变存储单元，本公开实施例提供的相变存储器，至少具有以下优点：稳定性高、重复性好、读写速度快、内存密度高、成本低等。
再一方面，本公开实施例提供了一种电子设备，所述电子设备包括：处理器、上述的相变存储器；
所述相变存储器用于存储所述处理器所访问的数据。
示例地，该电子设备包括但不限于：计算机、打印机、手机、相机等。
再一方面，本公开实施例提供了一种相变存储单元的制备方法，所述相变存储单元如上述所述的相变存储单元；
所述相变存储单元的制备方法包括：制备相变薄膜；
所述制备相变薄膜包括：分别形成相变材料层和异质结层，并使所述相变材料层和所述异质结层接触。
在一些可能的实现方式中，通过薄膜沉积工艺分别形成所述相变材料层和所述异质结层。
在一些可能的实现方式中，所述薄膜沉积工艺为原子层沉积工艺、物理气相沉积工艺、化学气相沉积工艺、或者等离子体增强化学的气相沉积工艺。
附图说明
图1为本公开实施例提供的一示例性相变薄膜的结构示意图；
图2为本公开实施例提供的第一示例性限制型结构的相变存储单元的结构示意图；
图3为本公开实施例提供的第二示例性限制型结构的相变存储单元的结构示意图；
图4为本公开实施例提供的第三示例性限制型结构的相变存储单元的结构示意图；
图5为本公开实施例提供的第四示例性限制型结构的相变存储单元的结构示意图；
图6为本公开实施例提供的一示例性在图5基础上设计了选通层的限制型结构的相变存储单元的结构示意图；
图7为本公开实施例提供的第五示例性地限制型结构的相变存储单元的结构示意图；
图8为本公开实施例提供的一示例性在图7基础上设计了选通层的限制型结构的相变存储单元的结构示意图；
图9为本公开实施例提供的一示例性地T型结构的相变存储单元的结构示意图；
图10为本公开实施例提供的一示例性在图9基础上设计了选通层的T型结构的相变存储单元的结构示意图；
图11为本公开实施例提供的一示例性地U型沟槽结构的相变存储单元的结构示意图；
图12为本公开实施例提供的一示例性在图11基础上设计了选通层的U型沟槽结构的相变存储单元的结构示意图；
图13为本公开实施例提供的另一示例性地U型沟槽结构的相变存储单元的结构示意图；
图14为本公开实施例提供的一示例性在图13基础上设计了选通层的U型沟槽结构的相变存储单元的结构示意图；
图15为本公开实施例提供的一示例性地L字型结构的相变存储单元的结构示意图；
图16为本公开实施例提供的一示例性在图15基础上设计了选通层的L字型结构的相变存储单元的结构示意图；
图17为本公开实施例提供的另一示例性地L字型结构的相变存储单元的结构示意图；
图18为本公开实施例提供的一示例性在图17基础上设计了选通层的L字型结构的相变存储单元的结构示意图；
图19为本公开实施例提供的一示例性圆柱形结构的相变存储单元的结构示意图；
图20为本公开实施例提供的另一示例性圆柱形结构的相变存储单元的结构示意图；
图21为本公开实施例提供的一示例性相变存储阵列的结构示意图；
图22为本公开实施例提供的一示例性第一中间阵列的结构示意图；
图23为在图22所示结构上开孔填充绝缘介质所形成的第二中间阵列的结构示意图；
图24为本公开实施例提供的另一示例性相变存储阵列的俯视图；
图25为基于图24中沿AB方向从上至下得到的侧视图；
图26为本公开实施例提供的多层外电极层和多层绝缘介质层交替层叠形成的薄膜结构示意图；
图27本公开实施例提供的再一示例性相变存储阵列的俯视图；
图28为基于图27中沿CD方向从上至下得到的侧视图；
图29为本公开实施例提供的一示例性相变存储单元的一类应用场景示意图；
图30为本公开实施例提供的一示例性相变存储单元的另一类应用场景示意图。
附图标记分别表示：
1-相变薄膜，101-相变材料层，102-异质结层，
21-底电极层，22-顶电极层，23-中间电极层，
24-内电极层，25-外电极层，
3-绝缘介质层，
4-选通层，
200-字线层，300-位线层，
400-字线，500-位线，
600-绝缘介质，
700-第一金属连接柱，800-第二金属连接柱，
1001-多值相变存储器，
2001-动态随机存取存储器，
3001-缓存，
4001-处理器，
5001-固态硬盘。
具体实施方式
为使本公开的技术方案和优点更加清楚，下面将结合附图对本公开实施方式作进一步地详细描述。
相变存储器是一种固态半导体非易失性存储器，具有高速读取、高可擦写次数、非易失性、元件尺寸小、功耗低等优点，被广泛用于半导体存储器等产品。相变存储器以相变材料作为存储介质，相变材料能够在晶态和非晶态之间进行可逆转变，相变存储器利用相变材料在非晶态和晶态时对应的高、低电阻率的差异来实现数据“0”和“1”的存储。
相变存储器工作过程包括：SET过程和RESET过程。SET过程指的是：施加一个宽而弱的电脉冲对相变材料进行加热，使相变材料的温度升高至结晶温度和熔化温度之间，相变材料结晶为有序状态，形成具有较低电阻率的晶态，以实现数据“0”的存储。RESET过程指的是，施加一个窄而强的电脉冲对相变材料进行加热，使相变材料的温度升高到熔化温度以上，融化为无序状态，随后经过一个快速冷却的淬火过程(＞109K/s)，相变材料由熔融态直接进入具有较高电阻率的非晶态，以实现数据“1”的存储。
可见，相变材料的相变速度直接影响了相变存储器的读写速度，相关技术提供了一种超晶格相变材料，其由多层GeTe薄膜和多层Sb2Te3薄膜交替叠合而成，该类超晶格相变材料具有较高的相变速度。
然而，相关技术提供的超晶格相变材料，在作业过程中，Te元素和Sb元素向不同的电场方向迁移，使得相变材料内部形成富Sb区域和富Te区域，这样不利于超晶格相变材料的反复擦写，容易降低其循环寿命。
本公开实施例提供了一种相变存储单元，该相变存储单元包括相变薄膜1，如附图1所示，该相变薄膜1包括：一层相变材料层101和一层异质结层102，该相变材料层101与异质结层102相接触。
相变材料层101采用相变材料形成，异质结层102采用异质结材料形成，其中，(1)异质结材料与相变材料的晶格失配度小于或等于20％；(2)异质结材料与相变材料的接触晶面具有相同的晶格夹角；(3)异质结材料的熔点大于相变材料的熔点。
其中，上述的“异质结材料与相变材料的接触晶面具有相同的晶格夹角”中涉及的接触晶面为相变材料层101和异质结层102的两者用于接触的晶面。
本公开实施例提供的相变存储单元使用了异质结层102，异质结层102采用异质结材料形成，由于异质结材料与相变材料的晶格失配度小于或等于20％，并且，异质结材料与相变材料的接触晶面具有相同的晶格夹角，这样，相变材料层101可以通过外延生长的方式在异质结层102的界面上进行结晶，使得异质结层102能够作为相变材料层101的结晶模板，加速相变材料的结晶速度，提高相变材料的相变速度，从而增加其作业速度。由于异质结材料的熔点大于相变材料的熔点，在相变材料层101发生相变时，异质结层102会保持稳定的晶体结构，有效阻止相变材料在电场方向上的元素迁移，并减小相变材料与电极之间的扩散，利于提高相变材料层101的循环寿命。
另外，该相变存储单元中，相变薄膜1包括一层相变材料层101和一层异质结层102，这不仅避免了多层界面容易出现的界面问题和操作不稳定问题，还使得相变存储单元更利于设计成常见的限制型结构。采用单层相变材料层101和单层异质结层102的相变存储单元，其结构简单，制备方法也相应简单，易于实现。具体而言，相比于复杂的多层超晶格结构，该相变薄膜1的制备工艺更加容易精确控制，从而提升器件良率。同时，单层结构的相变薄膜1的电学操作更易于控制，可以获得更加稳定的电阻分布(而多层超晶格结构更容易出现相变层之间的元素扩散，导致器件的循环操作寿命降低)。
本公开实施例中，相变材料层101使用的相变材料与异质结层102使用的异质结材料的晶体结构类似，或者，至少使相变材料与异质结材料的接触晶面的晶型相似，以使两者获得更高的晶格匹配度，进而使得异质结材料能够作为相变材料的结晶模板。
举例来说，相变材料与异质结材料的晶格失配度小于或等于19％、小于或等于18％、小于或等于17％、小于或等于16％、小于或等于15％、小于或等于14％、小于或等于13％、小于或等于12％、小于或等于11％、小于或等于10％、小于或等于9％、小于或等于8％、小于或等于9％、小于或等于7％、小于或等于6％、小于或等于5％等，以使相变材料获得更快的结晶速度。
当相变材料与异质结材料的晶格失配度小于或等于10％时，相变材料与异质结材料两者之间存在更小的晶格常数差异，能够为相变材料的结晶提供更大的动力，进一步提高相变材料结晶时形成的晶态结构的稳定性。
在一些可能的实现方式中，异质结材料与相变材料均为六方晶系材料，对于六方晶系材料，a轴长度＝b轴长度≠c轴长度，a轴与b轴之间的夹角为120°，a轴与c轴之间的夹角和b轴与c轴之间的夹角均为90°。当异质结材料与相变材料均为六方晶系材料时，异质结材料的a轴与相变材料的a轴的长度差小于或等于20％(这里的长度差也就是上述的晶格失配度)。
在一些可能的实现方式中，异质结材料为六方晶系材料，相变材料为立方晶系材料，对于六方晶系材料，如上所述，a轴长度＝b轴长度≠c轴长度，a轴与b轴之间的夹角为120°，a轴与c轴之间的夹角和b轴与c轴之间的夹角均为90°；对于立方晶系材料，a轴长度＝b轴长度＝c轴长度，且任意相邻的两个轴相互垂直。本公开实施例将异质结材料的a轴长度定义为a1，将相变材料的a轴长度定义为a2，当异质结材料为六方晶系材料，且相变材料为立方晶系材料时，使a1与√2a2的差小于或等于20％(这里的a1与√2a2的差也就是上述的晶格失配度)。其中，√2＝1.4142135623731……。
本公开实施例中，相变薄膜1中的相变材料层101的厚度范围为2nm-100nm，例如为10nm、20nm、30nm、40nm、50nm、60nm、70nm、80nm、90nm等。对于相变材料层101的厚度，可以根据其发生相变时对应的操作电压或者操作电流的大小来确定。
本公开实施例中，相变薄膜1中的异质结层102的厚度范围均为2nm-20nm，例如为2nm、3nm、4nm、5nm、6nm、7nm、8nm、9nm、10nm、12nm、15nm、17nm、18nm、19nm等。异质结层102的上述厚度范围能够满足有效阻止相变材料层101与电极之间的元素扩散。
本公开实施例使相变材料层101的厚度和异质结层102的厚度在上述范围内，使得相变存储单元能够适用于多种类型的相变存储器，并获得较宽的调节范围。
在一些可能的实现方式中，相变材料为掺杂或者未掺杂的Ge-Te二元化合物、Sb-Te二元化合物(例如为Sb2Te3)、Bi-Te二元化合物、Ge-Sb-Te三元化合物、Ga-Sb二元化合物、Sb中的一种。
相变材料可以未掺杂有任何其他元素，也可以掺杂有其他元素，当相变材料为掺杂材料时，其中所掺杂的掺杂元素选自C、N、Si、B、Sc、Ti、Y、Zr、Hf、V、Ta、W、Cu、Zn、In中的至少一种。掺杂元素在相变材料中的原子百分含量小于或等于20％，例如为15％、12％、10％、9％、8％、7％、6％、5％、4％、3％、2％、1％等。
当相变材料选自上述种类时，与这些相变材料相适配的异质结材料为M-Te化合物，其中，M为过渡金属元素，示例地，M为Ti、Zr、Pd、Cd、Mo、Mn、Ir、Rn、Pt、Sc、Ni、Ta、或者Zn。
也就是说，异质结材料可以为TiTe2(二碲化钛)、ZrTe3(碲化锆)、PdTe2(二碲化钯)、CdTe(碲化镉)、MoTe2(二碲化钼)、MnTe2(碲化锰)、IrTe2(碲化铱)、RnTe(碲化氡)、PtTe2(二碲化铂)、Pt2Te3(三碲化二铂)、ScTe(碲化钪)、Sc2Te3(三碲化二钪)、NiTe2(二碲化镍)、TaTe2(二碲化钽)、ZnTe(碲化锌)。
上述种类的异质结材料具有稳定的晶体结构，能够有效阻止相变材料在电场方向上的元素扩散，同时，在使异质结材料与相变材料的晶格失配度小于或等于20％的前提下，相变材料层101能够以异质结材料层102作为结晶生长模板，利于显著降低结晶时间，提高相变材料的相变速度。
另外，本公开实施例中，异质结层102的使用还要求不能影响相变材料层101的高低电阻识别，以保证数据准确性。举例来说，当异质结层102的厚度较薄时，对异质结材料的导电性不作更高的要求，因为厚度较薄的异质结层102一般不影响相变材料层101的电阻识别；当异质结层102的厚度较厚时，可以使用具有导电性的异质结材料。不影响相变层的高低阻值识别，保证数据的准确性。
上述种类的相变材料与异质结材料组合使用时，只要满足组合使用的相变材料与异质结材料的晶格失配度小于或等于20％，组合使用的异质结材料与相变材料在面内具有相同的晶格夹角，并且，组合使用的相变材料的熔点小于异质结材料的熔点即可。
举例来说，本公开实施例提供了这样一种相变薄膜1，其包括由二元化合物Sb2Te3形成的单层相变材料层101，以及，由化合物ScTe形成的单层异质结层102。
以下就本公开实施例涉及的相变薄膜1的制备方法进行示例性描述：
在形成相变薄膜1时，分别形成相变材料层101和异质结层102，并使相变材料层101和异质结层102接触。该过程包括：首先形成相变材料层101，然后在相变材料层101上形成异质结层102；或者，首先形成异质结层102，然后在异质结层102上形成相变材料层101。
在形成相变材料层101时，利用如上所述的相变材料，通过薄膜沉积工艺形成相变材料层101。在形成异质结层102时，利用如上所述的异质结材料，通过薄膜沉积工艺形成异质结层102。
示例地，本公开实施例所适用的薄膜沉积工艺包括但不限于以下：原子层沉积(atomic layer deposition，ALD)、物理气相沉积(Physical Vapour Deposition，PVD)、化学气相沉积(Chemical Vapor Deposition，CVD)，例如，等离子体增强化学的气相沉积法(Plasma Enhanced Chemical Vapor Deposition，PECVD)工艺、磁控溅射、电子束蒸发等。
磁控溅射是物理气相沉积工艺的一种，具有易于控制、镀膜面积大、附着力强、制备对象广泛等优点，示例性地，本公开实施例可以使用磁控溅射工艺来形成相变材料层101和异质结层102。
磁控溅射工艺中使用的溅射气体包括但不限于：氩气Ar、氪气Kr、氙气Xe、氖气Ne、氮气N2中的至少一种，由于氩气价格较低，容易获得，可以选用氩气Ar作为磁控溅射工作气体。
本公开实施例中，相变薄膜1不仅能够使用磁控溅射工艺来形成，诸如底电极层21和顶电极层22也能够利用磁控溅射工艺来形成。当用于形成相变薄膜1时，采用射频磁控溅射，基板温度，也就是样品台温度为150℃-350℃，例如为200℃、250℃、300℃等。当用于形成电极层时，采用直流功率溅射，基板温度为20℃-40℃，例如为25℃、30℃、35℃等。
本公开实施例还提供的相变存储单元基于使用了上述任一种相变薄膜1，使得相变存储单元至少具有以下优点：
(1)相变材料与异质结材料的晶格失配度小于或等于20％，特别地，小于或等于10％，这样相变材料层101可以通过外延生长的方式从异质结层102的界面进行结晶，以异质结层102作为结晶生长模板，利于显著降低结晶时间，提高相变材料的相变速度，进而提高相变存储器的读写速度。
(2)相变材料的熔点小于异质结材料的熔点，相变材料层101发生相变时，异质结层102会保持稳定的晶体结构，有效阻止了相变材料在电场方向上的元素迁移，利于提高相变材料的循环寿命，进而提高相变存储单元的循环寿命。
在一些可能的实现方式中，本公开实施例提供了这样一种相变存储单元，如附图2所示，该相变存储单元除了包括上述相变薄膜1之外，该相变存储单元还包括底电极层21、顶电极层22、绝缘介质层3；其中，相变薄膜1位于底电极层21和顶电极层22之间；绝缘介质层3用于为该相变存储单元提供绝缘隔离，即，当多个相变存储单元同时使用时，利用绝缘介质层3来使得多个相变存储单元之间互相隔离。
上述相变存储单元中，相变材料层101和异质结层102沿上下方向层叠设置，这包括：相变材料层101位于上层，异质结层102位于下层；以及，相变材料层101位于下层，异质结层102位于上层。
对于绝缘介质层3的布置，可以根据相变存储单元的具体结构来适应性地进行设计，只要确保利用绝缘介质层3能够将其所在的相变存储单元隔离开即可。
本公开实施例可以利用衬底来对整个相变存储单元结构提供支撑，通过将相变存储单元施加于衬底上，使底电极层21位于衬底的表面即可。为了更清楚地描述相变存储单元的结构，本公开实施例将相变存储单元靠近衬底的方向定义为底部方向，将相变存储单元远离衬底的方向定义为顶部方向。
示例地，衬底的材质可以采用本领域常见的衬底材料，举例来说，衬底的材质包括但不限于：二氧化硅、碳化硅、硅片、蓝宝石、金刚石等。
在应用时，可以采用有机溶剂，例如乙醇和/或丙酮等将衬底的表面清洗干净，以除去衬底表面的有机物、氧化物和金属离子等杂质。清洗完毕，可以将衬底置于烘箱中于60℃-90℃下干燥，获得充分干燥且干净的衬底。
本公开实施例提供的相变存储单元中，顶电极层22、底电极层21均可以采用本领域常见的电极材料制备得到，电极材料需要满足以下要求：熔点高于相变材料的熔点，不易氧化等。举例来说，顶电极层22和底电极层21的材质包括但不限于：钨化钛TiW(例如Ti3W7)、钨W、铝Al、氮化钛TiN、钛Ti、钽Ta、银Ag、铂Pt、碳C、铜Cu、钌Ru、金Au、钴Co、铬Cr、镍Ni、铱Ir、钯Pd、铑Rh等。
基于上述电极材料，可以采用诸如物理气相沉积(Physical Vapour Deposition，PVD)工艺(例如磁控溅射)，将上述电极材料沉积成顶电极层22或者底电极层21。
本公开实施例提供的相变存储单元中，所涉及的绝缘介质层3的作用至少包括以下：(1)形成绝缘容置孔，使得相变薄膜1中的相变材料层101和/或异质结层102被限制在该绝缘容置孔内，以降低相变所需的热量，利于降低相变存储器的功耗；(2)能够避免底电极层21和顶电极层22发生短路。这使得绝缘介质层3所采用的绝缘隔热材料需要较高的熔点，以有效阻止相变材料的扩散，且还需要有更佳的热稳定性，以在相变材料发生相变时保持良好的绝缘隔热性能。
示例地，绝缘介质层3所采用的绝缘隔热材料包括但不限于：氮化硅Si3N4、二氧化硅SiO2等。可以采用诸如化学气相沉积(Chemical Vapor Deposition，CVD)工艺，例如等离子体增强化学的气相沉积法(Plasma Enhanced Chemical Vapor Deposition，PECVD)工艺，将上述绝缘隔热材料沉积成绝缘介质层3。
进一步地，本公开实施例提供的上述相变存储单元还包括：中间电极层23和选通层4，该中间电极层23的第一表面与相变薄膜1接触，中间电极层23的第二表面与选通层4接触；相变薄膜1、中间电极层23和选通层4整体位于底电极层21和顶电极层22之间。通过设置选通层4，作为开关使用，能够有效抑制漏电流。
示例地，中间电极层23的材质包括但不限于以下：钨化钛TiW(例如Ti3W7)、钨W、铝Al、氮化钛TiN、钛Ti、钽Ta、银Ag、铂Pt、碳C、铜Cu、钌Ru、金Au、钴Co、铬Cr、镍Ni、铱Ir、钯Pd、铑Rh等。基于上述电极材料，可以采用诸如磁控溅射工艺来沉积成中间电极层23。
本公开实施例提供的上述相变存储单元可以设计成多种结构，举例来说，这类相变存储单元的结构包括但不限于以下：(1)限制型结构；(2)T型结构；(3)U型沟槽结构；(4)L字型结构等，以下分别进行示例性描述：
(11)作为一种示例，本公开实施例提供了一种限制型结构的相变存储单元，如附图2所示，自顶部到底部的方向，顶电极层22、相变薄膜1、底电极层21、衬底顺次接触(衬底未在图中示出)。也就是说，底电极层21形成于衬底的顶部表面，相变薄膜1形成于底电极层21的顶部表面，顶电极层22形成于相变薄膜1的顶部表面。
绝缘介质层3至少包覆于相变薄膜1的侧部，例如，如附图2所示，绝缘介质层3同时包覆于相变薄膜1、底电极层21和顶电极层22的外部；或者，如附图3所示，绝缘介质层3包覆于相变薄膜1和底电极层21的外部，且绝缘介质层3和相变薄膜1的顶部均和顶电极层22连接。
相变薄膜1包括：上下层叠的相变材料层101和异质结层102，其中，相变材料层101和异质结层102可以任意的作为上层或下层。举例来说，如附图2或者附图3所示，可以使异质结层102位于相变材料层101和顶电极层22之间，或者，也可以使相变材料层101位于异质结层102和顶电极层22之间(图中未示出)。
在一些示例中，如附图3所示，相变材料层101、异质结层102结构和尺寸均相同，例如，它们均为相同直径的圆柱形结构。
在一些示例中，相变材料层101、异质结层102的结构相同，但是尺寸不相同，例如为不同尺寸的圆台形结构。举例来说，如附图4所示，沿自上而下的方向，异质结层102、相变材料层101、底电极层21依次层叠且均为圆台形，并且，两者的径向尺寸逐渐增大；如附图5所示，沿自上而下的方向，顶电极层22、异质结层102、相变材料层101、底电极层21依次层叠且均为圆台形，并且，三者的径向尺寸逐渐增大。
对于上述限制型结构的相变存储单元，可以通过以下方法制备得到：
步骤1101：提供清洗干净的衬底，在衬底的表面形成底电极层21。
步骤1102：在衬底和底电极层21的表面形成绝缘介质层3，使绝缘介质层3覆盖底电极层21和衬底并沉积至一定的厚度。然后，对绝缘介质层3进行刻蚀，将绝缘介质层3上对应于绝缘容置孔的部分刻蚀掉，并暴露出底电极层21，以在绝缘介质层3上形成绝缘容置孔。
步骤1103：按照相变薄膜1的制备方法，在绝缘容置孔内形成相变薄膜1。例如，在绝缘容置孔内使相变材料层101形成于底电极层21上，然后，在容置孔内继续在相变材料层101上形成异质结层102，得到相变薄膜1。
步骤1104：在相变薄膜1、绝缘介质层3的顶部表面形成顶电极层22，得到相变存储单元。
进一步地，上述限制型结构的相变存储单元还可以设计有选通层，以下对于设计有选通层的相变存储单元的结构进行示例性描述：
附图6示出了相变薄膜1呈圆台形结构时的一种相变存储单元的结构，如附图6所示，该限制型结构的相变存储单元除了包括顶电极层22、相变薄膜1、底电极层21之外，该相变存储单元还可以包括：中间电极层23和选通层4，中间电极层23的第一表面与相变薄膜1接触，中间电极层23的第二表面与选通层4接触；相变薄膜1、中间电极层23和选通层4整体位于底电极层21和顶电极层22之间。相变薄膜1呈圆柱形结构时，中间电极层23和选通层4的布置与上述的相同，这里不再赘述。
举例来说，如附图6所示，沿由上至下的方向，顶电极层22、异质结层102、相变材料层101、中间电极层23、选通层4、底电极层21依次层叠设置。在该设计有选通层4的相变存储单元中，除了增加了选通层4和中间电极层23之外，顶电极层22、相变薄膜1的布置仍然可以参见上述，这里不再一一描述。
当相变存储单元包括选通层4时，该限制型结构相变存储单元的制备方法还进一步包括：根据选通层4和中间电极层23在相变存储单元中的具体布置，来适应性地形成选通层4和中间电极层23。
举例来说，如上述所示依次进行步骤1101和步骤1102，然后，改变步骤1103，使得步骤1103包括：在绝缘容置孔内，首先使选通层4形成于底电极层21上，然后依次沉积中间电极层23、相变材料层101、异质结层102，这样，选通层4、中间电极层23和相变薄膜1层叠设置并填充于绝缘容置孔内。最后进行步骤1104，步骤1104如上述所示即可。
(12)示例性地，本公开实施例提供了一种限制型结构的相变存储单元，自顶部到底部的方向，顶电极层22、相变薄膜1、底电极层21顺次接触。也就是说，底电极层21形成于衬底的顶部表面，相变薄膜1形成于底电极层21的顶部表面，顶电极层22形成于相变薄膜1的顶部表面。
如附图7所示，相变薄膜1中的相变材料层101和异质结层102内外包覆设置，例如，异质结层102包覆于相变材料层101的底部和侧部，且异质结层102与相变材料层101的顶部表面持平。或者，相变材料层101包覆于异质结层102的底部和侧部，且相变材料层101与异质结层102的顶部表面持平(图中未示出)。在该示例中，相变薄膜1可以为圆柱形结构，也可以为圆台形结构。
绝缘介质层3至少包覆于相变薄膜1的侧部，例如，如附图7所示，绝缘介质层3包覆于相变薄膜1和底电极层21的外部，且绝缘介质层3的顶部与顶电极层22的底部接触；或者，绝缘介质层3包覆于相变薄膜1的外部，同时绝缘介质层3还位于底电极层21和顶电极层22之间。
进一步地，如附图8所示，该示例所涉及的限制型结构的相变存储单元还可以包括：中间电极层23和选通层4，该中间电极层23的第一表面与相变薄膜1接触，中间电极层23的第二表面与选通层4接触；相变薄膜1、中间电极层23和选通层4整体位于底电极层21和顶电极层22之间。举例来说，沿由上至下的方向，顶电极层22、相变薄膜1、中间电极层23、选通层4、底电极层21依次层叠设置。
对于上述限制型结构的相变存储单元，可以通过以下方法制备得到：
步骤1201：提供清洗干净的衬底，在衬底的表面形成底电极层21。
步骤1202：在衬底和底电极层21的表面形成绝缘介质层3，使绝缘介质层3覆盖底电极层21和衬底并沉积至一定的厚度。然后对绝缘介质层3进行刻蚀，将绝缘介质层3上对应于绝缘容置孔的部分刻蚀掉，并暴露出底电极层21，这样能够在绝缘介质层3中形成绝缘容置孔。
步骤1203：按照相变薄膜1的制备方法，在绝缘容置孔内形成相变薄膜1。例如，在绝缘容置孔内使异质结层102形成于底电极层21上，然后，对异质结层102进行刻蚀，在异质结层102上形成凹槽，继续在该凹槽内形成相变材料层101，这样，异质结层102包覆于相变材料层101的底部和侧部，得到相变薄膜1。
步骤1204：在相变薄膜1、绝缘介质层3的顶部表面形成顶电极层22，得到相变存储单元。
当相变存储单元包括选通层4时，该限制型结构相变存储单元的制备方法还进一步包括：根据选通层4和中间电极层23在相变存储单元中的具体布置，来适应性地形成选通层4和中间电极层23。
举例来说，如上述所示依次进行步骤1201和步骤1202，然后，在进行步骤1203时作了适应性改进，使得步骤1203包括：在绝缘容置孔内先使选通层4形成于底电极层21上，然后继续在选通层4上继续形成中间电极层23。然后，在绝缘容置孔内于中间电极层23上继续形成异质结层102，对异质结层102进行刻蚀，在异质结层102上形成凹槽，继续在该凹槽内形成相变材料层101，得到相变薄膜1。最后进行步骤1204，步骤1204如上述所示即可。
(2)在一些可能的实现方式中，本公开实施例提供了一种T型结构的相变存储单元，如附图9所示，该T型结构的相变存储单元包括：相变薄膜1、底电极层21、顶电极层22、绝缘介质层3。其中，绝缘介质层3位于衬底上，绝缘介质层3上具有通孔，底电极层21位于该通孔内；顶电极层22、相变薄膜1、绝缘介质层3顺次接触，并且，相变薄膜1还与底电极层21连接，且底电极层21与相变薄膜1配合形成T型结构。
也就是说，底电极层21形成于绝缘介质层3的通孔内，相变薄膜1同时形成于底电极层21和绝缘介质层3的顶部表面，顶电极层22形成于相变薄膜1的顶部表面。
相变薄膜1包括上下层叠的相变材料层101和异质结层102，其中，相变材料层101和异质结层102可以任意的作为上层或下层。举例来说，可以使异质结层102位于相变材料层101和顶电极层22之间，或者，也可以使相变材料层101位于异质结层102和顶电极层22之间。
在一些示例中，相变材料层101、异质结层102、顶电极层22的结构和尺寸均相同，例如，为相同直径的圆柱形结构。
对于图9所示的该T型结构的相变存储单元，相变材料层101厚度可以为20nm-150nm，异质结层101的厚度可以为4nm-20nm，顶电极层22的厚度为50nm-300nm。
在一些示例中，图9所示的该T型结构的相变存储单元可以采用以下方法制备得到：
提供一种包含有底电极层21和绝缘介质层3的的衬底，该底电极层21的材质可以为W。
通过丙酮和乙醇交替清洗该衬底，去除表面的有机物、氧化物和金属离子等各类杂质，并在烘箱中烘烤80℃下烘烤20分钟，使其充分干燥。
通过磁控溅射法依次生长厚度为8nm的相变材料层101、厚度为50nm的异质结层102、厚度为50nm的顶电极层22。
利用光刻和刻蚀工艺刻蚀绝缘介质层3上方的各膜层，直至暴露出绝缘介质层3，以便物理隔断不同底电极层21顶部的各相变存储单元部分。
在该示例中，底电极层21和顶电极层22所采用的材质均为TiN，磁控溅射的工作参数为：溅射电源为DC电源，溅射本底真空为8×10-5Pa-2×10-4Pa，溅射气体为Ar，溅射气压为3mTorr～6mTorr。
对于异质结层101和相变材料层102的磁控溅射参数为：溅射时候基板温度为150～300℃；其中，异质结层101使用ScTe靶材，溅射功率为10W-20W；相变材料层使用Sb2Te3靶材，溅射功率为7W-30W。对于顶电极层22的磁控溅射参数为：基板温度为20～40℃，使用TiN靶材，溅射功率为50W～250W。另外，本示例中涉及的刻蚀工艺为反应离子刻蚀。
进一步地，如附图10所示，该示例所涉及的T型结构的相变存储单元还可以包括：中间电极层23和选通层4，该中间电极层23的第一表面与相变薄膜1接触，中间电极层23的第二表面与选通层4接触；相变薄膜1、中间电极层23和选通层4整体位于底电极层21和顶电极层22之间。举例来说，沿由上至下的方向，顶电极层22、相变薄膜1、中间电极层23、选通层4、底电极层21依次层叠设置。
对于该类相变存储单元，可通过以下方法制备得到：
步骤201：在衬底上形成绝缘介质层3，对绝缘介质层3进行刻蚀以形成通孔，在通孔内填充并形成底电极层21，并使绝缘介质层3和底电极层21的顶部表面持平。
步骤202：按照相变薄膜的制备方法，在绝缘介质层3和底电极层21的顶部表面形成相变薄膜1。即，按照相变薄膜1中相变材料层101和异质结层102的分布顺序，在绝缘介质层3和底电极层21的顶部表面上依次形成相变材料层101和异质结层102，得到相变薄膜1。
步骤203：继续在相变薄膜1的顶部表面形成顶电极层22，得到相变存储单元。
进一步地，当该相变存储单元包括选通层4时，该T型结构的相变存储单元的制备方法还进一步包括：根据选通层4和中间电极层23在相变存储单元中的具体布置，来适应性地沉积选通层4和中间电极层23。
举例来说，如上述所示依次进行步骤201后，然后，在进行步骤202时作了适应性改进，使得步骤202包括：在绝缘介质层3和底电极层21的顶部表面形成选通层4，然后继续在选通层4上形成中间电极层23，在中间电极层23上形成相变薄膜1。最后如上所述进行步骤203即可。
(3)在一些可能的实现方式中，本公开实施例提供了一种U型沟槽结构的相变存储单元，如附图11或者附图13所示，该U型沟槽结构的相变存储单元包括：相变薄膜1、底电极层21、顶电极层22、绝缘介质层3。自顶部到底部的方向，顶电极层22、相变薄膜1、底电极层21顺次接触，也就是说，底电极层21形成于衬底的顶部表面，相变薄膜1形成于底电极层21的顶部表面，顶电极层22形成于相变薄膜1的顶部表面。绝缘介质层3上具有U型沟槽，该U型沟槽用于容纳相变薄膜1的相变材料层101和/或异质结层102。
(3.1)在一些示例中，如附图11所示，相变薄膜1的异质结层102位于底电极层21的顶部表面上，具有U型沟槽的绝缘介质层3位于异质结层102上，相变材料层101的一部分位于绝缘介质层3的U型沟槽内部，且与异质结层102接触，相变材料层101的另一部分覆盖绝缘介质层3，顶电极层22覆盖绝缘介质层3的顶部表面。
进一步地，如附图12所示，该种U型沟槽结构的相变存储单元还可以包括：中间电极层23和选通层4，该中间电极层23的第一表面与相变薄膜1接触，中间电极层23的第二表面与选通层4接触，相变薄膜1、中间电极层23和选通层4整体位于底电极层21和顶电极层22之间。举例来说，沿由上至下的方向，异质结层102、中间电极层23、选通层4、底电极层21依次层叠设置。
对于该类相变存储单元，可通过以下方法制备得到：
步骤311：提供清洗干净的衬底，在衬底的表面形成底电极层21，使底电极层21铺于衬底的顶部表面。
步骤312：在底电极层21的表面形成异质结层102，使异质结层102铺满底电极层21的顶部表面。
步骤313：在异质结层102上形成绝缘介质层3，使绝缘介质层3铺满异质结层102的顶部表面，待绝缘介质层3沉积至一定的厚度后，对绝缘介质层3进行刻蚀，将绝缘介质层3上对应于U型沟槽的部分刻蚀掉，并暴露出异质结层102，这样能够在绝缘介质层3中形成U型沟槽。
步骤314：形成相变材料层101，使相变材料层101填充满U型沟槽后继续沉积一定的厚度，使得相变材料层101平铺于绝缘介质层3上。
步骤315：在相变材料层101的顶部表面形成顶电极层22，得到相变存储单元。
进一步地，当相变存储单元包括选通层4时，该类相变存储单元的制备方法还进一步包括：根据选通层4和中间电极层23在相变存储单元中的具体布置，来适应性地沉积选通层4和中间电极层23。
举例来说，如上述所示依次进行步骤311，然后，在进行步骤312时作了适应性改进，使得步骤312包括：在底电极层21的表面先形成选通层4，然后继续在选通层4上形成中间电极层23，在中间电极层23的表面形成异质结层102，使异质结层102铺满中间电极层23的顶部表面。最后按照上述依次进行步骤313-步骤315，步骤313-步骤315如上述所示即可。
(3.2)在另一些示例中，如附图13所示，具有U型沟槽的绝缘介质层3位于底电极层21上，相变薄膜1的异质结层102包括：中间凹槽部分和侧部平铺部分，其中，中间凹槽部分具有U型盲槽(即，底部为封闭式)。异质结层102的中间凹槽部分位于绝缘介质层3的U型沟槽内，且该中间凹槽部分的底部表面与底电极层21接触。异质结层102的侧部平铺部分位于绝缘介质层3的顶部表面上，相变材料层101位于异质结层102和顶电极层22之间，也就是说，部分相变材料层101填充于异质结层102的U型盲槽内，另一部分的相变材料层101位于异质结层102的侧部平铺部分的顶部表面。
进一步地，如附图14所示，该种U型沟槽结构的相变存储单元还可以包括：中间电极层23和选通层4，该中间电极层23的第一表面与相变薄膜1接触，中间电极层23的第二表面与选通层4接触，相变薄膜1、中间电极层23和选通层4整体位于底电极层21和顶电极层22之间。举例来说，沿由上至下的方向，异质结层102、中间电极层23、选通层4、底电极层21依次层叠设置，其中，中间电极层23有一部分顶部表面与异质结层102接触，另一部分顶部表面还与绝缘介质层3接触。
对于该类相变存储单元，可通过以下方法制备得到：
步骤321：提供清洗干净的衬底，在衬底的表面形成底电极层21，使底电极层21铺满衬底的顶部表面。
步骤322：在底电极层21的表面形成绝缘介质层3，使绝缘介质层3铺满底电极层21的顶部表面。待绝缘介质层3沉积至一定的厚度后，对绝缘介质层3进行刻蚀，将绝缘介质层3上对应于U型沟槽的部分刻蚀掉，并暴露出底电极层21，这样能够在绝缘介质层3中形成U型沟槽。
步骤323：在绝缘介质层3上形成异质结层102，使异质结层102铺满绝缘介质层3的顶部表面，待异质结层102沉积至一定的厚度后，对异质结层102进行刻蚀，将异质结层102上对应于U型盲槽的部分刻蚀掉，这样能够在异质结层102中形成U型盲槽。
步骤324：形成相变材料层101，使相变材料层101填充满U型盲槽后继续沉积一定的厚度，使得相变材料层101平铺于异质结层102上。
步骤325：在相变材料层101的顶部表面形成顶电极层22，得到相变存储单元。
进一步地，当该类结构的相变存储单元包括选通层4时，相变存储单元的制备方法还进一步包括：根据选通层4和中间电极层23在相变存储单元中的具体布置，来适应性地沉积选通层4和中间电极层23。
举例来说，如上述所示依次进行步骤321，然后，在进行步骤322时作了适应性改进，使得步骤322包括：在底电极层21的表面先形成选通层4，然后继续在选通层4上形成中间电极层23，在中间电极层23的表面形成绝缘介质层3，使绝缘介质层3铺满中间电极层23的顶部表面。待绝缘介质层3沉积至一定的厚度后，对绝缘介质层3进行刻蚀，将绝缘介质层3上对应于U型沟槽的部分刻蚀掉，并暴露出中间电极层23。最后按照上述依次进行步骤323-步骤325，步骤323-步骤325如上述所示即可。
(4)在一些可能的实现方式中，本公开实施例提供了一种L字型结构的相变存储单元，如附图15或者附图17所示，该L字型结构的相变存储单元包括：相变薄膜1、底电极层21、顶电极层22、绝缘介质层3。绝缘介质层3上具有L型孔，该L型孔用于容纳相变材料层101和/或异质结层102。
(4.1)在一些可能的实现中，如附图15所示，使相变材料层101位于绝缘介质层3上的L型孔内(即相变材料层101为与L型孔相适配的L型结构)，相变材料层101和绝缘介质层3的顶部表面和底部表面持平。在该种情形下，沿由上至下的方向，顶电极层22、异质结层102、相变材料层101与绝缘介质层3构成的整体、底电极层21依次层叠设置。
进一步地，如附图16所示，该L字型结构的相变存储单元还可以包括：中间电极层23和选通层4，该中间电极层23的第一表面与相变薄膜1接触，中间电极层23的第二表面与选通层4接触，相变薄膜1、中间电极层23和选通层4整体位于底电极层21和顶电极层22之间。举例来说，沿由下至上的方向，底电极层21、选通层4、中间电极层23依次层叠设置，相变材料层101与绝缘介质层3构成的整体位于中间电极层23的顶部表面上。
对于该L字型结构的相变存储单元，可以通过以下方法制备得到：
步骤411：提供清洗干净的衬底，在衬底的表面形成底电极层21，使底电极层21铺于衬底的顶部表面。
步骤412：在底电极层21的表面形成相变材料层101，并对相变材料层101进行刻蚀，使得相变材料层101成L型结构。
步骤413：在底电极层21上继续形成绝缘介质层3，使绝缘介质层3铺满底电极层21的顶部表面并填充于相变材料层101的L型槽内，经处理使得绝缘介质层3和相变材料层101的顶部表面持平。
步骤414：在绝缘介质层3和相变材料层101的顶部表面上形成异质结层102，使异质结层102铺于绝缘介质层3和相变材料层101的顶部表面。
步骤415：在异质结层102的顶部表面形成顶电极层22，得到该相变存储单元。
进一步地，当该L字型结构的相变存储单元包括选通层4时，该相变存储单元的制备方法还进一步包括：根据选通层4和中间电极层23在相变存储单元中的具体布置，来适应性地沉积选通层4和中间电极层23。
举例来说，如上述所示依次进行步骤411，然后，在进行步骤412时作了适应性改进，使得步骤412包括：在底电极层21的表面先形成选通层4，继续在选通层4上形成中间电极层23，在中间电极层23的表面形成相变材料层101，并对相变材料层101进行刻蚀，使得相变材料层101成L型结构。最后按照上述依次进行步骤413-步骤415，步骤413-步骤415如上述所示即可。
(4.2)在另一些示例中，如附图17所示，相变材料层101和异质结层102均设计为L型结构，并且，相变材料层101和异质结层102中的一个座于另一个的L型槽内。举例来说，相变材料层101座于异质结层102的L型槽内，相变材料层101和异质结层102构成L型结构的相变薄膜1，并且，该相变薄膜1座于绝缘介质层3上的L型孔内，这样，相变薄膜1和绝缘介质层3整体位于顶电极层22与底电极层21之间。
进一步地，如附图18所示，该L字型结构的相变存储单元还可以包括：中间电极层23和选通层4，该中间电极层23的第一表面与相变薄膜1接触，中间电极层23的第二表面与选通层4接触，相变薄膜1、中间电极层23和选通层4整体位于底电极层21和顶电极层22之间。举例来说，沿由下至上的方向，底电极层21、选通层4、中间电极层23依次层叠设置，相变薄膜1和绝缘介质层3构成的整体位于中间电极层23的顶部表面上。
对于该L字型结构的相变存储单元，可以通过以下方法制备得到：
步骤421：提供清洗干净的衬底，在衬底的表面形成底电极层21，使底电极层21铺满衬底的顶部表面。
步骤422：在底电极层21的表面形成异质结层102，并对异质结层102进行刻蚀，使得异质结层102成L型结构，继续形成相变材料层101，使相变材料层101填充并座于异质结层102上的L型槽，然后，对相变材料层101进行刻蚀，使得相变材料层101也相应地成L型结构。
步骤423：在底电极层21上继续形成绝缘介质层3，使绝缘介质层3铺满底电极层21的顶部表面并填充于相变材料层101的L型槽内，最终使得绝缘介质层3、相变材料层101和异质结层102的顶部表面持平。
步骤424：在绝缘介质层3、相变材料层101和异质结层102的顶部表面上形成顶电极层22，得到该相变存储单元。
进一步地，当上述结构的相变存储单元进一步包括选通层4时，该相变存储单元的制备方法还进一步包括：根据选通层4和中间电极层23在相变存储单元中的具体布置，来适应性地沉积选通层4和中间电极层23。
举例来说，如上述所示依次进行步骤421，然后，在进行步骤422和步骤423时作了适应性改进，使得步骤422包括：在底电极层21的表面先形成选通层4，继续在选通层4上形成中间电极层23，在中间电极层23的表面形成异质结层102，并对异质结层102进行刻蚀，使得异质结层102成L型结构。然后，继续形成相变材料层101，使相变材料层101填充异质结层102上的L型槽，然后对相变材料层101进行刻蚀，使得相变材料层101也相应地成L型结构。使得步骤423包括：在中间电极层23上继续形成绝缘介质层3，使绝缘介质层3铺满中间电极层23的顶部表面并填充于相变材料层101的L型槽内，最终使得绝缘介质层3、相变材料层101和异质结层102的顶部表面持平。最后按照上述进行步骤424即可。
(5.1)在一些可能的实现方式中，如附图19所示，本公开实施例提供了一种圆柱形结构的相变存储单元，该相变存储单元包括：相变薄膜1、内电极层24和外电极层25；内电极层24、相变薄膜1、外电极层25沿径向方向由内至外依次包覆。其中，内电极层24和外电极层25的原料组成可以与上述的底电极层21和顶电极层22的原料组成相同。
在一些示例中，如附图19所示，相变材料层101包覆于异质结层102的外部，也就是说，异质结层102沿周向方向包覆于内电极层24的外部，相变材料层101沿周向方向包覆于异质结层102的外部，外电极层25沿周向方向包覆于相变材料层101的外部。
在另一些示例中，异质结层102包覆于相变材料层101的外部，也就是说，相变材料层101沿周向方向包覆于内电极层24的外部，异质结层102沿周向方向包覆于相变材料层101的外部，外电极层25沿周向方向包覆于异质结层102的外部(图中未示出)。
在上述示例中，位于相变存储单元中心位置处的内电极层24可以为实心圆柱状，也可以为如附图19所示的圆环状。根据制备时的工艺条件任意的选择内电极层24的形状，无论使内电极层24选择哪种形状，在用于相变存储阵列时，进行到如附图23所示的结构步骤时，所得到的阵列结构也是相同时。
对于上述示例中涉及的圆柱形结构的相变存储单元，以相变材料层101包覆于异质结层102的外部为例，来说明该种结构的相变存储单元的制备方法，其如下所示：
步骤511：提供清洗干净的衬底，在衬底的表面形成一定厚度的外电极层25，使外电极层25铺于衬底的顶部表面。
步骤512：对外电极层25进行刻蚀，使外电极层25形成环状结构，然后，在外电极层25的内壁上形成异质结层102，形成的异质结层102也是环状结构。
步骤513：对异质结层102的内壁进行抛光，然后在异质结层102的内壁上形成相变材料层101，形成的相变材料层101也是环状结构。
步骤514：对相变材料层101的内壁进行抛光，然后在相变材料层101的内壁上形成内电极层24，其中，内电极层24可以形成为环状结构，也可以形成为实心的圆柱状结构(即，填满相变材料层101的圆孔即可)。
当异质结层102包覆于相变材料层101的外部时，所对应的相变存储单元的制备方法与上述相同，区别在于，改变步骤1512使外电极层25的内壁上形成相变材料层101，改变步骤1513使相变材料层101的内壁上形成异质结层102，改变步骤1514使异质结层102的内壁上形成内电极层24。
(5.2)在一些可能的实现方式中，如附图20所示，本公开实施例提供了另一种圆柱形结构的相变存储单元，该相变存储单元包括：相变薄膜1、内电极层24、中间电极层23、选通层4和外电极层25；其中，内电极层24、相变薄膜1、中间电极层23、选通层4、外电极层25沿径向方向由内至外依次包覆。
在一些示例中，相变材料层101包覆于异质结层102的外部，也就是说，异质结层102沿周向方向包覆于内电极层24的外部，相变材料层101沿周向方向包覆于异质结层102的外部，中间电极层23沿周向方向包覆于相变材料层101的外部、选通层4沿周向方向包覆于中间电极层23的外部，外电极层25沿周向方向包覆于中间电极层23的外部。
在另一些示例中，异质结层102包覆于相变材料层101的外部，也就是说，相变材料层101沿周向方向包覆于内电极层24的外部，异质结层102沿周向方向包覆于相变材料层101的外部，中间电极层23沿周向方向包覆于异质结层102的外部、选通层4沿周向方向包覆于中间电极层23的外部，外电极层25沿周向方向包覆于中间电极层23的外部。
在上述示例中，位于相变存储单元中心位置处的内电极层24可以为实心圆柱状，也可以为圆环状。
对于上述示例中涉及的圆柱形结构的相变存储单元，以相变材料层101包覆于异质结层102的外部为例，来说明该种结构的相变存储单元的制备方法，其如下所示：
步骤521：提供清洗干净的衬底，在衬底的表面形成一定厚度的外电极层25，使外电极层25铺于衬底的顶部表面。
步骤522：对外电极层25进行刻蚀，使外电极层25形成环状结构，然后，在外电极层25的内壁上形成异质结层102，形成的异质结层102也是环状结构。
步骤523：对异质结层102的内壁进行抛光，然后在异质结层102的内壁上形成相变材料层101，形成的相变材料层101也是环状结构。
步骤524：对相变材料层101的内壁进行抛光，然后在相变材料层101的内壁上中间电极层23，形成的中间电极层23也是环状结构。
步骤525：对中间电极层23的内壁进行抛光，然后在中间电极层23的内壁上形成选通层4，形成的选通层4也是环状结构。
步骤526：对选通层4的内壁进行抛光，然后在选通层4的内壁上形成内电极层24，其中，内电极层24可以形成为环状结构，也可以形成为实心的圆柱状结构(即，填满相变材料层101的圆孔即可)。
当异质结层102包覆于相变材料层101的外部时，所对应的相变存储单元的制备方法与上述相同，区别在于，改变步骤522，使外电极层25的内壁上形成相变材料层101，改变步骤523，使相变材料层101的内壁上形成异质结层102，改变步骤524使异质结层102的内壁上形成中间电极层23。
对于本公开实施例提供的相变存储单元的制备方法，如上所述，该相变存储单元的制备方法包括：制备相变薄膜1，制备相变薄膜1又包括：分别形成相变材料层101和异质结层102，并使相变材料层101和异质结层102接触。该过程包括：首先形成相变材料层101，然后在相变材料层101上形成异质结层102；或者，首先形成异质结层102，然后在异质结层102上形成相变材料层101。
在形成相变材料层101时，利用如上所述的相变材料，通过薄膜沉积工艺形成相变材料层101。在形成异质结层102时，利用如上所述的异质结材料，通过薄膜沉积工艺形成异质结层102。
如上所述，本公开实施例所适用的薄膜沉积工艺包括但不限于以下：原子层沉积(atomic layer deposition，ALD)、物理气相沉积(Physical Vapour Deposition，PVD)、化学气相沉积(Chemical Vapor Deposition，CVD)，例如，等离子体增强化学的气相沉积法(Plasma Enhanced Chemical Vapor Deposition，PECVD)工艺、磁控溅射、电子束蒸发等。
磁控溅射是物理气相沉积工艺的一种，具有易于控制、镀膜面积大、附着力强、制备对象广泛等优点，示例性地，本公开实施例可以使用磁控溅射工艺来形成相变材料层101和异质结层102。
再一方面，本公开实施例还提供了一种相变存储阵列，该相变存储阵列包括：上述所述的任一种相变存储单元100。
在一些示例中，该相变存储阵列中包含的多个相变存储单元100的结构为上述所述的限制型结构、T型结构、U型沟槽结构或者L字型结构。附图21示出了相变存储单元100为限制型结构时对应的相变存储阵列。
作为一种示例，对于图21所示的单个的相变存储单元100，可以通过以下方法制备得到：
提供一种包含有金属层作为位线层300的衬底，该金属层的材质可以为W。
通过丙酮和乙醇交替清洗包含该位线层300的衬底，去除表面的有机物、氧化物和金属离子等各类杂质，并在烘箱中烘烤80℃下烘烤20分钟，使其充分干燥。
通过磁控溅射法依次生长底电极21、选通层4、中间电极层23、相变材料层101、异质结层102、顶电极层22。
利用光刻和刻蚀工艺刻蚀位线层300上方的各膜层，直至暴露出位线层300。
通过PECVD工艺沉积绝缘介质层3，直至完全将各膜层完全包覆。示例地，绝缘介质层3的材质选自Si3N4。
通过抛光工艺将多余的绝缘介质层3去除，直到暴露出顶电极层22，最后在顶电极层22生长金属层作为字线层200。
在该示例中，底电极层21和顶电极层22所采用的材质均为TiN，磁控溅射的工作参数为：溅射电源为DC电源，溅射本底真空为8×10-5Pa～2×10-4Pa，溅射气体为Ar，溅射气压为3mTorr～6mTorr。
对于异质结层101和相变材料层102的磁控溅射参数为：溅射时候基板温度为150～300℃；其中，异质结层101使用ScTe靶材，溅射功率为10～20W；相变材料层使用Sb2Te3靶材，溅射功率为7W～30W。对于顶电极层22的磁控溅射参数为：基板温度为20～40℃，使用TiN靶材，溅射功率为50W～250W。另外，本示例中涉及的刻蚀工艺为反应离子刻蚀。
该相变存储阵列除了包括上述多个相变存储单元100之外，还包括字线层200、位线层300、多条字线400和多条位线500。
多个相变存储单元100按阵列排布，例如，任意相邻的四个相变存储单元100构成矩形形状，每一相变存储单元100的顶电极层22与一字线层200连接，每一相变存储单元100的底电极层21与一位线层300连接。
多条字线400按行依次排列，多条位线500按列依次排列，多行字线400与多行位线500配合形成与多个相变存储单元100相适配的阵列。
每一相变存储单元100位于由字线400和位线500构成的矩阵子单元内，每一相变存储单元100的顶电极层22通过与其连接的字线层200与相应列的位线500连接，每一相变存储单元100的底电极层21通过与其连接的位线层300与相应行的字线400连接。
该相变存储阵列在应用时，使成行排列的多条字线400与行选择电路A1连接，行选择电路A1又能够被行电压控制电路B1所驱动；使成列排列的多条位线500与列选择电路A2连接，列选择电路A2又能够被列电压控制电路B2所驱动。
应用时，读写电路C分别与行电压控制电路B1或者列电压控制电路B2连接，这样，读写电路C通过接收处理器的命令，经行电压控制电路B1或者列电压控制电路B2来控制行选择电路A1或者列选择电路A2，进而对被选中的相变存储单元100进行读写操作。
在另一些示例中，该相变存储阵列中包含的多个相变存储单元100为上述圆柱形结构的相变存储单元100，这些相变存储单元100位于同一层，参见图23，这些相变存储单元100的外电极层25彼此连接以形成一整体式的电极基底250，也就是说，这个电极基底250可以供多个相变存储单元100共同使用。
该示例中，如附图22-附图25所示，该相变存储阵列除了包括上述多个相变存储单元100之外，还包括多个绝缘介质600、多个第一金属连接柱700、多个第二金属连接柱800、多条字线400和多条位线500。
关于各部件的具体布置方面，多个相变存储单元100按阵列排布，例如，任意相邻的三个相变存储单元100能够构成等边三角形。
绝缘介质600为条状，例如为矩形条状结构，任一个绝缘介质600贯穿位于同一行的多个相变存储单元100，以内电极层24为环状结构举例来说，从径向方向上来看，绝缘介质600的宽度等于或者略大于内电极层24的内环直径。从轴向方向上来看，绝缘介质600的顶部表面和底部表面与相变存储单元100的顶部表面和底部表面持平。
任一相变存储单元100对应连接一个第一金属连接柱700，第一金属连接柱700例如为圆柱状，第一金属连接柱700的底部固定于相应位置处的绝缘介质600上，同时，第一金属连接柱700的底部还与对应相变存储单元100的内电极层24连接(通过使第一金属连接柱700的直径大于绝缘介质600的宽度来实现，同时，第一金属连接柱700的直径小于异质结层102的外径，以防止异质结层102短路)。
位于同一列的相变存储单元100对应一条位线500，该条位线500与同一列的相变存储单元100上的第一金属连接柱700的顶部连接。
在多个相变存储单元100共用的外电极层25上，也就是电极基底250上没有布置相变存储单元100的位置连接多个第二金属连接柱800(第二金属连接柱800例如为圆柱状)，多个第二金属连接柱800排列成一列，每一条字线400与一个第二金属连接柱800的顶部连接。
上述的具有单层相变存储单元100的相变存储阵列可以通过以下方法制备得到：
参见图22，提供第一中间阵列，在该第一中间阵列中，多个相变存储单元100按阵列排布，使得任意相邻的三个相变存储单元100构成等边三角形。相变存储单元100可以不包括选通层4，也可以包括选通层4。以下以相变存储单元100不包括选通层4举例说明该相变存储阵列的制备方法。
参见图23，在第一中间阵列上进行开孔，形成多行填充孔，然后，在每一行填充孔内均填充绝缘介质600，形成第二中间阵列。从径向方向上来看，填充孔的宽度等于或略大于内电极层24的内环直径，从轴向方向上来件，填充孔贯穿第一中间阵列的顶部和底部。
参见图24，在第二中间阵列上形成多个第一金属连接柱700，使第一金属连接柱700的底部固定于绝缘介质600上，同时，第一金属连接柱700的底部还与对应相变存储单元100的内电极层24连接。然后，在位于同一列的第一金属连接柱700的顶部连接一条状金属层来作为位线500。
在外电极层25上被绝缘介质600隔绝开的各区域上分别形成第二金属连接柱800，多个第二金属连接柱800成排列成一列，然后，在多个第二金属连接柱800的顶部连接另一条状金属层来作为字线400，最终形成上述相变存储阵列，相变存储阵列结构还可以参考图25。
应用时，通过字线400和位线500选择不同的相变存储单元100进行读写操作，通过施加窄而高的纳秒级电脉冲进行擦操作，通过宽而低的纳秒级电脉冲进行写操作，最后低电压来读取操作后的电阻状态；当在相变存储单元100与选通层4配合作用时，可以防止擦写操作的漏电流对邻近相变存储单元100的影响。
以上就相变存储阵列中多个相变存储单元100位于同一层的结构进行了阐述，在另一些示例中，如附图26-附图28所示，该相变存储阵列还可以包括多个位于不同层的相变存储单元100，也就是说，相变存储阵列包括多层相变存储子阵列，其中，多层相变存储子阵列沿由上至下的方向依次分布并成台阶状，相邻两层相变存储子阵列之间使用绝缘介质层3隔开。本公开实施例将这种类型的相变存储阵列称为三维堆垛存储阵列。
在该三维堆垛存储阵列中，每一层相变存储子阵列的结构与上述相变存储单元100位于同一层的相变存储阵列的结构相同，在此不再一一阐述。
在制备这种包括多层相变存储子阵列的三维堆垛存储阵列时，其制备方法如下所示：
参见图26，使多层外电极层25和多层绝缘介质层3交替层叠，外电极层25和绝缘介质层900沿由上至下的方向层叠设置，并且成台阶状分布，这样，每一层的外电极层25均作为电极基底250使用。
参见图27和图28，在每一层外电极层25，即在每一层电极基底250形成多个相变存储单元100，进而形成多层第一中间阵列。第一中间阵列的结构与上述涉及的第一中间阵列结构相同，在此不再赘述。参照上述所述的方法，对每一层第一中间阵列进行处理，最终形成多层相变存储子阵列。相应地，在不同层的台阶处对应的外电极层25上被绝缘介质600隔绝开的各区域上分别形成第二金属连接柱800，并一一连接条状金属层作为字线400，最终形成如附图28所示的具有多层相变存储子阵列的三维堆垛存储阵列。
应用时，通过字线400和位线500选择不同的相变存储单元100进行读写操作，通过施加窄而高的纳秒级电脉冲进行擦操作，通过宽而低的纳秒级电脉冲进行写操作，最后低电压来读取操作后的电阻状态；当在相变存储单元100与选通层4配合作用时，可以防止擦写操作的漏电流对邻近相变存储单元100的影响。
进一步地，对于相变存储子阵列的多层设计，也就是说，通过横向增加一个微小的台阶的宽度就可以增加一层字线400，通过选择不同层的字线400来控制不同层的相变存储单元，100，在最大限度不增加存储面积的情形下，实现三维高密度存储的效果。
再一方面，本公开实施例还提供了一种相变存储器，该相变存储器包括多个上述的任一种相变存储单元。
基于使用了上述相变存储单元，本公开实施例提供的相变存储器，至少具有以下优点：稳定性高、重复性好、读写速度快、内存密度高、成本低等。
附图29提供了包括相变存储单元的相变存储器的一种应用场景示意图，其包括：通讯连接的相变存储器1001、动态随机存取存储器2001、缓存3001、处理器4001和固态硬盘5001，应用时，相变存储器1001和动态随机存取存储器2001能够共同作为混合内存。
附图30提供了包括相变存储单元的相变存储器的另一种应用场景示意图，其包括：通讯连接的相变存储器1001、缓存3001、处理器4001和固态硬盘5001，应用时，相变存储器100单独作为内存。
可见，包括相变存储单元的相变存储器能够与动态随机存取存储器协同作用，甚至能够替代动态随机存取存储器作为内存，利于来增加内存的密度(例如，能达到4F2的高密度)，易于和选通器件进行3维集成、和COMS工艺兼容，降低内存成本，同时避免了动态随机存取存储器不断刷新带来的功耗问题。
再一方面，本公开实施例还提供了一种电子设备，该电子设备包括处理器及上述的相变存储器，所述相变存储器用于存储所述处理器所访问的数据。
示例地，该电子设备包括但不限于：计算机、打印机、手机、相机等。
对于本公开实施例所使用的术语“每个”、“多个”及“任一”等，多个包括两个或两个以上，每个是指对应的多个中的每一个，任一是指对应的多个中的任意一个。
以上所述仅是为了便于本领域的技术人员理解本公开的技术方案，并不用以限制本公开。凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (10)

1.一种相变存储芯片，其特征在于，所述相变存储芯片包括多个存储单元，每个相变存储单元包括：相变薄膜(1)，所述相变薄膜(1)包括：采用相变材料制成的相变材料层(101)和采用异质结材料制成的异质结层(102)；
所述异质结材料与所述相变材料的晶格失配度小于或等于20％，且所述异质结材料的熔点大于所述相变材料的熔点。
2.根据权利要求1所述的相变存储芯片，其特征在于，所述异质结材料与所述相变材料的接触晶面具有相同的晶格夹角。
3.根据权利要求1或2所述的相变存储芯片，其特征在于，所述异质结材料与所述相变材料均为六方晶系材料时，所述异质结材料的a轴与所述相变材料的a轴的长度差小于或等于20％。
4.根据权利要求1或2所述的相变存储芯片，其特征在于，所述异质结材料为六方晶系材料，且所述相变材料为立方晶系材料时，将所述异质结材料的a轴长度定义为a1，将所述相变材料的a轴长度定义为a2，a1与√2a2的差小于或等于20％。
5.根据权利要求1至4任意一项所述的相变存储芯片，其特征在于，所述相变材料层(101)的厚度为2nm-100nm；
所述异质结层(102)的厚度为2nm-20nm。
6.根据权利要求1-5任意一项所述的相变存储芯片，其特征在于，所述相变材料为掺杂或者未掺杂的Ge-Te二元化合物、Sb-Te二元化合物、Bi-Te二元化合物、Ge-Sb-Te三元化合物、Ga-Sb二元化合物、Sb中的一种；
所述异质结材料为M-Te化合物，其中，M为过渡金属元素。
7.根据权利要求6所述的相变存储芯片，其特征在于，所述M为Ti、Zr、Pd、Cd、Mo、Mn、Ir、Rn、Pt、Sc、Ni、Ta、或者Zn。
8.根据权利要求6所述的相变存储芯片，其特征在于，所述相变材料具有掺杂材料时，掺杂元素选自C、N、Si、B、Sc、Ti、Y、Zr、Hf、V、Ta、W、Cu、Zn、In中的至少一种。
9.一种相变存储器，其特征在于，包括外围电路及权利要求1至8任意一项所述的相变存储芯片，所述外围电路用于将数据存储至所述相变存储芯片或者从所述相变存储芯片读取数据。
10.一种电子设备，其特征在于，包括处理器及权利要求9所述的相变存储器，所述处理器用于将数据存储至所述相变存储器或者从所述相变存储器读取数据。
CN202210577387.1A 2021-06-11 2021-06-11 相变存储单元、相变存储器、电子设备及制备方法 Active CN115117239B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210577387.1A CN115117239B (zh) 2021-06-11 2021-06-11 相变存储单元、相变存储器、电子设备及制备方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202110655982.8A CN115472738A (zh) 2021-06-11 2021-06-11 相变存储单元、相变存储器、电子设备及制备方法
CN202210577387.1A CN115117239B (zh) 2021-06-11 2021-06-11 相变存储单元、相变存储器、电子设备及制备方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN202110655982.8A Division CN115472738A (zh) 2021-06-11 2021-06-11 相变存储单元、相变存储器、电子设备及制备方法

Publications (2)

Publication Number Publication Date
CN115117239A true CN115117239A (zh) 2022-09-27
CN115117239B CN115117239B (zh) 2023-08-22

Family

ID=83354852

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202110655982.8A Pending CN115472738A (zh) 2021-06-11 2021-06-11 相变存储单元、相变存储器、电子设备及制备方法
CN202210577387.1A Active CN115117239B (zh) 2021-06-11 2021-06-11 相变存储单元、相变存储器、电子设备及制备方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202110655982.8A Pending CN115472738A (zh) 2021-06-11 2021-06-11 相变存储单元、相变存储器、电子设备及制备方法

Country Status (5)

Country Link
US (1) US20240114808A1 (zh)
EP (1) EP4343869A1 (zh)
KR (1) KR20240019331A (zh)
CN (2) CN115472738A (zh)
WO (1) WO2022257935A1 (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103794723A (zh) * 2014-03-04 2014-05-14 中国科学院上海微系统与信息技术研究所 一种相变存储器单元及其制备方法
CN108461628A (zh) * 2018-03-02 2018-08-28 中国科学院上海微系统与信息技术研究所 自加热相变存储单元及自加热相变存储结构
CN108666416A (zh) * 2017-04-01 2018-10-16 中国科学院上海微系统与信息技术研究所 相变存储器单元及其制备方法
CN108987567A (zh) * 2018-06-05 2018-12-11 深圳大学 相变超晶格薄膜、相变存储器单元及其制备方法
CN111725397A (zh) * 2020-01-19 2020-09-29 中国科学院上海微系统与信息技术研究所 一种相变材料结构、存储器单元及其制作方法
CN111952448A (zh) * 2020-08-12 2020-11-17 西安交通大学 一种基于锗锑碲与iv族碲化物交替堆垛的多层相变薄膜及其应用
WO2020247038A1 (en) * 2019-06-05 2020-12-10 Sandisk Technologies Llc Phase change memory device with crystallization template and method of making the same

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113140674A (zh) * 2021-04-02 2021-07-20 华为技术有限公司 适用于相变存储器的相变材料及相变存储器

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103794723A (zh) * 2014-03-04 2014-05-14 中国科学院上海微系统与信息技术研究所 一种相变存储器单元及其制备方法
CN108666416A (zh) * 2017-04-01 2018-10-16 中国科学院上海微系统与信息技术研究所 相变存储器单元及其制备方法
CN108461628A (zh) * 2018-03-02 2018-08-28 中国科学院上海微系统与信息技术研究所 自加热相变存储单元及自加热相变存储结构
CN108987567A (zh) * 2018-06-05 2018-12-11 深圳大学 相变超晶格薄膜、相变存储器单元及其制备方法
WO2020247038A1 (en) * 2019-06-05 2020-12-10 Sandisk Technologies Llc Phase change memory device with crystallization template and method of making the same
CN111725397A (zh) * 2020-01-19 2020-09-29 中国科学院上海微系统与信息技术研究所 一种相变材料结构、存储器单元及其制作方法
CN111952448A (zh) * 2020-08-12 2020-11-17 西安交通大学 一种基于锗锑碲与iv族碲化物交替堆垛的多层相变薄膜及其应用

Also Published As

Publication number Publication date
WO2022257935A1 (zh) 2022-12-15
CN115117239B (zh) 2023-08-22
EP4343869A1 (en) 2024-03-27
CN115472738A (zh) 2022-12-13
US20240114808A1 (en) 2024-04-04
KR20240019331A (ko) 2024-02-14

Similar Documents

Publication Publication Date Title
US11672191B2 (en) Semiconductor devices comprising threshold switching materials
US7569844B2 (en) Memory cell sidewall contacting side electrode
US7642125B2 (en) Phase change memory cell in via array with self-aligned, self-converged bottom electrode and method for manufacturing
US7626190B2 (en) Memory device, in particular phase change random access memory device with transistor, and method for fabricating a memory device
US7446333B2 (en) Nonvolatile memory devices and methods of manufacturing the same
US7879645B2 (en) Fill-in etching free pore device
US7919766B2 (en) Method for making self aligning pillar memory cell device
US20090303780A1 (en) Integrated circuit including an array of diodes coupled to a layer of resistance changing material
US20090072216A1 (en) Phase change memory cell array with self-converged bottom electrode and method for manufacturing
CN106098933B (zh) 硫属化合物存储器存取装置的自对准生长方法
US20100019215A1 (en) Mushroom type memory cell having self-aligned bottom electrode and diode access device
US20080145702A1 (en) Phase change layers having different crystal lattices in single layer, methods of forming the same, phase change memory devices and methods of manufacturing the same
US7956344B2 (en) Memory cell with memory element contacting ring-shaped upper end of bottom electrode
US10777745B2 (en) Switching element, variable resistance memory device, and method of manufacturing the switching element
US11968913B2 (en) Integration of selector on confined phase change memory
US20080173861A1 (en) Phase change memory devices, methods of manufacturing and methods of operating the same
US7897954B2 (en) Dielectric-sandwiched pillar memory device
CN115117239B (zh) 相变存储单元、相变存储器、电子设备及制备方法
WO2022161415A1 (zh) 相变存储单元、相变存储器及电子设备
CN115101666A (zh) 相变材料、相变存储芯片、存储设备及电子设备

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant