CN115114203A - 一种实现数据总线轮询避让pcie_rst上升沿的电路及方法 - Google Patents
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Abstract
本发明提出了一种实现数据总线轮询避让PCIE_RST上升沿的电路，其中，电路包括：逻辑延时电路以及数据总线缓冲芯片，逻辑延时电路的输入端分别与PCIE插槽以及PCIE设备的PCIE_RST端连接，逻辑延时电路的输出端与数据总线缓冲芯片的控制端连接，数据总线缓冲芯片的数据输入端与数据总线连接，数据输出端与总线设备连接；其中，逻辑延时电路配置用于当与其连接的PCIE插槽插入PCIE设备，且PCIE_RST端由低电平跳变为高电平时延时输出高电平信号；数据总线缓冲芯片配置用于，响应于接收到高电平信号而控制导通数据总线与总线设备。本发明能够有针对性的对具体PCIE槽位的实现数据总线轮询避让PCIE_RST上升沿，不影响其它槽位上的设备，且由于不依赖程序代码，从而更加安全可靠。
Description
技术领域
本发明涉及服务器技术领域，尤其涉及一种实现数据总线轮询避让PCIE_RST上升沿的电路及方法。
背景技术
PCIE(eripheral component interconnect express)是一种高速串行计算机扩展总线标准，其对时序要求非常严格。某些PCIE设备，如某些特定型号的RAID(RedundantArrays of Independent Disks磁盘阵列)卡更是要求在PCIE_RST上升沿时，SMBUS总线上不得有数据传输，即不允许在其复位过程中，与其连接的数据总线上有数据传输。在服务器开机过程中，需要进行BMC(baseboard Management Controller.基板管理控制器)轮询操作和BIOS(Basic Input Output System基本输入输出系统)初始化过程；其中，BMC轮询过程需要通过数据总线轮询所有PCIE设备，而BIOS初始化过程需要复位所有的PCIE设备，由于BMC轮询操作和BIOS初始化过程相互独立，因此有一定概率在服务器某次开机时，在PCIE_RST上升沿的时刻，SMBUS总线上也恰好正在进行数据传输，从而造成服务器宕机。
为了使SMBUS总线轮询避让PCIE_RST上升沿，BMC需要对该特定型号的RAID卡适配一版新的BMC FW，以在开机时屏蔽掉对PCIE设备的轮询。然而由于一台服务器存在多个PCIE接口，特定的RAID卡因为不同的配置，可能安装在任意一个PCIE插槽上，而BMC不可能针对每一个PCIE插槽都单独发布一版屏蔽该插槽的FW，因此现有技术的做法是无差别的屏蔽掉开机过程中所有涉及PCIE插槽的SMBUS通道的轮询，但是这样做的后果就是会造成某些需要始终保持轮询的通道出现异常。
发明内容
为了解决BMC不可能针对每一个PCIE插槽都单独发布一版屏蔽该插槽的FW，因此只能无差别的屏蔽掉开机过程中所有涉及PCIE插槽的SMBUS通道的轮询，从而造成某些需要始终保持轮询的通道出现异常的问题。为解决上述技术问题，在本发明的第一方面，提出了一种实现数据总线轮询避让PCIE_RST上升沿的电路，包括：逻辑延时电路以及数据总线缓冲芯片，所述逻辑延时电路的输入端分别与PCIE插槽以及PCIE设备的PCIE_RST端连接，所述逻辑延时电路的输出端与所述数据总线缓冲芯片的控制端连接，所述数据总线缓冲芯片的数据输入端与数据总线连接，数据输出端与总线设备连接；其中，所述逻辑延时电路配置用于当与其连接的PCIE插槽插入PCIE设备，且PCIE_RST端由低电平跳变为高电平时延时输出高电平信号；所述数据总线缓冲芯片配置用于，响应于接收到所述高电平信号而控制导通所述数据总线与总线设备。
在一个或多个实施例中，所述逻辑延时电路包括：非门电路、与门电路、电容以及电阻；其中，所述非门电路的输入端与PCIE插槽连接，输出端与所述与门电路的第一输入端连接，所述与门电路的第二输入端与所述PCIE_RST端连接，所述与门电路的输出端通过所述电阻连接至所述数据总线缓冲芯片的控制端，所述电容的一端与所述数据总线缓冲芯片的控制端连接，另一端与所述数据总线缓冲芯片的接地端连接。
在一个或多个实施例中，所述逻辑延时电路配置还用于：当与其连接的PCIE插槽插入PCIE设备时，所述非门电路输出高电平信号；当PCIE_RST端由低电平跳变为高电平时，所述与门电路导通，所述电容充电并拉低所述数据总线缓冲芯片的控制端，使所述数据总线缓冲芯片的控制端保持低电平状态；当所述电容充电完成，由所述电容实现的接地断开，使得所述数据总线缓冲芯片的控制端获得高电平信号。
在一个或多个实施例中，所述逻辑延时电路配置还用于：当与其连接的PCIE插槽未插入PCIE设备时，所述非门电路输出低电平，使得所述与门电路的输出低电平信号，使得所述数据总线缓冲芯片的控制端保持低电平状态，使得所述数据总线与所述PCIE插槽保持断开状态。
在一个或多个实施例中，所述数据总线包括SMBUS总线或PCIE总线，所述总线设备包括PCIE设备或I2C设备。
在一个或多个实施例中，所述数据总线缓冲芯片包括多个数据缓冲通道。
在一个或多个实施例中，所述多个数据缓冲通道的输入端与输出端之间还并联有多个电阻。
在本发明的第二方面，提出了一种实现数据总线轮询避让PCIE_RST上升沿的方法，所述方法包括：在数据总线与总线设备之间设置数据总线缓冲芯片；由PCIE设备的PCIE_RST端的信号与所述PCIE设备的在位信号控制所述数据总线缓冲芯片的导通，并使得当PCIE插槽插入PCIE设备，且PCIE_RST端由低电平跳变为高电平时延时输出高电平信号给所述数据总线缓冲芯片的控制端，以控制所述数据总线缓冲芯片延时导通所述数据总线与总线设备。
在一个或多个实施例中，所述方法还包括：当所述PCIE插槽未插入PCIE设备时，控制输出低电平信号，使得所述数据总线缓冲芯片的控制端保持低电平状态，使得所述数据总线与所述PCIE插槽保持断开状态。
在一个或多个实施例中，所述数据总线包括SMBUS总线或PCIE总线，所述总线设备包括PCIE设备或I2C设备。
本发明的有益效果包括：通过本发明的实现数据总线轮询避让PCIE_RST上升沿的电路或方法，使得本发明无需通过升级固件的方式来实现数据总线轮询避让PCIE_RST上升沿，而是能够有针对性的对具体PCIE槽位的实现数据总线轮询避让PCIE_RST上升沿，不影响其它槽位上的设备，从而避免了升级固件的方案只能无差别的屏蔽掉开机过程中所有涉及PCIE插槽的SMBUS通道的轮询，从而造成某些需要始终保持轮询的通道出现异常的问题。并且，由于本发明的方案不依赖程序代码，从而更加安全可靠。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。
图1为本发明的实现数据总线轮询避让PCIE_RST上升沿的电路的电路图；
图2为本发明的实现数据总线轮询避让PCIE_RST上升沿的方法的流程框图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明实施例进一步详细说明。
需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定，后续实施例对此不再一一说明。
为了解决BMC不可能针对每一个PCIE插槽都单独发布一版屏蔽该插槽的FW，因此只能无差别的屏蔽掉开机过程中所有涉及PCIE插槽的SMBUS通道的轮询，从而造成某些需要始终保持轮询的通道出现异常的问题。为解决上述技术问题，本发明提出了一种实现数据总线轮询避让PCIE_RST上升沿的电路，以实现不通过固件升级的方法来解决问题。
图1为本发明的实现数据总线轮询避让PCIE_RST上升沿的电路的电路图。如图1所示，本发明的实现数据总线轮询避让PCIE_RST上升沿的电路包括：逻辑延时电路100以及数据总线缓冲芯片200，其中，逻辑延时电路100的输入端分别与PCIE插槽(PRSNT_N)以及PCIE设备的PCIE_RST端连接，逻辑延时电路100的输出端与数据总线缓冲芯片200的控制端连接，数据总线缓冲芯片200的数据输入端与数据总线连接，数据输出端与总线设备连接；并且，逻辑延时电路100配置用于当与其连接的PCIE插槽插入PCIE设备，且PCIE_RST端由低电平跳变为高电平时延时输出高电平信号；数据总线缓冲芯片200配置用于，响应于接收到高电平信号而控制导通数据总线与总线设备。
具体的，本发明的数据总线缓冲芯片200具有多个数据缓冲通道，并由数据总线缓冲芯片200的控制端控制导通或关闭。具体来讲，每当数据总线缓冲芯片200的控制端接收到一次高电平脉冲，将控制多个数据缓冲通道导通或断开一次；在本发明的方案中，初始时多个数据缓冲通道均处于断开状态，即保持数据总线与总线设备保持断开状态，在数据总线缓冲芯片的控制端第一次接收到高电平信号时，多个数据缓冲通道将受控导通。为了实现数据总线轮询避让PCIE_RST上升沿，本发明通过设置逻辑延时电路100，使得每当PCIE设备插入PCIE插槽后接收到的第一次复位信号(即PCIE_RST端将产生上升沿)时，将延时输出高电平信号以延时控制多个数据缓冲通道的导通，进而延时BMC对上述PCIE设备的轮询操作。其中，数据总线包括SMBUS总线或PCIE总线，总线设备包括PCIE设备或I2C设备。
如上述本发明的技术方案，本发明无需通过升级固件的方式来实现数据总线轮询避让PCIE_RST上升沿，而是能够有针对性的对具体PCIE槽位的实现数据总线轮询避让PCIE_RST上升沿，不影响其它槽位上的设备，从而避免了升级固件的方案只能无差别的屏蔽掉开机过程中所有涉及PCIE插槽的SMBUS通道的轮询，从而造成某些需要始终保持轮询的通道出现异常的问题。并且，由于本发明的方案不依赖程序代码，从而更加安全可靠。
在一个具体的实施例中，逻辑延时电路100包括：非门电路101、与门电路102、电容103以及电阻104；其中，非门电路101的输入端与PCIE插槽(PRSNT_N)连接，输出端与与门电路102的第一输入端连接，与门电路102的第二输入端与PCIE_RST端连接，与门电路102的输出端通过电阻104连接至数据总线缓冲芯片的控制端，电容103的一端与数据总线缓冲芯片200的控制端连接，另一端与数据总线缓冲芯片200的接地端连接。在使用过程中数据总线缓冲芯片的接地端需接地。
具体的，逻辑延时电路100的工作原理包括：当与其连接的PCIE插槽插入PCIE设备时，非门电路101输出高电平信号；当PCIE_RST端由低电平跳变为高电平时，与门电路102导通，电容103充电并拉低数据总线缓冲芯片200的控制端，使数据总线缓冲芯片200的控制端保持低电平状态；当电容103充电完成，由电容103实现的接地断开，使得数据总线缓冲芯片200的控制端获得高电平信号。
需说明的是，本发明的逻辑延时电路采用非门电路和与门电路的组合方案并不是唯一方案，逻辑延时电路的目的是使得当检测到PCIE设备在位，且当PCIE设备接收到复位信号时，延时输出控制数据总线缓冲芯片的多个数据缓冲通道导通，进而使得数据总线与总线设备导通。因此非门电路和与门电路的组合方法可以被其它更复杂但实现同样功能的逻辑电路替代，本文对其它更复杂但实现同样功能的逻辑电路不作过多赘述。
在进一步的实施例中，逻辑延时电路配置还用于：当与其连接的PCIE插槽未插入PCIE设备时，非门电路输出低电平，使得与门电路的输出低电平信号，使得数据总线缓冲芯片的控制端保持低电平状态，使得数据总线与PCIE插槽保持断开状态。
在进一步的实施例中，本发明方案中的数据总线包括SMBUS总线或PCIE总线，总线设备包括PCIE设备或I2C设备。
具体的，SMBUS总线和PCIE总线时常用的两种PCIE设备总线，其中，SMBUS总线允许BMC或其他设备通过SMBUS对PCIE设备进行管理和数据交互。虽然，在本实施例中，本发明的方案主要应用于控制PCIE设备实现数据总线轮询避让PCIE_RST上升沿，但是对其它对时序要求严格的I2C设备也同样适用，同样可以实现数据总线轮询避让I2C设备的复位操作。
在进一步的实施例中，多个数据缓冲通道的输入端与输出端之间还并联有多个电阻。
图2为本发明的实现数据总线轮询避让PCIE_RST上升沿的方法的流程框图。如图2所示本发明实现数据总线轮询避让PCIE_RST上升沿的方法的流程框包括：步骤S1、在数据总线与总线设备之间设置数据总线缓冲芯片；步骤S2、由PCIE设备的PCIE_RST端的信号与PCIE设备的在位信号控制数据总线缓冲芯片的导通，并使得当PCIE插槽插入PCIE设备，且PCIE_RST端由低电平跳变为高电平时延时输出高电平信号给数据总线缓冲芯片的控制端，以控制数据总线缓冲芯片延时导通数据总线与总线设备。
在进一步的实施例中，本发明的实现数据总线轮询避让PCIE_RST上升沿的方法还包括：当PCIE插槽未插入PCIE设备时，控制输出低电平信号，使得数据总线缓冲芯片的控制端保持低电平状态，使得数据总线与PCIE插槽保持断开状态。
应用本发明的本发明实现数据总线轮询避让PCIE_RST上升沿的方法，无需通过升级固件的方式来实现数据总线轮询避让PCIE_RST上升沿，而是能够有针对性的对具体PCIE槽位的实现数据总线轮询避让PCIE_RST上升沿，不影响其它槽位上的设备，从而避免了升级固件的方案只能无差别的屏蔽掉开机过程中所有涉及PCIE插槽的SMBUS通道的轮询，从而造成某些需要始终保持轮询的通道出现异常的问题。并且，由于本发明的方案不依赖程序代码，从而更加安全可靠。
以上是本发明公开的示例性实施例，但是应当注意，在不背离权利要求限定的本发明实施例公开的范围的前提下，可以进行多种改变和修改。根据这里描述的公开实施例的方法权利要求的功能、步骤和/或动作不需以任何特定顺序执行。此外，尽管本发明实施例公开的元素可以以个体形式描述或要求，但除非明确限制为单数，也可以理解为多个。
应当理解的是，在本文中使用的，除非上下文清楚地支持例外情况，单数形式“一个”旨在也包括复数形式。还应当理解的是，在本文中使用的“和/或”是指包括一个或者一个以上相关联地列出的项目的任意和所有可能组合。
所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本发明实施例公开的范围(包括权利要求)被限于这些例子；在本发明实施例的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，并存在如上的本发明实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。
Claims (10)
1.一种实现数据总线轮询避让PCIE_RST上升沿的电路，其特征在于，包括：
逻辑延时电路以及数据总线缓冲芯片，所述逻辑延时电路的输入端分别与PCIE插槽以及PCIE设备的PCIE_RST端连接，所述逻辑延时电路的输出端与所述数据总线缓冲芯片的控制端连接，所述数据总线缓冲芯片的数据输入端与数据总线连接，数据输出端与总线设备连接；
其中，所述逻辑延时电路配置用于当与其连接的PCIE插槽插入PCIE设备，且PCIE_RST端由低电平跳变为高电平时延时输出高电平信号；
所述数据总线缓冲芯片配置用于，响应于接收到所述高电平信号而控制导通所述数据总线与总线设备。
2.根据权利要求1所述的实现数据总线轮询避让PCIE_RST上升沿的电路，其特征在于，所述逻辑延时电路包括：
非门电路、与门电路、电容以及电阻；
其中，所述非门电路的输入端与PCIE插槽连接，输出端与所述与门电路的第一输入端连接，所述与门电路的第二输入端与所述PCIE_RST端连接，所述与门电路的输出端通过所述电阻连接至所述数据总线缓冲芯片的控制端，所述电容的一端与所述数据总线缓冲芯片的控制端连接，另一端与所述数据总线缓冲芯片的接地端连接。
3.根据权利要求2所述的实现数据总线轮询避让PCIE_RST上升沿的电路，其特征在于，所述逻辑延时电路配置还用于：
当与其连接的PCIE插槽插入PCIE设备时，所述非门电路输出高电平信号；
当PCIE_RST端由低电平跳变为高电平时，所述与门电路导通，所述电容充电并拉低所述数据总线缓冲芯片的控制端，使所述数据总线缓冲芯片的控制端保持低电平状态；
当所述电容充电完成，由所述电容实现的接地断开，使得所述数据总线缓冲芯片的控制端获得高电平信号。
4.根据权利要求1所述的实现数据总线轮询避让PCIE_RST上升沿的电路，其特征在于，所述逻辑延时电路配置还用于：
当与其连接的PCIE插槽未插入PCIE设备时，所述非门电路输出低电平，使得所述与门电路的输出低电平信号，使得所述数据总线缓冲芯片的控制端保持低电平状态，使得所述数据总线与所述PCIE插槽保持断开状态。
5.根据权利要求1所述的实现数据总线轮询避让PCIE_RST上升沿的电路，其特征在于，所述数据总线包括SMBUS总线或PCIE总线，所述总线设备包括PCIE设备或I2C设备。
6.根据权利要求1所述的实现数据总线轮询避让PCIE_RST上升沿的电路，其特征在于，所述数据总线缓冲芯片包括多个数据缓冲通道。
7.根据权利要求1所述的实现数据总线轮询避让PCIE_RST上升沿的电路，其特征在于，所述多个数据缓冲通道的输入端与输出端之间还并联有多个电阻。
8.一种实现数据总线轮询避让PCIE_RST上升沿的方法，其特征在于，所述方法包括：
在数据总线与总线设备之间设置数据总线缓冲芯片；
由PCIE设备的PCIE_RST端的信号与所述PCIE设备的在位信号控制所述数据总线缓冲芯片的导通，并使得当PCIE插槽插入PCIE设备，且PCIE_RST端由低电平跳变为高电平时延时输出高电平信号给所述数据总线缓冲芯片的控制端，以控制所述数据总线缓冲芯片延时导通所述数据总线与总线设备。
9.一种实现数据总线轮询避让PCIE_RST上升沿的电路，其特征在于，所述方法还包括：
当所述PCIE插槽未插入PCIE设备时，控制输出低电平信号，使得所述数据总线缓冲芯片的控制端保持低电平状态，使得所述数据总线与所述PCIE插槽保持断开状态。
10.根据权利要求8所述的实现数据总线轮询避让PCIE_RST上升沿的方法，其特征在于，所述数据总线包括SMBUS总线或PCIE总线，所述总线设备包括PCIE设备或I2C设备。
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