CN115098436B - 一种多核SoC及继电保护系统 - Google Patents

Abstract

本发明实施例提供一种多核SoC、继电保护方法及系统，属于信号处理技术领域。所述多核SoC包括：硬件逻辑单元，其包括FPGA部件，用于对接收到的电力数据执行预设的继电保护算法，且该FPGA部件配置有继电保护重构模块，该继电保护重构模块用于适应于继电保护场景重构继电保护算法。所述多核SoC还包括处理系统，该处理系统包括多个处理器核心。其中，所述多个处理器核心至少包括：第一处理器核心，用于辅助所述FPGA部件执行继电保护算法；以及第二处理器核心，用于向外设传送继电保护结果。本发明实施例的多核SoC具有多核处理和FPGA硬件可重构的特性，能够更好地满足继电保护的开发需求。

Description

一种多核SoC及继电保护系统

技术领域

本发明涉及信号处理技术领域，具体地涉及一种多核SoC（System on a Chip，片上系统）、继电保护方法及系统。

背景技术

继电保护装置是保护电网可靠运行的重要组成部分，其广泛使用在变配电站和断路器上，用于反映电力系统中的电气元件的不正常运行状态，并控制断路器跳闸或发出信号，以保障电力系统的正常运行。但是，现有技术中往往直接采用“DSP（Digital SignalProcessing，数字信号处理芯片）+单核CPU”架构来进行继电保护装置的设计，而无论是DSP的不易修改的特点，还是单核CPU已达到性能瓶颈的现状，都使得所设计的继电保护装置具有较差的灵活性，应用受限。

发明内容

本发明实施例的目的是提供一种用于继电保护的多核SoC及继电保护系统，用于解决现有继电保护装置灵活性差、应用受限的问题。

为了实现上述目的，本发明实施例提供一种多核SoC，包括：硬件逻辑单元，其包括FPGA（Field Programmable Gate Array，现场可编程门阵列）部件，用于对接收到的电力数据执行预设的继电保护算法，且该FPGA部件配置有继电保护重构模块，该继电保护重构模块用于适应于继电保护场景重构继电保护算法；以及处理系统，所述处理系统包括多个处理器核心，且所述多个处理器核心包括：第一处理器核心，用于辅助所述FPGA部件执行所述继电保护算法，得到继电保护结果；以及第二处理器核心，用于向外设传送所述继电保护结果。

可选的，所述硬件逻辑单元还包括以下任意一者或多者：模数转换器，用于将模拟信号形式的所述电力数据转换为数字信号形式，并提供给所述FPGA部件；以及存储模块，用于所述继电保护算法在被执行过程中的过程数据。

可选的，所述FPGA部件中还配置有继电保护算法加速模块，用于对所述继电保护算法进行硬件加速。

可选的，所述多个处理器核心被配置为以AMP（Asymmetric Multiprocessing，非对称多处理）架构运行，且所述多个处理器核心在所述AMP架构下被配置为包括有主核和从核。

可选的，在所述AMP架构下的所述多核SoC，按照如下过程进行启动：基于预先配置的存储卡启动所述硬件逻辑单元，向所述硬件逻辑单元加载相应的比特流，其中在所述预先配置的存储卡中固化有所述硬件逻辑单元启动所需的比特流以及作为所述主核的处理器核心启动所需的启动程序；基于所述主核所需的启动程序，向所述主核加载相应的启动程序；以及在所述主核启动后，通过所述主核指示作为从核的各个处理器核心的启动地址，并基于该启动地址启动所述从核。

可选的，在所述AMP架构下：所述第一处理器核心和所述第二处理器核心分别作为主核和从核，且均被配置为运行裸机程序；或者，所述第一处理器核心和所述第二处理器核心分别作为主核和从核，但所述第一处理器核心被配置为运行操作系统，而所述第二处理器核心被配置为运行裸机程序。

可选的，所述处理系统还包括OCM（On-chip Memory，片上存储器）和DDR（DoubleData Rate，双倍数据速率）存储器。并且，所述处理系统的各个处理器核心在所述DDR存储器上被分配有不同的存储空间，以及在所述OCM或所述DDR存储器上被分配有共享内存空间。

可选的，所述OCM被配置为在所述多个处理器核心之间传送的数据量小于阈值时进行数据存储，而所述DDR存储器被配置为在所述数据量大于所述阈值时进行数据存储。

可选的，所述处理系统还包括中断控制器，用于通过软硬件中断来控制处理系统和/或硬件逻辑单元的运行。

可选的，所述中断器被配置为：向各个处理器核心发送软件中断信号，以中断相应处理器核心的运行；和/或向所述硬件逻辑单元发送硬件中断信号，以中断相应硬件逻辑单元的运行。

另一方面，本发明实施例还提供一种继电保护方法，应用于具有FPGA部件的多核SoC，所述继电保护方法包括：接收电力数据以及继电保护场景数据；根据所述继电保护场景数据，选择所述FPGA部件适应于所述继电保护场景数据重构的继电保护算法；以及针对所述电力数据，执行所选择的继电保护算法。

另一方面，本发明实施例还提供一种继电保护系统，包括上述任意的多核SoC。

可选的，所述继电保护系统还包括：采样元件，用于接触电网以获取电力数据，并将所述电力数据传送给所述多核SoC；和/或外设，用于与多核SoC进行关于继电保护结果的信息交互。

可选的，在所述继电保护系统包括所述外设时，所述外设包括人机交互设备、监控设备及打印设备中的至少一项。

通过上述技术方案，本发明实施例的多核SoC具有FPGA，而该FPGA又具有硬件可重构的特性，可通过继电保护重构模块来适应于不同的继电保护场景重构继电保护算法，从而面对不同继电保护场景具有较好的灵活性，能够更好地满足继电保护的SoC开发需求。

本发明实施例的其它特征和优点将在随后的具体实施方式部分予以详细说明。

附图说明

附图是用来提供对本发明实施例的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明实施例，但并不构成对本发明实施例的限制。在附图中：

图1是本发明实施例的用于继电保护的多核SoC的结构示意图；

图2是本发明实施例中以AMP架构运行的示例处理系统的结构示意图；

图3是本发明实施例中在AMP架构下启动多核SoC的流程示意图；

图4是本发明实施例中各处理器核心之间进行数据交互的示意图；

图5是本发明实施例中对多核SoC进行中断控制的示意图；以及

图6是本发明实施例的继电保护方法的流程示意图。

附图标记说明：

100、硬件逻辑单元；200、处理系统；300、电网；400、外设；110、FPGA部件；120、模数转换器；130、存储模块；210、第一处理器核心；220、第二处理器核心；230、片上存储器；240、DDR存储器。

具体实施方式

以下结合附图对本发明实施例的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明实施例，并不用于限制本发明实施例。

图1是本发明实施例的用于继电保护的多核SoC的结构示意图。如图1所示，该多核SoC包括：硬件逻辑单元100和处理系统200。

其中，所述硬件逻辑单元100包括FPGA部件110，且该FPGA部件110用于对接收到的电力数据（例如来自电网300）执行预设的继电保护算法，且该FPGA部件配置有继电保护重构模块（图1中未示出），该继电保护重构模块用于适应于继电保护场景重构继电保护算法。

其中，所述处理系统200包括多个处理器核心，且所述多个处理器核心至少包括第一处理器核心210和第二处理器核心220。其中第一处理器核心210用于辅助所述FPGA部件执行继电保护算法以得到继电保护结果，第二处理器核心220用于向外设400传送第一处理器核心210执行继电保护算法得到的继电保护结果。

需说明的是，为描述方便，硬件逻辑单元100在下文中也可被称为PL（Programmable Logic，可编程逻辑）端，而处理系统200则可以被称为PS（ProcessingSystem，处理系统）端。即，本发明实施例的多核SoC可理解为包括PS端和PL端。

举例而言，硬件逻辑单元100例如通过电压/电流互感器从电网300采样获得例如电压信号或电流信号的电力数据，并利用FPGA部件110来基于电力数据执行预设的继电保护算法（例如FFT算法、CORDIC算法等），进而可获知电网运行状态，并进行继电保护。处理系统200通过第一处理器核心210辅助FPGA部件执行继电保护算法，例如控制算法执行流程或者对FPGA的执行结果进行后处理。处理系统200通过第二处理器核心220连接例如打印设备、监控设备或人机交互设备等外设，以向它们传送示出了电网运行状态的继电保护结果，该继电保护结果包括但不限于第一处理器核心210执行继电保护算法得到的继电保护结果。

举例而言，示例的继电保护算法的流程可描述为以下步骤：

1）采集信号；

2）对采集的信号进行A/D（模/数）转换；

3）对A/D转换后的信号进行数学和逻辑计算；

4）基于上一步的计算结果进行判断，以决定是否发出跳闸命令。

其中，本发明实施例主要利用FPGA部件110完成上述的“数学和逻辑计算”步骤和“判断”步骤，其可以对在FPGA中执行的具体算法进行硬化和加速。例如，针对“数学和逻辑计算”步骤，FPGA部件110对电力数据进行算法处理以用于后续的“判断”步骤，其中涉及的数学和逻辑计算的算法种类包括但不限于常见的如正弦函数的半周绝对值积分算法、快速傅里叶变换、CORDIC算法等等，而FPGA部件110可以完成对具体算法的硬化和加速。

再例如，针对“判断”步骤，FPGA部件110根据数学和逻辑计算处理后的电力数据产生用于生成继电保护行为的控制信号，而最常见的判断规则例如是将电力数据经过常规算法处理后的值直接与预定的整定值进行大小比较，再根据比较结果来决定是否发出跳闸命令。

进一步地，FPGA部件110配置有继电保护重构模块，其可以利用FPGA的可重构优势实现不同继电保护场景的开发需求。

其中，需说明的是，FPGA的可重构优势是指其可以根据不同逻辑将内部的资源全部或部分进行重新配置以达到多种功能任务动态切换的目标，而本发明实施例中对应的“多种功能任务”即是指适应于不同继电保护场景的多种继电保护算法。

举例而言，不同继电保护场景对继电保护算法的计算速度和精度要求不同，有的要求高速，而有的要求高精度，而对于算法而言，高速和高精度常常是一种矛盾的关系，高精度意味着复杂的算法和更多的计算资源的损耗，而这些往往导致计算速度的下降。如此，通过本发明实施例的FPGA的可重构特性，可以灵活调整FPGA内部的继电保护算法，使计算速度和精度的搭配更适应实际场景的需求。

再例如，随着算法的发展，新型算法可能在同一继电保护场景相比于传统算法更有优势。而利用本发明实施例的FPGA的可重构特性，可将FPGA内部原本固化的传统算法升级为更高性能的新型算法，以更符合场景需求。

再例如，不同继电保护场景在除了必要的数学和逻辑计算模块、判断模块之外，还可能要求其他的功能模块，例如需要加入保障安全性的自检模块、高噪声环境下的去噪模块等等，而本发明实施例的FPGA的可重构特性，则能够支持如自检模块、去噪模块等功能模块的增加或减少，从而能够实现根据不同的场景需求灵活增减功能模块。据此，本发明实施例一方面针对硬件逻辑单元100配置了FPGA部件，而FPGA部件相对于DSP部件，具有高并行性、可定制、可重构等突出优势；另一方面针对处理系统200进行了多核心设计，相比于单核处理器，具有性能强、实时性高的优势，且其中一个处理器核心与FGPA部件110相绑定以辅助处理电力数据，有利于提升整个SoC的数据处理效率。

因此，本发明实施例的多核SoC具有多核处理和FPGA硬件可重构的特性，相对于传统的“DSP+单核CPU”架构，能够更好地满足继电保护的开发需求。具体地，本发明实施例的多核SoC具有FPGA，而该FPGA又具有硬件可重构的特性，其可通过继电保护重构模块来适应于不同的继电保护场景重构继电保护算法，从而面对不同继电保护场景具有较好的灵活性，能够更好地满足继电保护的SoC开发需求。

在优选的实施例中，所述硬件逻辑单元100还包括以下任意一者或多者：模数转换器120，用于将模拟信号形式的电力数据转换为数字信号形式，并提供给所述FPGA部件；以及存储模块130，用于存储所述继电保护算法在被执行过程中的过程数据。

其中，针对模数转换器120，其优选为16位A/D转换器，用于将电流互感器和/或电压互感器采集到的模拟信号形式的电力数据转换为数字信号形式，以用于后续执行继电保护算法。在其他实施例中，也可通过在电流互感器和/或电压互感器端直接配置A/D转换器来完成模数转换，从而不在本发明实施例的多核SoC中设置模数转换器120。

其中，针对存储模块130，其例如采用DDR（Double Data Rate，双倍数据速率）存储器，以储存FPGA部件110执行继电保护算法的过程数据，包括且不限于整个计算过程中的输入数据、输出数据和中间数据等。

在优选的实施例中，所述FPGA部件110中还配置有继电保护算法加速模块，用于对继电保护算法进行硬件加速，以提升数据处理效率。

在优选的实施例中，所述处理系统的多个处理器核心被配置为以非对称多处理（Asymmetric Multiprocessing，AMP）架构运行，且多个处理器核心在所述AMP架构下被配置为包括有主核和从核。在本发明实施例中，对于AMP架构，其每个处理器核心都可以运行自己的操作系统（包括RTOS、Linux等）；或者例如可以其中一个内核作为主核运行操作系统（Operating System，OS），其余的内核作为从核来运行裸机（Bare-metal）程序。

以第一处理器核心210和第二处理器核心220为例，图2是本发明实施例中以AMP架构运行的示例处理系统的结构示意图。参考图2，第一处理器核心210为主核，第二处理器核心220为从核，而两者之间可以通过中断控制来实现运行调度，并通过数据交互通道进行核间数据传输。

基于此，在优选的实施例中，在所述AMP架构下：i）所述第一处理器核心210和所述第二处理器核心220均被配置为运行裸机程序；或者ii）所述第一处理器核心210被配置为运行操作系统，而所述第二处理器核心220被配置为运行裸机程序。

针对第i）中示出的双核形态，因第一处理器核心用于辅助FPGA部件（举例而言，可通过在核内配置FPGA）执行继电保护算法，故而其相对于用于数据传输的第二处理器核心，属于不同于第二处理器核心的新核，故而该双核属于AMP架构。需说明的是，相比于其他启动程序，选择所有处理器核心在裸机环境下启动，可使得处理系统具有简洁灵活的特性，更能适应继电保护任务的应用环境与需求。

针对第ii）中示出的双核形态，这种主核与从核协同处理的AMP结构可以向下兼容，实现高效通信，在一些特定的场景下既可以发挥多核SoC性能强、实时性高的优势，又可以遮盖多核SoC利用常规对称结构的实时性低、开发难度高的瑕疵。

图3是本发明实施例中在AMP架构下启动多核SoC的流程示意图。如图3所示，包括以下的步骤S310-S330。

步骤S310，基于预先配置的存储卡启动硬件逻辑单元，向所述硬件逻辑单元加载相应的比特流。

其中，预先配置的存储卡中固化有硬件逻辑单元启动所需的比特流以及作为主核的处理器核心启动所需的启动程序。

举例而言，所述存储卡例如是SD卡，其可以固化硬件逻辑单元100启动所需的比特流及各个处理器核心启动所需的应用程序。需说明的是，硬件逻辑单元100的FGPA部件110可通过烧写比特流来完成内部结构的更改，进而可获得适应于不同继电保护场景的算法结构。即，PL端和PS端烧写所需的比特流或启动程序被同时固化在启动该多核SoC所需的SD卡中。

步骤S320，基于所述主核所需的启动程序，向所述主核加载相应的启动程序。

承接于上面的示例继续举例，采用SD卡启动方式，通过SD卡中固化的镜像执行硬件逻辑单元和主核的启动。以启动主核为例，其启动程序为裸机程序，从而通过固化在SD卡内的镜像加载主核裸机程序到主核的DDR存储器中，并在DDR存储器中执行该裸机程序以启动主核。

其中，硬件逻辑单元和主核的启动顺序可进行交换，本发明实施例并不对此进行限制。

另外，在执行主核或硬件逻辑单元的启动之前，还可优选先对PS端和PL端的关联部件进行初始化，例如进行包括时钟、内置存储器（如DDR）、部分外设的初始化。

步骤S330，在所述主核启动后，通过所述主核指示作为从核的各个处理器核心的启动地址，并基于该启动地址启动所述从核。

举例而言，主核指示从核的启动地址，而该启动地址是从核的启动程序所在的地址，从而可基于启动地址调用启动程序，进而完成对从核的启动。

在其他实施例中，所述处理系统的各个处理器核心也可被配置为以对称处理（Symmetric Multiprocessing，SMP）架构运行，或者以“AMP+SMP”的混合架构运行。但是，AMP架构在本发明实施例中更具优势，其不仅可以实现如上的主核、从核协同处理及多核Soc启动方式，还可以建立在同构多核或异构多核硬件平台上，提供了广泛的可能性，并促进了各种类型的系统的灵活整合。

在优选的实施例中，继续参考图1，所述处理系统还包括片上存储器230（On-chipMemory，以下简称OCM）和DDR存储器240，且所述处理系统的各个处理器核心在DDR存储器上被分配有不同的存储空间以及在OCM或DDR存储器被分配有共享内存空间。在此，各处理器核心需要分配一部分不同的DDR存储空间，以避免地址重合导致运行错误；而为了实现核间数据交互，又需要指定相同的共享内存空间。

在更为优选的实施例中，所述OCM被配置为在所述多个处理器核心之间传送的数据量小于阈值时进行数据存储，而所述DDR被配置为在所述数据量大于该阈值时进行数据存储。为便于描述，将数据量小于阈值时的数据称为小数据，而将数据量大于阈值时的数据称为大数据。如此，图4是本发明实施例中各处理器核心之间进行数据交互的示意图。参考图4，OCM具有优于DDR存储器的性能，例如更快的速度和更低的延时，因此小数据通过OCM存储，保证更快的读写速度；大数据通过DDR存储器进行存储，保证更大的存储空间。根据该存储规则，可适应性地禁用OCM和DDR的Cache缓存，避免直接从Cache中读取数据导致数据误读，引发系统故障。这是因为启动Cache则难以避免多个处理器核心（CPU）访问共享内存时一致性问题。

在优选的实施例中，所述处理系统还包括中断控制器（图1中未示出），用于通过软硬件中断来控制处理系统和/或硬件逻辑单元的运行。

对此，图5是本发明实施例中对多核SoC进行中断控制的示意图，其中中断控制器例如是通用中断控制器（Generic Interrupt Controller，GIC），其可被配置为：向各个处理器核心发送软件中断信号来中断相应处理器核心的运行，从而达到控制PS端的目的；以及向所述硬件逻辑单元发送硬件中断信号以中断相应硬件逻辑单元的运行，从而达到控制PL端的目的。针对中断控制器，其在多核SoC启动时被初始化，进而可通过设置其中的中断服务程序改变标志位以发送软件或硬件中断信号，以实现PS端的处理器核心和PL端的硬件资源的运行调度。

综上所述，本发明实施例基于以上多个处理器核心、AMP架构和FPGA部件可重构的特性等，提出了基于AMP的多核SoC可重构继电保护实现方案，建立了不同处理器核心的任务分配、多核启动模块、内存地址分配、多核间中断控制模块、多核间数据交互模块、硬件部分的算法加速模块和硬件重构模块等，使得所得到的多核SoC能够更好地满足继电保护系统的开发需求，灵活性强，应用更广。

图6是本发明实施例的继电保护方法的流程示意图，该继电保护方法应用于具有FPGA部件的多核SoC，且包括以下的步骤S610-S630。

步骤S610，接收电力数据以及继电保护场景数据。

步骤S620，根据所述继电保护场景数据，选择所述FPGA部件适应于所述继电保护场景数据重构的继电保护算法。

步骤S630，针对所述电力数据，执行所选择的继电保护算法。

关于该继电保护方法的更多实施细节及效果可参考上述关于多核SoC的实施例，在此则不再进行赘述。

本发明另一实施例还提供一种继电保护系统，该继电保护系统包括上述实施例所述的多核SoC。

进一步地，本发明实施例的继电保护系统的结构可参考图1，还可包括：采样元件，例如上文提及的电压/电流互感器，用于接触电网以获取电力数据；外设，用于与多核SoC进行关于继电保护结果的信息交互。

举例而言，电压/电流互感器将采样得到的电力数据传送给多核SoC，而多核Soc在执行继电保护算法之后，将继电保护结果输出给外设。

优选地，在所述继电保护系统包括所述外设时，所述外设例如包括人机交互设备、监控设备及打印设备中的至少一项。外设将继电保护结果通知给工作人员和/或录像/打印存档。其中，继电保护结果包括电网端的电气元件的不正常运行状态以及执行继电保护算法之后的恢复情况等，工作人员可根据继电保护结果进行人工干预。

需要说明的是，多核SoC的实施细节及效果已在前述实施例中详细介绍，故在此不再赘述。

该继电保护系统采用“FPGA硬件可重构+多核处理”的SoC芯片，结构简单，且继电保护的运行稳定性、可靠性和灵活性均更强。

本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质（包括但不限于磁盘存储器、CD-ROM、光学存储器等）上实施的计算机程序产品的形式。

本申请是参照根据本申请实施例的方法、设备（系统）、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

在一个典型的配置中，计算设备包括一个或多个处理器 (CPU)、输入/输出接口、网络接口和内存。

存储器可能包括计算机可读介质中的非永久性存储器，随机存取存储器(RAM)和/或非易失性内存等形式，如只读存储器(ROM)或闪存(flash RAM)。存储器是计算机可读介质的示例。

计算机可读介质包括永久性和非永久性、可移动和非可移动媒体可以由任何方法或技术来实现信息存储。信息可以是计算机可读指令、数据结构、程序的模块或其他数据。计算机的存储介质的例子包括，但不限于相变内存 (PRAM)、静态随机存取存储器 (SRAM)、动态随机存取存储器 (DRAM)、其他类型的随机存取存储器 (RAM)、只读存储器 (ROM)、电可擦除可编程只读存储器 (EEPROM)、快闪记忆体或其他内存技术、只读光盘只读存储器(CD-ROM)、数字多功能光盘 (DVD) 或其他光学存储、磁盒式磁带，磁带磁磁盘存储或其他磁性存储设备或任何其他非传输介质，可用于存储可以被计算设备访问的信息。按照本文中的界定，计算机可读介质不包括暂存电脑可读媒体 (transitory media)，如调制的数据信号和载波。

还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、商品或者设备中还存在另外的相同要素。

以上仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。

Claims (11)

1.一种多核SoC，其特征在于，所述多核SoC包括：

硬件逻辑单元，包括：现场可编程门阵列FPGA部件，用于对接收到的电力数据执行预设的继电保护算法，且该FPGA部件配置有继电保护重构模块和继电保护算法加速模块，该继电保护重构模块用于适应于继电保护场景重构继电保护算法，该继电保护算法加速模块用于对所述继电保护算法进行硬件加速；以及

处理系统，包括以非对称多处理AMP架构运行的多个处理器核心，且所述多个处理器核心在所述AMP架构下被配置为包括有主核和从核，且所述多个处理器核心包括：

第一处理器核心，用于辅助所述FPGA部件执行所述继电保护算法，得到继电保护结果，其中所述辅助包括控制所述继电保护算法的执行流程或对所述FPGA部件执行继电保护算法的结果进行后处理；以及

第二处理器核心，用于向外设传送所述继电保护结果。

2.根据权利要求1所述的多核SoC，其特征在于，所述硬件逻辑单元还包括以下任意一者或多者：

模数转换器，用于将模拟信号形式的所述电力数据转换为数字信号形式，并提供给所述FPGA部件；以及

存储模块，用于存储所述继电保护算法在被执行过程中的过程数据。

3.根据权利要求1所述的多核SoC，其特征在于，在所述AMP架构下的所述多核SoC，按照如下过程进行启动：

基于预先配置的存储卡启动所述硬件逻辑单元，向所述硬件逻辑单元加载相应的比特流；其中，在所述预先配置的存储卡中固化有所述硬件逻辑单元启动所需的比特流以及作为所述主核的处理器核心启动所需的启动程序；

基于所述主核所需的启动程序，向所述主核加载相应的启动程序；以及

在所述主核启动后，通过所述主核指示作为从核的各个处理器核心的启动地址，并基于该启动地址启动所述从核。

4.根据权利要求1所述的多核SoC，其特征在于，在所述AMP架构下：

所述第一处理器核心和所述第二处理器核心分别作为主核和从核，且均被配置为运行裸机程序；或者

所述第一处理器核心和所述第二处理器核心分别作为主核和从核，所述第一处理器核心被配置为运行操作系统，所述第二处理器核心被配置为运行裸机程序。

5.根据权利要求1所述的多核SoC，其特征在于，所述处理系统还包括片上存储器OCM和双倍数据速率DDR存储器；

并且，所述处理系统的各个处理器核心在所述DDR存储器上被分配有不同的存储空间，以及在所述OCM或所述DDR存储器上被分配有共享内存空间。

6.根据权利要求5所述的多核SoC，其特征在于，所述OCM被配置为：在所述多个处理器核心之间传送的数据量小于阈值时进行数据存储；并且

所述DDR存储器被配置为：在所述数据量大于所述阈值时进行数据存储。

7.根据权利要求1所述的多核SoC，其特征在于，所述处理系统还包括中断控制器，用于通过软硬件中断来控制处理系统和/或硬件逻辑单元的运行。

8.根据权利要求7所述的多核SoC，其特征在于，所述中断控制器被配置为：

向各个处理器核心发送软件中断信号，以中断相应处理器核心的运行；和/或

向所述硬件逻辑单元发送硬件中断信号，以中断相应硬件逻辑单元的运行。

9.一种继电保护系统，其特征在于，所述继电保护系统包括权利要求1-8中任意一项所述的多核SoC。

10.根据权利要求9所述的继电保护系统，其特征在于，所述继电保护系统还包括：

采样元件，用于接触电网以获取电力数据，并将所述电力数据传送给所述多核SoC；和/或

外设，用于与所述多核SoC进行关于继电保护结果的信息交互。

11.根据权利要求10所述的继电保护系统，其特征在于，在所述继电保护系统包括所述外设时，所述外设包括人机交互设备、监控设备及打印设备中的至少一项。

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