CN115061526A - 一种上电掉电电路、芯片及电子设备 - Google Patents

Abstract

本发明公开了一种上电掉电电路，所述电路包括：电源输入端；电源输出端；预上电电路，所述预上电电路的输入端与所述电源输入端连接，预上电电路的输出端与所述电源输出端连接；开关电路，所述开关电路的输入端与电源输入端连接，输出端与电源输出端连接；反馈电路，所述反馈电路的输入端与电源输出端连接，所述反馈电路的输出端与开关电路连接。本发明的上电掉电电路可以实现电源输出端口的快速上电、掉电关断功能，电路结构简洁，成本较低。

Description

一种上电掉电电路、芯片及电子设备

技术领域

本发明涉及电路领域，尤其涉及一种上电掉电电路、芯片及电子设备。

背景技术

在一些电子设备当中，设备运行时需要记录上电次数以及掉电次数。背景技术中，一些设备在电源输入端与地之间连接有大电容以保证电源断电后还能维持一段时间工作，以将系统在断电时的状态可靠地记录起来。

当输入端掉电时，由于输入端大电容的存在，电源输出端电压的下降速度会比较慢，在后续系统的临界最低工作电压点时会出现电压的来回波动，处于不稳定状态，导致输出端端口无法判断实际状态，甚至判断为反复掉电和上电，导致上电和掉电次数无法精确统计。

发明内容

为此，本专利提供了一种上电掉电电路、芯片及电子设备，可以实现电源输出端口的快速上电、掉电关断功能，电路结构简洁，成本较低。

为实现本发明之目的，采用以下技术方案予以实现：

一方面，本申请实施例公开一种上电掉电电路，该电路包括：

电源输入端；

电源输出端；

预上电电路，该预上电电路的输入端与该电源输入端连接，预上电电路的输出端与该电源输出端连接；

开关电路，该开关电路的输入端与电源输入端连接，输出端与电源输出端连接；

反馈电路，该反馈电路的输入端与电源输出端连接，该反馈电路的输出端与开关电路连接。

该上电掉电电路，其中，开关电路接收到反馈电路输出的第一触发信号后该开关电路导通，所述开关电路导通后使得预上电电路关断。

在一些实施例中，该开关电路包括第一开关电路和第二开关电路；

其中，该第二开关电路的控制端接收到反馈电路输出的第一触发信号时，第二开关电路导通；所述第一开关电路的控制端在接收到第二开关电路输出的第二触发信号时，第一开关电路导通。

在一些实施例中，该第一开关电路包括输入端、输出端和控制端；

其中，第一开关电路的输入端与电源输入端连接，第一开关电路的输出端与电源输出端连接；

该第二开关电路包括控制端和输出端，该反馈电路的输出端与第二开关电路的控制端连接，第二开关电路的输出端与第一开关电路的控制端连接。

在一些实施例中，该上电掉电电路还包括掉电电路，该掉电电路的一端与电源输出端连接，另一端接地。

在一些实施例中，该预上电电路包括一第一晶体管，该第一晶体管的正极端与电源输入端连接，第一晶体管的负极端与电源输出端连接。

在一些实施例中，该预上电电路包括N个第一晶体管，该N个第一晶体管中的第1个第一晶体管的正极端和电源输入端连接，所述N个第一晶体管中的第N个第一晶体管的负极端和电源输出端连接；

N是大于1的整数。

在一些实施例中，该第一开关电路包括第二晶体管和第一电阻，其中，第二晶体管的控制端和该第一电阻的第一端连接，该第二晶体管的第一极和该电源输入端以及该第一电阻的第二端均连接，第二晶体管的第二极和电源输出端连接，该第一电阻的第一端和该电源输入端连接。

在一些实施例中，第二开关电路包括第三晶体管,该第三晶体管的第二极和第二晶体管的控制极连接，第三晶体管的第一极接地，第三晶体管的控制极和该反馈电路连接。

在一些实施例中，第二开关电路还包括第三电阻和第五电阻，第三晶体管的第二极与第三电阻第一端连接，第三电阻第二端与第二晶体管的控制极连接，第五电阻的两端分别与第三晶体管的控制极和第一极连接。

在一些实施例中，该反馈电路包括第六电阻，第六电阻的第一端与电源输出端连接，该第六电阻的第二端接第三晶体管的控制极。

在一些实施例中，反馈电路直接或经由电阻将可控电压反馈信号输送给第三晶体管的控制极。

在一些实施例中，该反馈电路还包括第四电阻，该第四电阻的第一端和第六电阻的第二端连接，所述第四电阻的第二端接地；和第四晶体管，第四晶体管的正极端与第六电阻的第二端连接，第四晶体管的负极端接第三晶体管的控制极；

其中，所述第四电阻为可调电阻。

该上电掉电电路，其中，该第一晶体管包括二极管。

该的上电掉电电路，其中，该第二晶体管包括PNP三极管或PMOS管，其中，PNP三极管的第一极是发射极，第二极是集电极，控制极是基极；PMOS管的第一极是源极，第二极是漏极，控制极是栅极。

该上电掉电电路，其中，该第三晶体管包括NPN三极管或NMOS管，其中，NPN三极管的第一极是发射极，第二极是集电极，控制极是基极；NMOS管的第一极是源极，第二极是漏极，控制极是栅极。

该上电掉电电路，其中，该第四晶体管包括二极管。

该上电掉电电路，其中，还包括掉电电路，该掉电电路包括第二电阻，其中第二电阻的第一端与电源输出端连接，第二电阻的第二端接地。

该上电掉电电路，其中：该掉电电路还包括电容，该电容的第一端与电源输出端连接，该电容的第二端接地。

另一方面，本公开实施例公开一种芯片，包括上述的上电掉电电路。

再一方面，本公开实施例公开一种电子设备，包括上述芯片。

根据本专利，当电源输入端电压导通后，预上电电路导通，电源输出端产生电压，电源输出端产生的电压使得反馈电路的输出端产生触发电压，开关电路在触发电压作用下导通，使得流经预上电电路的电流极小，甚至接近于零，导致预上电电路关断，不再工作，此时电源输出端电压与输入端电压极为接近，可视为相同，与电源输出端连接的检测芯片增加一次上电计数。

而电源输入端电压关断的瞬间，在电源输入端与地之间所连接的大电容继续向电源输出端供电，由于电容电量有限，在电源输出端产生的电压下降，当电压下降到后端芯片的掉电电压计数阈值时，后端芯片增加一次掉电计数；电源输出端电压继续下降，使得反馈电路的输出端产生的触发电压低于触发阈值，此时开关电路迅速关断，此时预上电电路导通，使得在电源输入端与电源输出端之间产生一个明显的压降，低于检测芯片的工作电压，使得连接于电源输出端的检测芯片不再工作。

通过本发明，能够实现电源电路的快速上电和快速掉电，掉电时受到输入端大电容的影响较小，能够有效避免掉电误计数情况的发生。

附图说明

图1为本申请实施例提供的一种上电掉电电路整体结构示意图；

图2为本申请实施例提供的一种上电掉电电路整体结构示意图；

图3为本申请实施例提供的一种上电掉电电路结构示意图；

图4为本申请实施例提供的一种上电掉电电路结构示意图；

图5为本申请实施例提供的一种上电掉电电路结构示意图；

图6为本申请实施例提供的一种上电掉电电路结构示意图。

具体实施方式

下面详细描述本申请的实施方式，实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性地，仅用于解释本申请，而不能理解为对本申请的限制。

为了使本领域技术人员更好地理解本申请的方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整的描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请实施例中，至少一个是指一个或多个；多个，是指两个或两个以上。在本申请的描述中，“第一”、“第二”、“第三”等词汇，仅用于区分描述的目的，而不能理解为指示或暗示相对重要性，也不能理解为指示或暗示顺序。

在本说明书中描述的参考“一种实施方式”或“一些实施方式”等意味着在本申请的一个或多个实施方式中包括结合该实施例描述的特定特征、结构或特点。由此，在本说明书中术语“包括”、“包含”、“具有”及它们的变形都意味着“包括但不限于”，除非是以其他方式另外特别强调。

下面结合附图1-6对本发明的具体实施方式进行详细说明。

如图1所示，本发明的上电掉电电路包括电源输入端101、电源输出端102、预上电电路103、反馈电路104和开关电路105以及掉电电路106，所述预上电电路103的输入端与所述电源输入端101连接，预上电电路103的输出端与所述电源输出端102连接；所述开关电路105的输入端与电源输入端101连接，输出端与电源输出端102连接；所述反馈电路104的输入端与电源输出端102连接，所述反馈电路104的输出端与开关电路105连接；掉电电路106一端与电源输出端102连接，另一端接地。

本发明的上电掉电电路的工作过程如下：电源输入端101电压导通后，预上电电路103导通，电源输出端102产生电压，该电压大小等于电源输入端101电压减去预上电电路103上的压降后的电压值；电源输出端102产生的电压使得反馈电路104的输出端产生触发电压，开关电路105在触发电压作用下导通，由于开关电路105的电阻远小于预上电电路103的电阻(或者说导通后的开关电路105上的压降极小，接近于几毫伏-100毫伏之间，而预上电电路103导通后其上的压降至少是1-2v，因此可以视为导通后的开关电路105将预上电电路103两端短路)，因此使得流经预上电电路103的电流极小，甚至接近于零，导致预上电电路103关断，不再工作，此时电源输出端102电压与电源输入端101电压极为接近，可视为相同，至此与电源输出端102连接的检测芯片(图中未示出，该芯片亦可称为后端芯片)增加一次上电计数。

电源输入端101电压关断的瞬间，在电源输入端101与地之间所连接的大电容(图中未示出)继续向电源输出端102供电，由于电容电量有限，在电源输出端102产生的电压下降，当电压下降到后端芯片的掉电电压计数阈值时，后端芯片增加一次掉电计数；电源输出端102电压继续下降，使得反馈电路104的输出端产生的触发电压低于触发阈值，此时开关电路105迅速关断，此时预上电电路103导通，使得在电源输入端101与电源输出端102之间产生一个明显的压降，例如1-2V，低于检测芯片的工作电压，使得连接于电源输出端102的检测芯片不再工作。掉电电路106在电源输入端101电压关断时，用于泄放电源输出端102的残余电荷，使得电源输出端102的电压迅速降低。

在本发明的一种实施方式中，开关电路105包括第一开关电路1051和第二开关电路1052，如图2所示，其中，上电掉电电路包括电源输入端101，第一开关电路1051，电源输出端102，第二开关电路1052，反馈电路104，预上电电路103、掉电电路106。其中电源输入端101与预上电电路103的输入端连接，预上电电路103的输出端与电源输出端102连接；电源输入端101与第一开关电路1051的输入端连接，第一开关电路1051的输出端与电源输出端102连接；第一开关电路1051导通后能够将预上电电路103两端短路,使得预上电电路103关断；电源输出端102与反馈电路的输入端连接，反馈电路104的输出端与第二开关电路1052的触发端连接，所述触发端接收到反馈电路104输出的触发信号后第二开关电路1052导通；第二开关电路1052的输出端与第一开关电路1051的触发端连接，所述触发端接收到第二开关电路1052输出的触发信号后第一开关电路1051导通；掉电电路106的一端与电源输出端102连接，另一端接地。

本发明的上电掉电电路的工作过程如下：电源输入端101电压导通后，预上电电路103导通，电源输出端102产生电压，该电压大小等于电源输入端101电压减去预上电电路103上的压降后的电压值；电源输出端102产生的电压使得反馈电路104的输出端产生触发电压，第二开关电路1052在触发电压作用下导通，第二开关电路1052的输出端产生触发信号，第一开关电路1051在该触发信号的触发下快速导通，由于第一开关电路1051的电阻远小于预上电电路103的电阻(或者说导通后的第一开关电路1051上的压降极小，接近于几毫伏-100毫伏之间，而预上电电路103导通后其上的压降至少是1-2v，因此可以视为导通后的第一开关电路1051将预上电电路103两端短路)，因此使得流经预上电电路的电流极小，甚至接近于零，导致预上电电路103关断，不再工作，此时电源输出端102电压与输入端电压极为接近，可视为相同，至此与电源输出端102连接的检测芯片(图中未示出，该芯片亦可称为后端芯片)增加一次上电计数。

电源输入端101电压关断的瞬间，在电源输入端101与地之间所连接的大电容继续向电源输出端102供电，由于电容电量有限，在电源输出端102产生的电压下降，当电压下降到后端芯片的掉电电压计数阈值时，后端芯片增加一次掉电计数；电源输出端102电压继续下降，使得反馈电路104的输出端产生的触发电压低于触发阈值，此时第二开关电路1052断开，其输出端不再输出信号，使得第一开关电路1051迅速关断，此时预上电电路103导通，使得在电源输入端101与电源输出端102之间产生一个明显的压降，例如1-2V，低于检测芯片的工作电压，使得连接于电源输出端102的检测芯片不再工作。

在本申请的上电掉电电路中，所述预上电电路103、第一开关电路1051和第二开关电路1052都包括晶体管，所述反馈电路104亦可包括晶体管或者可直接从外部芯片的反馈信号引出端引出反馈信号。可选的，预上电电路103包括至少一个第一晶体管，且当其包括多个第一晶体管时，该多个第一晶体管串联连接，预上电电路103的首端为正极端，接电源输入端101，末端为负极端，接电源输出端102；第一开关电路1051包括第二晶体管和第一电阻R1，其中电源输入端101接第一电阻R1第一端和第二晶体管的第一极，第二晶体管的第二极接电源输出端102，第一电阻R1第二端接第二晶体管的控制极；第二开关电路1052包括第三晶体管、第三电阻R3和第五电阻R5，第三晶体管的第二极接第三电阻R3第一端，第三电阻R3第二端接第一晶体管的控制极，第五电阻R5两端分别与第三晶体管的控制极和第一极连接，第三晶体管的第一极接地；在另一可选的实施方式中，第二开关电路1052包括第三晶体管,第三晶体管第二极接第二晶体管的控制极，第三晶体管的第一极接地，第三晶体管的控制极接反馈电路104。

可选的，在上述电路中，第一晶体管可以是二极管，第二晶体可以是PNP三极管或PMOS管，第三晶体管可以是NPN三极管或NMOS管；第四晶体管可以是二极管。

如图3所示，上电掉电电路的实施方式1电路结构如下所述。

电源输入端VDD_IN与输出端VDD_OUT通过至少一个二极管连接，也即所述预上电电路包括至少一个二极管，图3中的预上电电路包括第一二极管D1和第二二极管D2，第一二极管D1和第二二极管D2串联连接，上述的至少一个二极管的首端为正极端，接VDD_IN，末端为负极端，接VDD_OUT。

在一些实施例中，如图3所示，第一开关电路包括PNP三极管Q1和电阻R1，其中VDD_IN接R1第一端和Q1的发射极，Q1的集电极接VDD_OUT，R1第二端接Q1的基极；

在一些实施例中，如图3所示，第二开关电路包括NPN三极管Q2、第三电阻R3和第五电阻R5，其中Q2的集电极接R3第一端，R3第二端接Q1的基极，R5两端分别与Q2的基极和发射极连接，Q2的发射极接地；

在一些实施例中，如图3所示，反馈电路包括第六电阻R6和可调电阻(第四电阻)R4以及二极管D3，第六电阻R6的第一端与VDD_OUT连接，第二端与D3正极端连接，D3的负极端接Q2的基极，R6的第二端与可调电阻R4的第一端连接，R4第二端接地；

在一些实施例中，如图3所示，掉电电路包括第二电阻R2和电容C3，其中第二电阻R2和电容C3的第一端与VDD_OUT连接，第二电阻R2和电容C3的第二端接地，C3起到去耦电容的作用。

当VDD_IN上电时，其电压能快速通过第一二极管D1和第二二极管D2(根据实际需要可采用1个或多个二极管)到达VDD_OUT输出端，实现快速上电，此时三极管Q2的B端(基极)为高电平，三极管Q2导通，三极管Q1的B端(基极)电压低于发射极电压，三极管Q1导通，使VDD_OUT电压与VDD_IN电压基本一致，VDD_OUT实现完整的上电过程；由于三极管Q1导通时，三极管的发射极和集电极处于饱和导通，压降会小到0.1V以下，远低于二极管的导通电压，因此由二极管构成的预上电电路不再工作。

当输入端VDD_IN掉电时，输出端VDD_OUT连接的电容C3的电压通过R2到地的泄放，增大了电容C3上电压的放电速度。掉电瞬间，输入端VDD_IN受到输入端大电容的影响以致于VDD_IN的电压大小未能及时归零，此时VDD_OUT仍有输出且该输出电压逐渐下降，当电压下降到后端芯片的掉电电压计数阈值时，后端芯片增加一次掉电计数；电压继续下降，使得反馈电路的输出端产生的触发电压低于触发阈值，此时Q2的B端为低电平，Q2为断开状态，使得Q1断开，此时预上电电路导通，使得在VDD_IN与VDD_OUT之间产生一个明显的压降，例如1-2V，这时连接于电源输出端的检测芯片由于工作电压突然低于临界最低工作电压一定的裕量电压，使得该芯片能够可靠地关断，而不会出现因电源输出端的电压在检测芯片的临界最低工作电压附近来回跳动而使得芯片反复上电掉电的情况。上述电路中根据实际需要可以通过调整正反馈电路的R4阻值来调节用于导通/关断三极管Q2的电压阈值的大小。而D3可以增大导通/关断三极管Q2的电压阈值的大小。

上述电路中的反馈电路亦可通过从后端芯片的GPIO端口直接引出相应的电压反馈信号经由第六电阻R6到Q2的基极来实现，如图4所示，此时第四电阻R4和二极管D3都可省略，该电压反馈信号大小可控。

如图5所示，上电掉电电路的实施方式2电路结构如下所述。

电源输入端VDD_IN与电源输出端VDD_OUT通过至少一个二极管连接，即所述预上电电路包括至少一个二极管，图5中的预上电电路包括第一二极管D1和第二二极管D2，第一二极管D1和第二二极管D2串联连接，上述的至少一个二极管的首端为正极端，接VDD_IN，末端为负极端，接VDD_OUT。

在一些实施例中，如图5所示，第一开关电路包括PMOS管Q10和第一电阻R1，其中VDD_IN接R1第一端和Q10的源极，Q10的漏极接VDD_OUT，R1第二端接Q10的栅极；第二开关电路包括NMOS管Q2，其中Q20的漏极接Q10的栅极，Q20的源极接地，Q20的栅极接反馈电路；

在一些实施例中，如图5所示，反馈电路包括第六电阻R6和可调电阻R4，第六电阻R6的第一端与VDD_OUT连接，第二端与可调电阻R4的第一端和Q20的栅极连接，R4第二端接地；

在一些实施例中，如图5所示，掉电电路包括第二电阻R2和电容C3，其中第二电阻R2和电容C3的第一端与VDD_OUT连接，第二电阻R2和电容C3的第二端接地，C3起到去耦电容的作用。

当VDD_IN上电时，其电压能快速通过第一二极管D1和第二二极管D2(根据实际需要可采用1个或多个二极管)到达VDD_OUT输出端，实现快速上电，此时NMOS管Q2的栅极为高电平，NMOS管Q20导通，PMOS管Q10的栅极电压低于源极电压，PMOS管Q10导通，使VDD_OUT电压与VDD_IN电压基本一致，VDD_OUT实现完整的上电过程；与上述实施方式1中的三极管类似，由于导通后PMOS管的电阻接近于0欧姆，其上的压降也会接近于0V，远低于二极管的导通电压近似于短路，因此由二极管构成的预上电电路不再工作。

当输入端VDD_IN掉电时，输出端VDD_OUT连接的电容C3的电压通过R2到地的泄放，增大了电容C3上电压的放电速度。实现快速放电。掉电瞬间，输入端VDD_IN受到输入端大电容的影响以致于VDD_IN的电压大小未能及时归零，此时VDD_OUT仍有输出且该输出电压逐渐下降，当电压下降到后端芯片的掉电电压计数阈值时，后端芯片增加一次掉电计数,电压继续下降，使得反馈电路的输出端产生的触发电压低于触发阈值，此时Q20的栅极为低电平，Q20为断开状态，使得Q10断开，此时预上电电路导通，使得在VDD_IN与VDD_OUT之间产生一个明显的压降，例如1-2V，这时连接于电源输出端的检测芯片由于工作电压突然低于临界最低工作电压一定的裕量电压，使得该芯片能够可靠地关断，而不会出现因电源输出端的电压在检测芯片的临界最低工作电压附近来回跳动而使得芯片反复上电掉电的情况。上述电路中根据实际需要可以通过调整正反馈电路的R4阻值来调节用于导通/关断NMOS管Q20的电压阈值的大小。

上述电路中的反馈电路亦可通过从后端芯片的GPIO端口直接引出相应的电压反馈信号到Q20的栅极来实现，如图6所示，此时第六电阻R6、R4都可省略，Q20的栅极和地之间通过第五电阻R5连接，第五电阻R5用来泄放存储在Q20的栅极上的电荷，使得Q20可靠关断，该电压反馈信号大小可控。

当然，在本发明中，上述所有实施例亦可作一定的变形，例如，实施方式1中的PNP三极管Q1可以用实施方式2中的PMOS管Q10代替，实施方式2中的NMOS管Q20亦可用实施方式1中的NPN三极管Q2代替。

本申请实施例还提供一种芯片，该芯片包括上述的上电掉电电路。芯片(Integrated Circuit,IC)也称集成电路芯片，该芯片可以是但不限于是SOC(System onChip，芯片级系统)芯片、SIP(system in package,系统级封装)芯片。该芯片通过上述上电掉电电路，能够解决电源电路的快速上电和快速掉电的技术问题。

本申请实施例还提供一种电子设备，该电子设备包括设备主体以及设于设备主体内的如上所述的芯片。电子设备可以是但不限于移动电源、无线充电器、快充充电器、车载充电器、汽车中控屛、汽车、移动终端、智能家居设备等。移动终端包括但不限于智能手机、笔记本电脑、平板电脑等。智能家居设备包括但不限于智能插座、智能电饭煲、智能扫地机、智能灯等。该电子设备通过上电掉电电路，能够解决电源电路的快速上电和快速掉电的技术问题。

通过本发明，能够实现电源电路的快速上电和快速掉电，掉电时受到输入端大电容的影响较小，能够有效避免掉电误计数情况的发生。

以上，仅是本申请的较佳实施例，并非对本申请作任何形式上的限制，虽然本申请已以较佳实施例揭示如上，然而并非用以限定本申请，任何本领域技术人员，在不脱离本申请技术方案范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本申请技术方案内容，依据本申请的技术实质对以上实施例所作的任何简介修改、等同变化与修饰，均仍属于本申请技术方案的范围内。

Claims (21)

1.一种上电掉电电路，其特征在于，所述电路包括：

电源输入端；

电源输出端；

预上电电路，所述预上电电路的输入端与所述电源输入端连接，预上电电路的输出端与所述电源输出端连接；

开关电路，所述开关电路的输入端与电源输入端连接，开关电路的输出端与电源输出端连接；

反馈电路，所述反馈电路的输入端与电源输出端连接，所述反馈电路的输出端与开关电路连接。

2.根据权利要求1所述的上电掉电电路，其特征在于，所述开关电路接收到反馈电路输出的第一触发信号后该开关电路导通，所述开关电路导通后使得预上电电路关断。

3.根据权利要求1所述的上电掉电电路，其特征在于，所述开关电路包括第一开关电路和第二开关电路；

其中，所述第二开关电路的控制端接收到反馈电路输出的第一触发信号时，第二开关电路导通；

所述第一开关电路的控制端在接收到第二开关电路输出的第二触发信号时，第一开关电路导通。

4.根据权利要求3所述的上电掉电电路，其特征在于，所述第一开关电路包括输入端、输出端和控制端，第一开关电路的输入端与电源输入端连接，第一开关电路的输出端与电源输出端连接；

所述第二开关电路包括控制端和输出端，所述反馈电路的输出端与第二开关电路的控制端连接，第二开关电路的输出端与第一开关电路的控制端连接。

5.根据权利要求1所述的上电掉电电路，其特征在于，还包括：

掉电电路，所述掉电电路的一端与电源输出端连接，所述掉电电路的另一端接地。

6.根据权利要求1所述的上电掉电电路，其特征在于，

所述预上电电路包括一第一晶体管；

所述第一晶体管的正极端与电源输入端连接，第一晶体管的负极端与电源输出端连接。

7.根据权利要求1所述的上电掉电电路，其特征在于，

所述预上电电路包括串联连接的N个第一晶体管；

所述N个第一晶体管中的第1个第一晶体管的正极端和电源输入端连接，所述N个第一晶体管中的第N个第一晶体管的负极端和电源输出端连接；

N是大于1的整数。

8.根据权利要求2所述的上电掉电电路，其特征在于，所述第一开关电路包括：

第二晶体管和第一电阻；

其中，第二晶体管的控制端和所述第一电阻的第一端连接，所述第二晶体管的第一极和所述电源输入端以及所述第一电阻的第二端均连接，第二晶体管的第二极和电源输出端连接，所述第一电阻的第一端和所述电源输入端连接。

9.根据权利要求8所述的上电掉电电路，其特征在于，所述第二开关电路包括：

第三晶体管,所述第三晶体管的第二极和第二晶体管的控制极连接，第三晶体管的第一极接地，第三晶体管的控制极和所述反馈电路连接。

10.根据权利要求9所述的上电掉电电路，其特征在于，所述第二开关电路还包括：

第三电阻和第五电阻；

第三晶体管的第二极与第三电阻第一端连接，第三电阻第二端与第二晶体管的控制极连接，第五电阻的两端分别与第三晶体管的控制极和第一极连接。

11.根据权利要求9或10所述的上电掉电电路，其特征在于，所述反馈电路包括：

第六电阻，所述第六电阻的第一端与电源输出端连接，所述第六电阻的第二端接第三晶体管的控制极。

12.根据权利要求9或10所述的上电掉电电路，其特征在于，所述反馈电路直接或经由电阻将可控电压反馈信号输送给第三晶体管的控制极。

13.根据权利要求11所述的上电掉电电路，其特征在于，所述反馈电路还包括：

第四电阻，所述第四电阻的第一端和第六电阻的第二端连接，所述第四电阻的第二端接地；和

第四晶体管，第四晶体管的正极端与第六电阻的第二端连接，第四晶体管的负极端与第三晶体管的控制极连接；

其中，所述第四电阻为可调电阻。

14.根据权利要求5或6所述的上电掉电电路，其特征在于，所述第一晶体管包括二极管。

15.根据权利要求7所述的上电掉电电路，其特征在于，所述第二晶体管包括PNP三极管或PMOS管。

16.根据权利要求8所述的上电掉电电路，其特征在于，所述第三晶体管包括NPN三极管或NMOS管。

17.根据权利要求11所述的上电掉电电路，其特征在于，所述第四晶体管包括二极管。

18.根据权利要求1所述的上电掉电电路，其特征在于，还包括：

掉电电路，所述掉电电路包括第二电阻，其中第二电阻的第一端与电源输出端连接，第二电阻的第二端接地。

19.根据权利要求1所述的上电掉电电路，其特征在于，所述掉电电路还包括：

电容，所述电容的第一端与电源输出端连接，所述电容的第二端接地。

20.一种芯片，其特征在于，包括权利要求1-19任一项所述的上电掉电电路。

21.一种电子设备，其特征在于，包括权利要求20所述的芯片。

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