CN115050775A - 半导体结构及其制备方法 - Google Patents

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vertical
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Abstract

本申请涉及一种半导体结构及其制备方法。半导体结构包括衬底以及设置于所述衬底上的多个存储单元；其中，所述存储单元包括：多个垂直型晶体管，设置于所述衬底上；磁性存储模块，位于所述垂直型晶体管上方，并与多个所述垂直型晶体管相连接；其中，多个所述垂直型晶体管为并联设置。本申请提供的半导体结构及其制备方法，可以提高MRAM的分布密度，以及有效提升MRAM的存储性能及使用可靠性。

Description

半导体结构及其制备方法
技术领域
本申请涉及半导体制造技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
近年来，采用磁性隧道结(Magnetic Tunnel Junctions，简称MTJ)的磁性随机存储器(Magnetic Random Access Memory，简称MRAM)被人们认为是未来的固态非易失性记忆体，它具有高速读写、大容量以及低能耗的特点。
在MRAM的研发上，国际上绝大部分研发团队采用的都是集成电路逻辑工艺(LogicPr ocess)平台，采用的驱动晶体管都是平面的场效应晶体管(Field Effect Transistor，简称FE T)，例如图1及图2中所示。但是平面的晶体管的尺寸很大，制约了MRAM的缩放，进而无法实现高密度MRAM。
因此，如何实现高密度MRAM，是亟需解决的问题。
发明内容
基于此，有必要针对现有技术中的不足之处，提供一种半导体结构及其制备方法。
一方面，本申请提供了一种半导体结构，包括衬底以及设置于所述衬底上的多个存储单元；其中，所述存储单元包括：
多个垂直型晶体管，设置于所述衬底上；
磁性存储模块，位于所述垂直型晶体管上方，并与多个所述垂直型晶体管相连接；
其中，多个所述垂直型晶体管为并联设置。
在其中一个实施例中，所述半导体结构还包括间隔排布的多个字线；所述字线沿第一方向延伸；其中，
所述垂直型晶体管包括柱状结构以及设置于所述柱状结构侧壁上的栅极；任一所述存储单元中多个所述垂直型晶体管的所述栅极连接同一条所述字线。
在其中一个实施例中，所述存储单元中的多个所述垂直型晶体管以所述栅极连接的所述字线为对称轴左右对称设置。
在其中一个实施例中，所述栅极在所述衬底上的正投影外轮廓呈多边形；所述栅极具有与所述多边形各边一一对应的侧面；所述栅极的至少一个侧面与所述字线面接触。
在其中一个实施例中，所述半导体结构还包括间隔排布的多个源极线；所述源极线沿第二方向延伸，所述第二方向与所述第一方向相交；其中，所述柱状结构包括导电沟道以及分别位于所述导电沟道上下两端的漏极和源极；任一所述存储单元中多个所述垂直型晶体管的所述源极连接同一条所述源极线。
在其中一个实施例中，所述第一方向与所述第二方向的夹角大于0°。
在其中一个实施例中，所述存储单元中的多个所述垂直型晶体管以所述源极连接的所述源极线为对称轴左右对称设置。
在其中一个实施例中，所述柱状结构在所述衬底上的正投影外轮廓呈多边形；所述源极具有与所述多边形各边一一对应的侧面；所述源极的至少一个侧面与所述源极线面接触。
在其中一个实施例中，所述半导体结构还包括多个存储接触结构；所述磁性存储模块通过所述存储接触结构与对应多个所述垂直型晶体管的漏极相连接。
在其中一个实施例中，所述半导体结构还包括间隔排布的多个位线；所述位线位于所述磁性存储模块上方并沿第二方向延伸；所述位线与沿所述第二方向排布呈列的多个所述磁性存储模块相连接。
在其中一个实施例中，多个所述存储单元沿第一方向排布呈行，沿第二方向排布呈列；所述半导体结构还包括：位于相邻行以及相邻列所述存储单元之间的隔离结构。
另一方面，本申请还根据一些实施例，提供一种半导体结构的制备方法，包括：
提供衬底；
在所述衬底上形成多个垂直型晶体管；
在所述垂直型晶体管上方形成多个磁性存储模块；其中，一个所述磁性存储模块与多个所述垂直型晶体管对应连接，共同构成一个存储单元；
其中，多个所述垂直型晶体管为并联设置。
在其中一个实施例中，所述在所述衬底上形成多个垂直型晶体管，包括：
在所述衬底上形成多个柱状结构；在所述柱状结构的侧壁上形成栅极；
所述半导体结构的制备方法还包括：
形成间隔排布的多个字线；其中，所述字线沿第一方向延伸；任一所述存储单元中多个所述垂直型晶体管的所述栅极连接同一条所述字线。
在其中一个实施例中，所述柱状结构包括导电沟道以及分别位于所述导电沟道上下两端的漏极和源极；
在所述衬底上形成多个柱状结构之后，且在所述柱状结构的侧壁上形成栅极之前，所述半导体结构的制备方法还包括：
形成间隔排布的多个源极线；其中，所述源极线沿第二方向延伸，所述第二方向与所述第一方向相交；任一所述存储单元中多个所述垂直型晶体管的所述源极连接同一条所述源极线。
在其中一个实施例中，所述第一方向与所述第二方向的夹角大于0°。
在其中一个实施例中，在所述衬底上形成多个柱状结构之后，且在形成间隔排布的多个源极线之前，所述半导体结构的制备方法还包括：
在所述衬底上形成隔离结构，所述隔离结构将所述衬底分隔为沿所述第一方向排布呈行且沿所述第二方向排布呈列的多个存储区域；其中，位于任一个所述存储区域内的多个所述柱状结构为一个所述存储单元中各所述垂直型晶体管的柱状结构。
在其中一个实施例中，在所述垂直型晶体管上方形成多个所述磁性存储模块之前，所述半导体结构的制备方法还包括：
在任一所述存储单元中多个所述垂直型晶体管的上方形成存储接触结构；
所述在所述垂直型晶体管上方形成多个磁性存储模块，包括：
在任一所述存储接触结构上方形成所述磁性存储模块，以使所述磁性存储模块通过所述存储接触结构与对应多个所述垂直型晶体管的漏极相连接。
在其中一个实施例中，所述半导体结构的制备方法还包括：
在所述磁性存储模块上方形成间隔排布的多个位线；其中，所述位线沿第二方向延伸，并与沿所述第二方向排布呈列的多个所述磁性存储模块相连接。
本申请的半导体结构及其制备方法至少具有如下有益效果：
在本申请提供的半导体结构及其制备方法中，每个存储单元包括多个垂直型晶体管及位于前述垂直型晶体管上方的磁性存储模块，并且，该多个垂直型晶体管并联设置。这样可以利用多个垂直型晶体管共同驱动该磁性存储模块，即采用垂直型晶体管作为驱动晶体管。如此，垂直型晶体管在垂直方向上具有更多的集成自由度，可增加栅极和源/漏极的设计空间，且尺寸较小，因而能够实现高密度MRAM。并且，本申请采用前述一个磁性存储模块匹配连接多个并联设置的垂直型晶体管的方式，不仅可以利用该多个垂直型晶体管共同产生较大驱动电流，以足以驱动对应的磁性存储模块，还能够在个别垂直型晶体管损坏的情况下基于其他垂直型晶体管来确保磁性存储模块的正常工作。从而可以在提高MRAM分布密度的基础上有效提升MRAM的存储性能及使用可靠性。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一种传统MRAM的截面结构示意图；
图2为一种传统MRAM的立体结构示意图；
图3为本申请一实施例提供的半导体结构的制备方法的流程图；
图4中的(a)图为本申请一实施例中形成第二图案之后所得结构的立体结构示意图，图4中的(b)图为本申请一实施例中形成第二图案之后所得结构的俯视图；
图5中的(a)图为本申请一实施例中形成第一图案之后所得结构的立体结构示意图，图5中的(b)图为本申请一实施例中形成第一图案之后所得结构的俯视图；
图6中的(a)图为本申请一实施例中形成柱状结构之后所得结构的立体结构示意图，图6中的(b)图为本申请一实施例中形成柱状结构之后所得结构的俯视图；
图7中的(a)图示出了形成图形化掩模层之后所得结构的立体结构示意图，图7中的(b)图示出了形成图形化掩模层之后所得结构的俯视图；
图8中的(a)图为本申请一实施例中形成图形化掩模层之后所得结构的立体结构示意图，图8中的(b)图为本申请一实施例中形成图形化掩模层之后所得结构的俯视图；
图9中的(a)图为本申请一实施例中形成源极线之后所得结构的立体结构示意图，图9中的(b)图为本申请一实施例中形成源极线之后所得结构的俯视图；
图10中的(a)图为本申请一实施例中形成环栅介质层之后所得结构在沿图9中aa'方向上的截面结构示意图，图10中的(b)图为本申请一实施例中形成环栅金属层之后所得结构在沿图9中aa'方向上的截面结构示意图，图10中的(c)图为本申请一实施例中形成环栅介质层之后所得结构在沿图9中bb'方向上的截面结构示意图，图10中的(d)图为本申请一实施例中形成环栅金属层之后所得结构在沿图9中bb'方向上的截面结构示意图；
图11为本申请一实施例中形成字线之后所得结构在沿图9中bb'方向上的截面结构示意图；
图12中的(a)图为本申请一实施例中暴露柱状结构的漏极之后所得结构在沿图9中bb'方向上的截面结构示意图，图12中的(b)图为本申请一实施例中暴露柱状结构的漏极之后所得结构的俯视图；
图13中的(a)图为本申请一实施例中步骤S2所得结构的立体图，图13中的(b)图为本申请一实施例中步骤S2所得结构的截面结构示意图；
图14中的(a)图为本申请一实施例中形成存储接触结构之后所得结构的立体结构示意图，图14中的(b)图为本申请一实施例中形成存储接触结构之后所得结构的俯视图；
图15中的(a)图为本申请一实施例中步骤S3所得结构的立体结构示意图，图15中的(b)图为本申请一实施例中步骤S3所得结构的俯视图；
图16中的(a)图为本申请一实施例中形成位线之后所得结构的立体结构示意图，图16中的(b)图为本申请一实施例中形成位线之后所得结构的俯视图；图16中的(a)图亦为本申请实施例提供的半导体结构的立体结构示意图，图16中的(b)图亦为本申请实施例提供的半导体结构的俯视图；
图17为本申请实施例提供的半导体结构中，存储单元的立体结构示意图。
附图标记说明：
1、衬底；101、第一图案；102、第二图案；2、存储单元；201、垂直型晶体管；202、磁性存储模块；203、柱状结构；204、栅极；205、环栅介质层；206、环栅金属层；207A、漏极；207B、源极；208、存储接触结构；3、字线；4、源极线；5、隔离结构；6、位线。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在…上”、“与…连接”其它元件或层时，其可以直接地在其它元件或层上或与其它元件或层连接，或者可以存在居间的元件或层。应当明白，尽管可使用术语第一、第二等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一方向称为第二方向，且类似地，可以将第二方向称为第一方向；第一方向与第二方向为不同方向。
空间关系术语例如“设置于…上”、“位于…上方”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“设置于…上”、“位于…上方”元件或特征将取向为在其它元件或特征“下”。因此，示例性术语“设置于…上”和“位于…上方”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本申请的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本申请的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本申请的范围。
本申请一方面根据一些实施例，提供一种半导体结构的制备方法。
请参阅图3，在其中一个实施例中，半导体结构的制备方法可以包括如下步骤：
S1：提供衬底。
S2：在衬底上形成多个垂直型晶体管。
需要说明的是，上述步骤S2所形成的多个垂直型晶体管应当为并联设置。
S3：在垂直型晶体管上方形成多个磁性存储模块；其中，每个磁性存储模块均与多个垂直型晶体管对应连接，共同构成一个存储单元。
上述实施例提供的半导体结构的制备方法中，在衬底上形成多个垂直型晶体管作为驱动晶体管。垂直型晶体管在垂直方向上具有更多的集成自由度，可增加栅极和源/漏极的设计空间，且尺寸较小，因而能够制备得到高密度MRAM。
并且，在本申请实施例提供的制备方法中，磁性存储模块形成于垂直型晶体管上方，并与多个垂直型晶体管相连接构成存储单元。这样本申请实施例采用前述一个磁性存储模块匹配连接多个并联设置的垂直型晶体管的方式，不仅可以利用该多个垂直型晶体管共同产生较大驱动电流，以足以驱动对应的磁性存储模块，还能够在个别垂直型晶体管损坏的情况下基于其他垂直型晶体管来确保磁性存储模块的正常工作。从而可以在提高MRAM分布密度的基础上有效提升MRAM的存储性能及使用可靠性。
为了更清楚地说明上述半导体结构的制备方法，以下一些实施例结合图4～图16进行了详述。
对于步骤S1，请参阅图4，提供衬底1。
本申请实施例提供的半导体结构的制备方法对于衬底1的材质并不做具体限定。作为示例，衬底1可以包括但不限于硅(Si)衬底、蓝宝石衬底、玻璃衬底、碳化硅(SiC)衬底、氮化镓(GaN)衬底或砷化镓(GaAs)衬底等等中的任意一种或几种。
对于步骤S2，请参阅图4至图13，在衬底1上形成多个垂直型晶体管。其中，多个垂直型晶体管为并联设置。
作为示例，可以采用如下的步骤在衬底1上形成多个垂直型晶体管，比如：如图4至图12所示，在衬底1上形成多个柱状结构203；形成多个柱状结构203之后，在各柱状结构203的侧壁上形成栅极204。
在其中一个实施例中，半导体结构的制备方法还可以包括形成间隔排布的多个字线3的步骤。
具体的，字线3可以沿第一方向延伸，且任一存储单元2中多个垂直型晶体管的栅极204连接同一条字线3。
作为示例，多个柱状结构203在衬底1上的位置分布，可以根据待形成存储单元的位置分布确定。例如，同一存储单元中的多个柱状结构203均匀分布，且同一存储单元中相邻两个柱状结构203之间的距离小于不同存储单元中相邻两个柱状结构203之间的距离；也即，不同存储单元对应的相邻柱状结构203之间具有较大间隔，以利于匹配各存储单元的独立分布。
作为示例，可以采用如下的步骤在衬底1上形成多个柱状结构203，比如：如图4至图5所示，在衬底1上形成沿第二方向延伸的第二图案102以及沿第一方向延伸的第一图案101，第一图案101和第二图案102在衬底1上的正投影可以相交形成网格状的掩模图案。需要说明的是，在本申请实施例中第一方向与第二方向相交。作为示例，第一方向与第二方向的夹角大于0°；譬如，第一方向与第二方向的夹角可以为0°、45°、60°、90°、120°或150°等等。
在形成第一图案101及第二图案102之后，以第一图案101及第二图案102共同作为掩模图案刻蚀衬底1，以将掩模图案转移至衬底1上，从而在衬底1上形成多个柱状结构203，如图6所示。
图4中的(a)图示出了形成第二图案102之后所得结构的立体结构示意图，图4中的(b)图示出了形成第二图案102之后所得结构的俯视图。
图5中的(a)图示出了形成第一图案101之后所得结构的立体结构示意图，图5中的(b)图示出了形成第一图案101之后所得结构的俯视图。
图6中的(a)图示出了形成柱状结构203之后所得结构的立体结构示意图，图6中的(b)图示出了形成柱状结构203之后所得结构的俯视图。
需要说明的是，上述形成第一图案101及形成第二图案102的步骤并无顺序上的限制，也即二者任一在前执行或同时执行，均是允许的。
在其中一个实施例中，处在相邻第二图案102之间的衬底1内可以形成有浅沟槽隔离结构(Shallow Trench Isolation，简称STI)。
本申请对于形成第一图案101及第二图案102的方式并不做具体限定。作为示例，可以采用如下的方法形成第一图案101，比如：采用涂布-固化法、喷墨打印法或沉积法形成覆盖所得结构上表面的光刻胶层；通过掩模、曝光、显影、刻蚀等图形化处理方式，对前述光刻胶层进行图形化处理，得到第一图案101。可以理解，上述方法也可以用于形成第二图案102。
在其中一个实施例中，在衬底1上形成多个柱状结构203之后，半导体结构的制备方法还可以包括在衬底1上形成隔离结构5的步骤。
具体的，如图8所示，隔离结构5可以将衬底1分隔为沿第一方向排布呈行且沿第二方向排布呈列的多个存储区域。其中，位于任一存储区域内的多个柱状结构203为一个存储单元2中各垂直型晶体管的柱状结构203。
本申请提供的半导体结构的制备方法对于隔离结构5的材质并不做具体限定。作为示例，隔离结构5可以包括隔离氧化物层。
本申请对于形成隔离结构5的方式亦不做具体限定。作为示例，可以采用如下的步骤在衬底1上形成隔离结构5，比如：形成图形化掩模层103；图形化掩模层103应当覆盖柱状结构203，且具有用于定义隔离结构5的形状及位置的开口。在形成图形化掩模层103之后，于开口内形成隔离结构5。隔离结构5用于将衬底1分隔为多个存储区域，以对不同存储单元的柱状结构203进行区域分割，隔离结构5的形成厚度可以与柱状结构203的轴向高度相同，或者，隔离结构5的形成厚度可以小于柱状结构203的轴向高度。
如图7所示，图7中的(a)图示出了形成图形化掩模层103之后所得结构的立体结构示意图，图7中的(b)图示出了形成图形化掩模层103之后所得结构的俯视图。
本申请对于图形化掩模层103的材质并不做具体限定。作为示例，图形化掩模层103可以包括但不限于碳(Carbon)层、氮化硅(SiN)层、非晶碳(ACL)层、氮氧化硅(SiON)层及旋涂式硬掩模(Spin-On Hard-Mask，简称SOH)层等等。
本申请一些实施例提供的半导体结构的制备方法中，柱状结构203可以包括导电沟道，以及分别位于导电沟道上下两端的漏极和源极。其中，源极和漏极可以通过对柱状结构203的相应部分进行离子掺杂而形成，并且，源极和漏极之间的部分相应形成导电沟道。
作为示例，如图7所示，源极207B位于柱状结构203的下端，漏极207A位于柱状结构203的上端。
请参阅图9，在其中一个实施例中，在衬底1上形成多个柱状结构203之后(在包括形成隔离结构5的步骤的实施例中，则在形成隔离结构5之后)半导体结构的制备方法还可以包括形成间隔排布的多个源极线4的步骤。
具体的，源极线4可以沿第二方向延伸，且任一存储单元2中多个垂直型晶体管的源极连接同一条源极线4。
在其中一个实施例中，沿第二方向排布呈一列的多个存储单元2中的多个垂直型晶体管的源极可以连接同一条源极线4。
如图9所示，图9中的(a)图示出了形成源极线4之后所得结构的立体结构示意图，图9中的(b)图示出了形成源极线4之后所得结构的俯视图。
本申请对于形成源极线4的方式并不做具体限定。作为示例，可以采用如下的方式形成源极线4，比如：对隔离结构5进行刻蚀以形成源极线开口。在形成源极线开口之后，于所得结构的表面沉积源极线材料层。在形成源极线材料层之后，去除部分高度的源极线材料层，将剩余的源极线材料层作为源极线4。
作为示例，可以通过采用物理气相沉积(Physical Vapor Deposition，简称PVD)工艺、化学气相沉积(Chemical Vapor Deposition，简称CVD)工艺或原子层沉积(AtomicLayer Deposition，简称ALD)工艺等等在所得结构的表面沉积源极线材料层。作为示例，可以采用但不仅限于化学机械抛光(Chemical-Mechanical Polishing，简称CMP)工艺去除部分高度的源极线材料层。
本申请提供的半导体结构的制备方法对于源极线材料层及源极线4的材质均不做具体限定。作为示例，源极线材料层及源极线4的材质均可以包括但不限于钨(W)或钛(Ti)。
请参阅图10～图12，以一个存储区域为例，可以采用如下的步骤在柱状结构203的侧壁上形成栅极204，比如：形成包覆柱状结构203且位于源极线4表面的环栅介质材料层205A；形成环栅介质材料层205A之后，形成位于环栅介质材料层205A表面的环栅金属材料层206A；将环栅介质材料层205A及环栅金属材料层206A图案化，以分别形成环栅介质层205和环栅金属层206(环栅介质层205和环栅金属层206共同构成栅极204)。
此处，环栅介质材料层205A包覆柱状结构203且位于源极线4表面，具体可以为：覆盖柱状结构203顶部及侧壁，且填充相邻柱状结构203之间的部分间隙，以使得位于相邻柱状结构203之间的环栅介质材料层205A顶部低于柱状结构203的顶部预设尺寸。这样有利于在相邻柱状结构203之间预留沟槽，以便于在沟槽内形成环栅金属材料层206A，以及对准刻蚀隔离结构5而形成沿第一方向延伸的字线沟槽，并使得环栅金属材料层206A暴露于该字线沟槽内，从而方便于在字线沟槽内形成与环栅金属层206直接连接的字线3。
如图10所示，图10中的(a)图示出了形成环栅介质材料层205A之后所得结构在沿图9中aa'方向上的截面结构示意图，图10中的(b)图示出了形成环栅金属材料层206A之后所得结构在沿图9中aa'方向上的截面结构示意图，图10中的(c)图示出了形成环栅介质材料层205A之后所得结构在沿图9中bb'方向上的截面结构示意图，图10中的(d)图示出了形成环栅金属材料层206A之后所得结构在沿图9中bb'方向上的截面结构示意图。
本申请对于环栅介质材料层205A的材质并不做具体限定。作为示例，环栅介质材料层205A可以包括但不仅限于环栅氧化物层(譬如，二氧化硅层、高k电介质材料层或其他电介质材料层等等)。本申请对于环栅金属材料层206A的材质亦不做具体限定。作为示例，环栅金属材料层206A的材质可以包括但不仅限于钨或钛。
本申请对于形成环栅介质材料层205的方式亦不做具体限定。作为示例，可以采用包括但不限于化学气相沉积工艺、化学气相沉积工艺、流体化学气相沉积(FlowableChemical Vapor Deposition，简称FCVD)工艺、高密度等离子沉积(High Density Plasma，HDP)工艺、等离子体增强沉积工艺或原子层沉积工艺等等中的任意一种方式形成环栅介质材料层205。本申请对于形成环栅金属材料层206的方式亦不做具体限定。作为示例，可以采用但不限于物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成环栅金属材料层206。
在其中一个实施例中，请参阅图11，可以在形成环栅金属材料层206之后，且将环栅介质材料层205A及环栅金属材料层206A图案化，以形成栅极204之前，半导体结构的制备方法还可以包括：在相邻柱状结构203之间的间隙内于环栅金属材料层206A表面形成字线材料层3A。
相应地，请参阅图12，在将环栅介质材料层205A及环栅金属材料层206A图案化的过程中，同步刻蚀字线材料层3A，可以在相邻柱状结构203之间形成沿第一方向延伸的字线3。如此，在形成环栅介质层205、环栅金属层206及字线3之后，可以暴露出柱状结构203的漏极207A。
如图11所示，图11示出了形成字线材料层3A之后所得结构在沿图9中bb'方向上的截面结构示意图。如图12所示，图12示出了暴露柱状结构203的漏极207A之后所得结构在沿图9中bb'方向上的截面结构示意图。图12还示出了位于柱状结构203下端的源极207B。
本申请提供的半导体结构的制备方法对于字线3的材质并不做具体限定。作为示例，字线3的材质可以包括但不限于氮化钛(TiN)、钛、硅化钨(Si2W)或钨等等中的任意一种或几种。
请参阅图13，图13中的(a)图示出了本申请一实施例中步骤S2所得结构的立体图，图13中的(b)图示出了本申请一实施例中步骤S2所得结构的截面结构示意图。
请参阅图14，在其中一个实施例中，在形成多个磁性存储模块202之前，半导体结构的制备方法还可以包括形成存储接触结构208的步骤。
具体的，可以在任一存储单元2中的多个垂直型晶体管的上方形成存储接触结构208。
此处，同一个存储单元2中的多个垂直型晶体管可以共同连接一个存储接触结构208。并且，存储接触结构208可以覆盖或部分覆盖对应存储单元2中各垂直型晶体管的漏极207A顶部，以实现连接。
在其中一个实施例中，每个存储单元2中设置有四个垂直型晶体管，且四个垂直型晶体管分布于正方形的四个顶点处；相应地，存储接触结构208在衬底1上的正投影呈正方形，可以与四个垂直型晶体管的漏极207A顶部接触连接。但并不仅限于此，匹配多个垂直型晶体管的数量及分布位置，存储接触结构208也可以采用其他的形状。
如图14所示，图14中的(a)图示出了形成存储接触结构208之后所得结构的立体结构示意图，图14中的(b)图示出了形成存储接触结构208之后所得结构的俯视图。
请参阅图15，在步骤S3中，在垂直型晶体管上方形成多个磁性存储模块202。
作为示例，一个磁性存储模块202可以与多个垂直型晶体管对应连接，例如与四个垂直型晶体管对应连接，以共同构成一个存储单元2。
如图15所示，图15中的(a)图示出了步骤S3所得结构的立体结构示意图，图15中的(b)图示出了步骤S3所得结构的俯视图。
作为示例，如图15所示，可以在形成存储接触结构208的基础上，采用如下的方式在垂直型晶体管上方形成多个磁性存储模块202，比如：在各存储接触结构208上方形成磁性存储模块202，以使磁性存储模块202通过存储接触结构208与对应多个垂直型晶体管的漏极207A相连接。
请参阅图16，在其中一个实施例中，半导体结构的制备方法还可以包括形成位线6的步骤。
具体的，可以在磁性存储模块202的上方形成间隔排布的多个位线6；其中，位线6可以沿第二方向延伸，并与沿第二方向排布呈列的多个磁性存储模块202相连接。
如图16所示，图16中的(a)图示出了形成位线6之后所得结构的立体结构示意图，图16中的(b)图示出了形成位线6之后所得结构的俯视图。
本申请提供的半导体结构的制备方法对于位线6的材质并不做具体限定。作为示例，位线6的材质可以包括但不仅限于钨(W)。
另一方面，本申请还根据一些实施例，提供一种半导体结构，可以采用前述一些实施例中的制备方法制备获得。
请继续参阅图16，图16中的(a)图亦为本申请实施例提供的半导体结构的立体结构示意图，图16中的(b)图亦为本申请实施例提供的半导体结构的俯视图。
在其中一个实施例中，半导体结构可以包括衬底1，以及设置于衬底1上的多个存储单元2。
如图17所示，存储单元2可以包括垂直型晶体管及磁性存储模块202；其中，垂直型晶体管的个数可以为多个，均设置于衬底1上；磁性存储模块202位于垂直型晶体管上方，且各磁性存储模块202均与多个垂直型晶体管相连接。
需要说明的是，本申请提供的半导体结构中的多个垂直型晶体管应当为并联设置。
在上述实施例提供的半导体结构中，采用的驱动晶体管为垂直型晶体管，垂直型晶体管在垂直方向上具有更多的集成自由度，可增加栅极204和源/漏极207A的设计空间，且尺寸较小，因而能够实现高密度MRAM；并且，磁性存储模块202与多个并联设置的垂直型晶体管相连接，通过多个垂直型晶体管共同产生较大驱动电流，足以驱动磁性存储模块202。此外，还能够在个别垂直型晶体管损坏的情况下基于其他垂直型晶体管来确保磁性存储模块的正常工作。从而可以提高MRAM的分布密度，以及有效提升MRAM的存储性能及使用可靠性。
本申请实施例提供的半导体结构对于磁性存储模块202的形式并不做具体限定。作为示例，磁性存储模块202可以为呈柱状设置的磁隧道结(Magnetic Tunnel Junction，简称MTJ)。可选的，MTJ可以包括沿远离衬底的方向层叠设置的自由层(free layer)、固定层(fixed la yer)和氧化层(Tunneling oxide)。但并不仅限于此，其他类型的存储模块也可适用。
本申请实施例提供的半导体结构对于衬底1的材质并不做具体限定。作为示例，衬底1可以包括但不限于硅衬底、蓝宝石衬底、玻璃衬底、碳化硅衬底、氮化镓衬底或砷化镓衬底等等中的任意一种或几种。
请继续参阅图16，在其中一个实施例中，多个存储单元2可以沿第一方向排布呈行，沿第二方向排布呈列。
上述实施例提供的半导体结构还可以包括位于相邻行以及相邻列存储单元2之间的隔离结构5。
本申请提供的半导体结构对于隔离结构5的材质并不做具体限定。作为示例，隔离结构5可以包括隔离氧化物层。
请继续参阅图16，在其中一个实施例中，半导体结构还可以包括多个沿第一方向延伸且间隔排布的字线3。
作为示例，如图16所示，垂直型晶体管可以包括柱状结构203及设置于柱状结构203侧壁上的栅极204。柱状结构203可以包括导电沟道及分别位于导电沟道上下两端的漏极和源极，其中，源极和漏极可以通过对柱状结构203的相应部分进行离子掺杂而形成，并且，源极和漏极之间的部分相应构成导电沟道。
作为示例，源极位于柱状结构203的下端，漏极位于柱状结构203的上端。
作为示例，同一存储单元2中的多个垂直型晶体管用于共同驱动一个磁性存储模块202，同一存储单元2中的多个垂直型晶体管的栅极204可以连接同一条字线3。
在其中一个实施例中，沿第一方向排布呈一行的多个存储单元2中的多个垂直型晶体管的栅极204可以连接同一条字线3。
本申请提供的半导体结构对于字线3的材质并不做具体限定。作为示例，字线3的材质可以包括但不限于氮化钛、钛、硅化钨或钨等等中的任意一种或几种。
请继续参阅图16，在其中一个实施例中，存储单元2中的多个垂直型晶体管可以以栅极204连接的字线3为对称轴左右对称设置。
上述实施例提供的半导体结构对于各存储单元2中垂直型晶体管的个数并不做具体限定，只要能够对称设置即可。如图16所示，图16示出了本申请一实施例中存储单元2包括四个垂直型晶体管的情况。
本申请提供的半导体结构对于栅极204在衬底1上正投影外轮廓的形状并不做具体限定。作为示例，栅极204在衬底1上的正投影外轮廓可以呈多边形。
在其中一个实施例中，当栅极204在衬底1上的正投影外轮廓呈多边形时，栅极204可以具有与多边形各边一一对应的侧面，此时栅极204应当有至少一个侧面与字线3面接触，以实现栅极204与字线3的连接。
此外，在一些实施例中，栅极204在衬底1上的正投影外轮廓也可以呈圆形或椭圆形，如此，字线3还可以采用包覆栅极204侧壁的方式设置。
请继续参阅图16，在其中一个实施例中，半导体结构还可以包括多个沿第二方向延伸且间隔排布的源极线4。
作为示例，同一存储单元2中的多个垂直型晶体管用于共同驱动一个磁性存储模块202，同一存储单元2中的多个垂直型晶体管的源极可以连接同一条源极线4。
在其中一个实施例中，沿第二方向排布呈一列的多个存储单元2中的多个垂直型晶体管的源极可以连接同一条源极线4。
本申请提供的半导体结构对于源极线4的材质并不做具体限定。作为示例，源极线4的材质可以包括但不限于钨或钛。
请继续参阅图16，在其中一个实施例中，存储单元2中的多个垂直型晶体管可以以源极连接的源极线4为对称轴左右对称设置。
在其中一个实施例中，当栅极204在衬底1上的正投影外轮廓呈多边形时，源极可以具有与多边形各边一一对应的侧面，此时源极应当有至少一个侧面与源极线4面接触。
由上，本申请实施例中，同一存储单元2中的多个垂直型晶体管可以共用同一条字线3以及同一条源极线4，以便于实现该多个垂直型晶体管的同步驱动，以及简化存储单元2的结构，以提升存储单元2的分布密度。
请继续参阅图16，在其中一个实施例中，半导体结构还可以包括多个存储接触结构208。
在上述实施例提供的半导体结构中，磁性存储模块202可以通过存储接触结构208与对应的多个垂直型晶体管的漏极207A相连接。
请继续参阅图16，在其中一个实施例中，半导体结构还可以包括间隔排布的多个位线6。
具体的，位线6位于磁性存储模块202上方，并沿第二方向延伸。
在上述实施例提供的半导体结构中，位线6可以与沿第二方向排布呈列的多个磁性存储模块202相连接。
本申请提供的半导体结构对于位线6的材质并不做具体限定。作为示例，位线6的材质可以包括但不仅限于钨(W)。
需要注意的是，本申请实施例中的半导体结构的制备方法均可用于制备对应的半导体结构，故而方法实施例与结构实施例之间的技术特征，在不产生冲突的前提下可以相互替换及补充，以使得本领域技术人员能够获悉本申请的技术内容。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (18)

1.一种半导体结构，其特征在于，包括衬底以及设置于所述衬底上的多个存储单元；其中，所述存储单元包括：
多个垂直型晶体管，设置于所述衬底上；
磁性存储模块，位于所述垂直型晶体管上方，并与多个所述垂直型晶体管相连接；
其中，多个所述垂直型晶体管为并联设置。
2.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括间隔排布的多个字线；所述字线沿第一方向延伸；其中，
所述垂直型晶体管包括柱状结构以及设置于所述柱状结构侧壁上的栅极；任一所述存储单元中多个所述垂直型晶体管的所述栅极连接同一条所述字线。
3.根据权利要求2所述的半导体结构，其特征在于，所述存储单元中的多个所述垂直型晶体管以所述栅极连接的所述字线为对称轴左右对称设置。
4.根据权利要求2所述的半导体结构，其特征在于，所述栅极在所述衬底上的正投影外轮廓呈多边形；所述栅极具有与所述多边形各边一一对应的侧面；所述栅极的至少一个侧面与所述字线面接触。
5.根据权利要求2所述的半导体结构，其特征在于，所述半导体结构还包括间隔排布的多个源极线；所述源极线沿第二方向延伸，所述第二方向与所述第一方向相交；其中，
所述柱状结构包括导电沟道以及分别位于所述导电沟道上下两端的漏极和源极；任一所述存储单元中多个所述垂直型晶体管的所述源极连接同一条所述源极线。
6.根据权利要求5所述的半导体结构，其特征在于，所述第一方向与所述第二方向的夹角大于0°。
7.根据权利要求5所述的半导体结构，其特征在于，所述存储单元中的多个所述垂直型晶体管以所述源极连接的所述源极线为对称轴左右对称设置。
8.根据权利要求5所述的半导体结构，其特征在于，所述柱状结构在所述衬底上的正投影外轮廓呈多边形；所述源极具有与所述多边形各边一一对应的侧面；所述源极的至少一个侧面与所述源极线面接触。
9.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括多个存储接触结构；
所述磁性存储模块通过所述存储接触结构与对应多个所述垂直型晶体管的漏极相连接。
10.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括间隔排布的多个位线；所述位线位于所述磁性存储模块上方并沿第二方向延伸；所述位线与沿所述第二方向排布呈列的多个所述磁性存储模块相连接。
11.根据权利要求1至10中任一项所述的半导体结构，其特征在于，多个所述存储单元沿第一方向排布呈行，沿第二方向排布呈列；
所述半导体结构还包括：位于相邻行以及相邻列所述存储单元之间的隔离结构。
12.一种半导体结构的制备方法，其特征在于，包括：
提供衬底；
在所述衬底上形成多个垂直型晶体管；
在所述垂直型晶体管上方形成多个磁性存储模块；其中.，一个所述磁性存储模块与多个所述垂直型晶体管对应连接，共同构成一个存储单元；
其中，多个所述垂直型晶体管为并联设置。
13.根据权利要求12所述的半导体结构的制备方法，其特征在于，所述在所述衬底上形成多个垂直型晶体管，包括：
在所述衬底上形成多个柱状结构；在所述柱状结构的侧壁上形成栅极；
所述半导体结构的制备方法还包括：
形成间隔排布的多个字线；其中，所述字线沿第一方向延伸；任一所述存储单元中多个所述垂直型晶体管的所述栅极连接同一条所述字线。
14.根据权利要求13所述的半导体结构的制备方法，其特征在于，所述第一方向与所述第二方向的夹角大于0°。
15.根据权利要求13所述的半导体结构的制备方法，其特征在于，所述柱状结构包括导电沟道以及分别位于所述导电沟道上下两端的漏极和源极；
在所述衬底上形成多个柱状结构之后，且在所述柱状结构的侧壁上形成栅极之前，所述半导体结构的制备方法还包括：
形成间隔排布的多个源极线；其中，所述源极线沿第二方向延伸，所述第二方向与所述第一方向相交；任一所述存储单元中多个所述垂直型晶体管的所述源极连接同一条所述源极线。
16.根据权利要求15所述的半导体结构的制备方法，其特征在于，在所述衬底上形成多个柱状结构之后，且在形成间隔排布的多个源极线之前，所述半导体结构的制备方法还包括：
在所述衬底上形成隔离结构，所述隔离结构将所述衬底分隔为沿所述第一方向排布呈行且沿所述第二方向排布呈列的多个存储区域；其中，位于任一个所述存储区域内的多个所述柱状结构为一个所述存储单元中各所述垂直型晶体管的柱状结构。
17.根据权利要求12至16中任一项所述的半导体结构的制备方法，其特征在于，在所述垂直型晶体管上方形成多个所述磁性存储模块之前，所述半导体结构的制备方法还包括：
在任一所述存储单元中多个所述垂直型晶体管的上方形成存储接触结构；
所述在所述垂直型晶体管上方形成多个磁性存储模块，包括：
在任一所述存储接触结构上方形成所述磁性存储模块，以使所述磁性存储模块通过所述存储接触结构与对应多个所述垂直型晶体管的漏极相连接。
18.根据权利要求12至16中任一项所述的半导体结构的制备方法，其特征在于，所述半导体结构的制备方法还包括：
在所述磁性存储模块上方形成间隔排布的多个位线；其中，所述位线沿第二方向延伸，并与沿所述第二方向排布呈列的多个所述磁性存储模块相连接。
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