CN114982156B - 具有数字预失真(dpd)选项的收发器电路 - Google Patents

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Abstract

一种系统(100)包含：主机处理器(102)；收发器(104)，其耦合到所述主机处理器(102)；及功率放大器(126A‑126N)，其耦合到所述收发器(104)的输出。所述收发器(104)包含具有数字预失真(DPD)逻辑的传输链，所述DPD逻辑经配置以：对由所述传输链接收的传输数据(107)执行DPD校正操作；基于所述经执行DPD校正操作来输出经校正传输数据(109A‑109N)，其中所述经输出的经校正传输数据(109A‑109N)提供给所述功率放大器(126A‑126N)。

Description

具有数字预失真(DPD)选项的收发器电路
背景技术
电子装置及集成电路(IC)技术的普及导致IC产品的商业化。随着新电子装置的开发及IC技术的进步，新IC产品被商业化。电子装置中需要的一个实例IC产品是收发器。在无线基站中使用实例收发器，其中所述收发器的传输链耦合到功率放大器(PA)以将信号放大到目标输出功率(例如，1W到20W)。PA具有高达-20dBc的显著非线性度，这导致带外发射及带内信号失真。
为了改进PA的非线性度及效率，已使用数字预失真(DPD)算法，其中DPD算法使传输基带信号预失真使得PA的输出更加线性。随着时间推移，需要更新用于DPD校正操作的DPD算法以适应变化。DPD算法的更新涉及大量数据。DPD校正操作也表示大量处理。随着系统(例如基站)中的传输链及天线的数目增加，执行DPD更新及校正操作涉及越来越多的功率量、功耗及延时问题。
发明内容
根据本说明书的至少一个实施例，一种系统包括：主机处理器；收发器，其耦合到所述主机处理器；及功率放大器，其耦合到所述收发器的输出。所述收发器经配置以：对从传输链接收的传输数据执行DPD校正操作；及基于所述经执行DPD校正操作来输出经校正传输数据。所述经输出的经校正传输数据提供给所述功率放大器。
根据本说明书的至少一个实施例，一种收发器电路包括：通信接口；内插器，其耦合到所述通信接口；及DPD逻辑，其耦合到所述内插器。所述收发器电路还包含耦合到所述DPD逻辑的输出的传输链。
根据本说明书的至少一个实施例，一种集成电路包括：主机装置端子；通信接口，其耦合到所述主机装置端子；DPD逻辑，其耦合到所述通信接口；及传输链，其耦合到所述DPD逻辑的输出。所述DPD逻辑经配置以：如果已接收到DPD绕过指示符，那么绕过对从所述主机装置端子接收的传输数据进行DPD校正操作；及如果未接收到DPD绕过指示，那么对从所述主机装置端子接收的传输数据执行DPD校正操作。
附图说明
图1是展示根据实例实施例的系统的框图。
图2是展示根据实例实施例的另一系统的图。
图3是展示根据实例实施例的另一系统的图。
图4A-4C是展示根据实例实施例的数字预失真(DPD)配置简档(profile)数据编码选项的图。
图5A是展示根据实例实施例的用于数据传送以将DPD配置简档数据从主机装置递送到收发器电路的帧结构的图。
图5B是展示根据实例实施例的用于数据传送以将数据样本从收发器电路递送到主机装置的帧结构的图。
图6A-6C是展示根据实例实施例的DPD配置简档数据解码选项的图。
具体实施方式
本文中描述具有数字预失真(DPD)选项的收发器电路。在一些实例实施例中，所描述收发器电路是具有主机装置或处理器、收发器电路、功率放大器及天线的通信系统(例如，基站或其它无线通信链路)的部分，其中收发器电路的DPD选项促进与不同主机装置的兼容性且改进功率放大器(PA)的输出线性度及效率。
在一些实例中，主机装置经配置以将传输数据提供给收发器电路的传输链及/或处置从收发器电路的接收链提供的接收数据。在一个实例场景中，主机装置经配置以执行DPD估计操作且将更新(例如，DPD配置简档)提供给收发器电路，所述收发器电路对传输数据执行DPD校正操作。在这种场景中(其中由主机装置及收发器电路执行不同DPD操作)，需要在主机装置与收发器电路之间传送大量数据，从而导致DPD更新的延时问题。在这种场景中需要的一种类型的数据传送涉及将经更新DPD配置数据(例如，呈不同查找表或LUT的形式的DPD配置简档)从主机装置传送到收发器电路，如上所述。在这种场景中需要的另一类型的数据传送涉及将数据样本(例如，来自功率放大器输出的数据样本、在DPD校正之前的数据样本及在DPD校正之后的数据样本)从收发器电路传送到主机装置，其中主机装置使用数据样本来执行DPD估计操作。这两种数据传送增加DPD更新的延时，这可导致PA输出的更高非线性度、更高的PA低效及增加的带外发射。
为了增加主机装置与收发器电路之间的数据传送速度，需要高速通信接口。用于主机装置与收发器电路之间的DPD相关数据传送的一种可用通信接口是串行外围接口(SPI)。假设速度是25MHz，那么使用SPI进行DPD相关数据传送的开销使DPD更新增加显著开销(近似25％的开销)。因此，在一些实例实施例中，主机装置及收发器使用串行器/解串行器(SERDES)通路(例如，JESD接口的部分)进行DPD相关数据传送。
在一个实例中，从主机装置到收发器电路的DPD相关数据传送涉及由主机装置使用截断及级联电路系统以截断传输位的总数(例如，针对每一数据传送从16个传输数据位截断到14个或更少的位)且级联DPD配置简档位(例如，针对所述数据传送中的每一者添加2个或更多的DPD配置简档位)以替换经截断传输位来准备数据传送。在这种情况下，收发器电路经配置以从包含在来自主机装置的数据传送中的经级联位恢复DPD配置简档。一旦被恢复，DPD配置简档就可供收发器电路的DPD逻辑使用以执行DPD校正操作。
在另一实例中，收发器同步地捕获反馈接收器输出处的数据样本块、DPD校正器输入处的数据样本块及DPD校正器输出处的数据样本块。在这个实例中，经捕获数据样本传送到主机装置以实现如本文中所描述的DPD估计。从收发器电路到主机装置的DPD相关数据传送涉及由收发器电路使用截断及级联电路系统以截断接收位的总数(例如，针对每一数据传送从16个接收数据位截断到14个或更少的位)且级联数据样本位(例如，添加2个或更多的DPD数据样本位)以替换经截断接收位来准备数据传送。在这种情况下，主机装置经配置以从包含在来自收发器电路的数据传送中的经级联位恢复数据样本。一旦被恢复，数据样本就可供主机装置使用以执行DPD估计操作。
在其它实例中，收发器电路经配置以执行所有DPD估计及DPD校正操作。作为另一替代方案，主机装置能够执行所有DPD估计及DPD校正操作。在此情况下，收发器电路能够绕过执行DPD校正操作及/或DPD估计操作。作为另一替代方案，在主机装置与收发器电路之间划分DPD估计操作。作为另一替代方案，在主机装置与收发器电路之间划分DPD校正操作。根据需要，使用如本文中所描述的截断及级联来准备数据传送以加速从主机装置到收发器电路及/或从收发器电路到主机装置的DPD相关数据传送。另一选项是用SPI数据传送补充本文中所描述的经加速DPD相关数据传送。为了提供更好的理解，如下使用图来描述各种收发器电路选项、DPD选项及相关系统。
图1是展示根据实例实施例的系统100的框图。在一些实例实施例中，系统100是基站或其它无线通信装置。如所展示，系统100包含耦合到射频(RF)收发器104的主机装置102(例如，主机处理器)。在图1的实例中，RF收发器104包含第一通信接口106(例如，JESD接口)及第二通信接口108(例如，SPI接口)。具体来说，RF收发器104包含用于经由第一通信接口106进行通信的主机装置端子105A及105B，其中主机装置端子105A用于从主机装置102接收数据传送，且其中主机装置端子105B用于将数据传送发送到主机装置102。在一些实例实施例中，第一通信接口106经配置以对用于经由主机装置端子105B从RF收发器104传输到主机装置102的数据传送进行编码。而且，第一通信接口106经配置以对经由主机装置端子105B从主机装置102接收到RF收发器104的数据传送进行解码。在一些实例实施例中，经解码数据传送包含递送到RF收发器104的DPD选项110的传输数据107(例如，I及Q数据)。
如所展示，DPD选项110包含校正器选项112、估计器选项114、数据捕获选项116、DPD配置简档117及绕过选项118。在一些实例中，DPD选项110表示经配置以执行本文中所描述的选项的电路系统。更具体来说，校正器选项112涉及基于DPD配置简档117(例如，LUT)来对传输数据执行DPD校正。估计器选项114涉及基于数据样本(例如，在DPD校正操作之前的数据样本、在DPD校正操作之后的数据样本及来自功率放大器输出的反馈的数据样本)来产生新DPD配置简档117。一旦新DPD配置简档117可用，校正器选项112就使用新DPD配置简档117来执行经更新DPD校正操作。数据捕获选项116涉及数据捕获操作以获得数据样本(例如，在DPD校正操作之前的数据样本、在DPD校正操作之后的数据样本及来自功率放大器输出的反馈的数据样本)。绕过选项118涉及绕过校正器选项112、估计器选项114及/或数据捕获选项116中的一或多者。
如所展示，RF收发器104还包含耦合到DPD选项110的传输链120A-120N。当使用校正选项112时，传输链120A-120N中的一或多者中的每一者经配置以使用经校正传输数据109A-109N以产生模拟信号121A-121N以供RF收发器104外部的PA 126A-126N传输。即使不使用校正器选项112，传输链120A-120N中的一或多者也能够基于经校正传输数据来将模拟信号121A-121N递送到一或多个PA 126A-126N，其中DPD校正操作是由主机装置102执行。在一个实例中，主机装置102是处理器芯片，且RF收发器104是与主机装置102、PA 126A及天线128A-128N分离的集成电路(IC)。如所展示，PA 126A-126N耦合到天线128A-128N以传播无线信号，其中主机装置102及/或RF收发器104的DPD操作改进PA效率、输出线性度及带外发射。
如所展示，来自PA 126A-126N的输出123A-123N还经由经配置以接收输出123A-123N的功率放大器端子125A-125N提供给RF收发器104的反馈路径122A-122N。当使用数据捕获选项116时，捕获来自反馈路径122A-122N中的一或多者的反馈数据127A-127N的数据样本。在一个实例中，当使用数据捕获选项116时，捕获在DPD校正操作之前的传输数据107的数据样本及经校正传输数据109A-109A(在DPD校正操作之后)的数据样本。
在图1的实例中，RF收发器104还包含耦合到天线128A-128N的多个接收链124A-124N，其中接收链124A-124N的输出耦合到相应的降频转换器及抽取器125A-125N。如图1中所表示，抽取器125A-125N的输出提供给第一通信接口106及/或第二通信接口108。
在一个实例中，从主机装置102到RF收发器104的DPD相关数据传送涉及由主机装置102使用截断及级联电路系统以截断传输位的总数(例如，针对每一数据传送从16个传输数据位截断到14个或更少的位)且级联DPD配置简档位(例如，针对所述数据传送中的每一者添加2个或更多的DPD配置简档位)以替换经截断传输位来准备数据传送。在这种情况下，RF收发器104的第一通信接口106经配置以从包含在来自主机装置102的数据传送中的经级联位恢复DPD配置简档。一旦被恢复，DPD配置简档就可供RF收发器104的DPD逻辑使用以执行DPD校正操作。
在另一实例中，从RF收发器104到主机装置102的DPD相关数据传送涉及由RF收发器104的第一通信接口106使用截断及级联电路系统以截断接收位的总数(例如，针对每一数据传送从16个接收数据位截断到14个或更少)且与数据样本位级联(例如，添加2个或更多数据样本位)以替换经截断接收位来准备数据传送。在这种情况下，主机装置102经配置以从包含在来自RF收发器104的数据传送中的经级联位恢复数据样本。一旦被恢复，数据样本就可供主机装置102使用以执行DPD估计操作。
在其它实例中，RF收发器104经配置以执行所有DPD估计及DPD校正操作。作为另一替代方案，主机装置102能够执行所有DPD估计及DPD校正操作。在此情况下，RF收发器104能够绕过执行DPD校正操作及/或DPD估计操作。作为另一替代方案，在主机装置102与RF收发器104之间划分DPD估计操作。作为另一替代方案，在主机装置102与收发器电路104之间划分DPD校正操作。根据需要，使用如本文中所描述的截断及级联来准备数据传送以加速从主机装置102到RF收发器104及/或从RF收发器104到主机装置102的DPD相关数据传送。另一选项是用第二通信接口108的DPD相关数据传送(例如，SPI数据传送)补充第一通信接口106(例如，JESD接口)的经加速DPD相关数据传送。
图2是展示根据实例实施例的另一系统200(图1中的系统100的实例)的图。在一些实例实施例中，系统200是基站或其它无线通信装置。如所展示，系统200包含基带专用IC(ASIC)102A(图1中的主机装置102的实例)。基带ASIC 102A耦合到收发器电路104A(图1中的RF收发器104的实例)。在图2的实例中，收发器电路104A包含具有经配置以执行图1中所描述的DPD选项110的DPD逻辑204的数字前端206。数字前端206的其它实例操作包含通信接口操作以加速如本文中所描述的DPD相关数据的数据传送。数字前端206的其它操作包含从基带ASIC 102A接收的传输数据的内插及升频转换。如所展示，数字前端206耦合到RF数/模转换器(DAC)208，所述RF DAC将来自数字前端206的数字传输数据转换为模拟信号。RF DAC208的输出提供给数字步进衰减器(DSA)块210。
在图2的实例中，DSA块210的输出从收发器电路104A递送到PA 212，所述PA放大来自DSA块210的信号。在传输操作期间，从PA 212输出的信号经由传输/接收开关214提供给天线216。来自PA 212的输出也提供给DPD逻辑204及/或基带ASIC102A以通过使用反馈接收器以对PA输出进行采样而在DPD估计操作中进行使用。在接收操作期间，来自天线216的信号经由传输/接收开关214递送到低噪声放大器(LNA)218。如所展示，LNA 218耦合到另一DSA块220，其中DSA块220的输出提供给RF模/数转换器(ADC)222以产生数字接收数据。来自RF ADC 222的数字接收数据提供给数字前端224，所述数字前端提供通信接口以将数字接收数据递送到基带ASIC 102A。
在一个实例中，从基带ASIC 102A到收发器电路104A的DPD相关数据传送涉及由基带ASIC 102A使用截断及级联电路系统以截断传输位的总数(例如，针对每一数据传送从16个传输数据位截断到14个或更少的位)、与DPD配置简档位级联(例如，针对所述数据传送中的每一者添加2个或更多的DPD配置简档位)以替换经截断传输位来准备数据传送。在这种情况下，收发器电路104A的数字前端206经配置以从包含在来自基带ASIC 102A的数据传送中的经级联位恢复DPD配置简档。一旦被恢复，DPD配置简档就可供DPD逻辑204使用以执行DPD校正操作。
在另一实例中，从收发器电路104A到基带ASIC 102A的DPD相关数据传送涉及由数字前端224使用截断及级联电路系统以截断接收位的总数(例如，针对每一数据传送从16个接收数据位截断到14个或更少)、与数据样本位级联(例如，添加2个或更多数据样本位)以替换经截断接收位来准备数据传送。在这种情况下，基带ASIC 102A经配置以从包含在来自收发器电路104A的数据传送中的经级联位恢复数据样本。一旦被恢复，数据样本就可供基带ASIC 102A使用以执行DPD估计操作。
在其它实例中，收发器电路104A经配置以执行所有DPD估计及DPD校正操作。作为另一替代方案，基带ASIC 102A能够执行所有DPD估计及DPD校正操作。在此情况下，收发器电路104A能够绕过执行DPD校正操作及/或DPD估计操作。作为另一替代方案，在基带ASIC102A与收发器电路104A之间划分DPD估计操作。作为另一替代方案，在基带ASIC 102A与收发器电路104A之间划分DPD校正操作。根据需要，使用如本文中所描述的截断及级联来准备数据传送以加速从基带ASIC 102A到收发器电路104A及/或从收发器电路104A到基带ASIC102A的DPD相关数据传送。另一选项是用数字前端206及/或数字前端224的第二通信接口(例如，JESD接口)的DPD相关数据传送补充包含在数字前端206及/或数字前端224中的第一通信接口(例如，JESD接口)的经加速DPD相关数据传送。
图3是展示根据实例实施例的另一系统300(图1及2的系统100及200的实例)的图。在一些实例实施例中，系统300是基站或其它无线通信装置。如所展示，系统300包含耦合到收发器电路104B(图1中的RF收发器104或图2中的收发器电路104A的实例)的现场可编程门阵列(FPGA)102B(图1中的主机装置102或图2中的基带ASIC 102A的实例)。在图3的实例中，收发器电路104B包含经配置以经由高速数字通信接口，例如JESD接口从FPGA 102B接收通信的主机装置端子305。
在图3的实例中，收发器电路104B包含耦合到主机装置端子305的第一传输链302A，其中第一传输链302A包含耦合到FPGA 102B的JESD接口的第一任选内插器304，其中JESD接口用以将数据从FPGA 102B传输到收发器电路104B。第一传输链302A还包含波峰因数降低(CFR)块306及第二内插器308。如所展示，第二内插器308耦合到经配置以对经由JESD接口接收的传输数据执行DPD校正操作的DPD校正器310。DPD校正器310的输出提供给传输数字升频转换器(DUC)316。在图3的实例中，RF DAC 318(图2中的RF DAC 208的实例)及DSA块320(图2中的DSA块210的实例)跟随第一传输链302A的传输DUC 316。如所展示，DSA块320的输出提供给PA 212A(图2中的PA 212的实例)。根据需要，额外传输链(例如，传输链302B)被包含在收发器电路104B中。如所展示，收发器链302A及302B的输出提供给带通滤波器326，所述带通滤波器耦合到天线216。
在图3的实例中，收发器电路300还包含经配置以捕获在DPD校正器310之前及DPD校正器310之后的数据样本的捕获子系统312。捕获子系统312还经配置以捕获来自从PA212A延伸的反馈路径的数据样本。具体来说，来自PA 212A的输出321经由耦合到例如RFADC 322及反馈数据降频转换器(FB DDC)324的反馈路径组件的PA端子323反馈到收发器电路300，其中捕获子系统312获得FB DDC 324的输出处的数据样本。在一些实例中，同时捕获DPD校正器310的输入处的数据样本、DPD校正器310的输出处的数据样本及FB DDC 324的输出处的数据样本。在图3中还表示耦合到FB DDC 324的抽取器314。
如图3中所表示，在抽取器314与FPGA 102A之间是另一JESD接口，其用以将数据从收发器电路104B传送到FPGA 102B。在FB DDC 324与FPGA 102B之间表示另一通信接口以实现从FB DDC 324到FPGA 102B的数据传送。而且，在DPD校正器310与FPGA 102A之间表示SPI接口，其中SPI接口用以将DPD配置简档数据以DPD系数的形式从FPGA 102B传送到DPD校正器310。而且，在捕获子系统312与FPGA 102A之间表示SPI接口，其中SPI接口用以将数据样本从捕获子系统312传送到FPGA 102B。
在一个实例中，从FPGA 102B到收发器电路104B的DPD相关数据传送涉及由FPGA102B使用截断及级联电路系统以截断传输位的总数(例如，针对每一数据传送从16个传输数据位截断到14位或更少的位)、与DPD配置简档位级联(例如，针对所述数据传送中的每一者添加2个或更多的DPD配置简档位)以替换经截断传输位来准备数据传送。在这个实例中，从FPGA 102B到收发器电路104B的数据传送是经由JESD接口(在FPGA 102B与内插器304之间)执行。收发器电路104B经配置以从包含在来自FPGA 102B的数据传送中的经级联位恢复DPD配置简档。一旦被恢复，DPD配置简档就可供DPD校正器310使用以执行DPD校正操作。
在另一实例中，从收发器电路104B到FPGA 102B的DPD相关数据传送涉及由收发器电路104B使用截断及级联电路系统以截断接收位的总数(例如，针对每一数据传送从16个接收数据位截断到14个或更少)、与数据样本位级联(例如，添加2个或更多数据样本位)以替换经截断接收位来准备数据传送。在这个实例中，从收发器电路104B到FPGA 102B的数据传送是经由JESD接口(在抽取器314与FPGA 102B之间)执行。FPGA 102B经配置以从包含在来自收发器电路104B的数据传送中的经级联位恢复数据样本。一旦被恢复，数据样本就可供FPGA 102B使用以执行DPD估计操作。
在其它实例中，收发器电路104B经配置以执行所有DPD估计及DPD校正操作。作为另一替代方案，FPGA 102A能够执行所有DPD估计及DPD校正操作。在此情况下，收发器电路104B能够绕过执行DPD校正操作及/或DPD估计操作(例如，如由来自FPGA 102B的DPD绕过用信号通知)。作为另一替代方案，在FPGA 102B与收发器电路104B之间划分DPD估计操作。作为另一替代方案，在FPGA 102B与收发器电路104B之间划分DPD校正操作。根据需要，使用如本文中所描述的截断及级联来准备数据传送以加速从FPGA 102B到收发器电路104B及/或从收发器电路104B到FPGA 102B的DPD相关数据传送。另一选项是用包含在FPGA 102B及收发器电路104B中的第二通信接口的DPD相关数据传送(例如，SPI数据传送)补充包含在FPGA102B及收发器电路104B中的第一通信接口(例如，JESD接口)的经加速DPD相关数据传送。
对于收发器电路104B，需要周期性地重新配置由DPD校正器310使用的DPD LUT配置数据作为DPD迭代及DPD跟踪的部分。对于每次重新配置，多达50KB的LUT数据从FPGA102B传送到收发器电路104B。对于DPD估计的每次迭代，在链中的不同分接点处同步地捕获数据，包含DPD校正器310的输入、DPD校正器310的输出及来自FB DDC 324的反馈路径输出。在一些场景中，需要将经捕获数据块传送回到FPGA 102B，其中每次传送涉及约96KB的数据。
图4A-4C是展示根据实例实施例的DPD配置简档数据编码选项400、420及440的图。在图4A的DPD配置简档数据编码选项400中表示截断及级联电路系统410，其中截断及级联电路系统410从ASIC/FPGA(例如，图2中的基带ASIC 102A或图3中的FPGA 102B)接收数据402。具体来说，数据402包含图4A中的I数据404及Q数据406。截断及级联电路系统410还从ASIC/FPGA接收DPD配置数据408(例如，由DPD估计操作产生)。在操作中，截断及级联电路系统410准备数据传送使得截断I及Q传输位的总数(例如，针对每一数据传送从16个I传输位截断到14个或更少的I传输位，及从16个Q传输位截断到14个或更少的Q传输位)且使得级联DPD配置简档位(例如，针对每一数据传送添加4个或更多DPD配置简档位)以替换经截断I及Q传输位。截断及级联电路系统410的输出包含经准备数据传送412与DPD配置数据408。在图4A的实例中，经准备数据传送412提供给JESD编码器414以用于JESD编码操作。JESD编码器414的输出416传送到收发器，例如图1中的RF收发器102、图2中的收发器电路102A或图3中的收发器电路102B。
如本文中对于一些场景所描述，反馈基带数据从收发器电路传送到主机装置(例如，主机处理器、基带ASIC或FPGA)。基带数据通常是16位复数(实部及虚部)数据，且实例基带速率包含122.88、245.76、368.64及491.52MSPS。例如，对于245.76MSPS的基带数据速率，所需的总位速率是245.76*1e6*16*2*(10/8)＝9.83Gbps。在一些实例中，传输基带数据是16位宽，但14或15位数据足以保持信号质量。因此，16位数据的1或2个最低有效位(LSB)可用DPD配置数据更新(从主机装置到收发器电路)或用于DPD估计的数据样本(从收发器电路到主机装置)替换。LSB的使用提供了收发器电路与主机装置之间的高速通信管道。
在图4B的DPD配置简档数据编码选项420中，表示截断及级联电路系统410A(图4A中的截断及级联电路系统410的实例)，其中截断及级联电路系统410A从ASIC/FPGA(例如，图2中的基带ASIC 102A或图3中的FPGA 102B)接收数据402。再一次，数据402包含I数据404及Q数据406。截断及级联电路系统410A还从ASIC/FPGA接收DPD配置数据408(例如，由DPD估计操作产生)。在操作中，截断及级联电路系统410A使用将16位I数据截断为14个位的截断操作422及使用将16位Q数据截断为14个位的截断操作424来准备数据传送。截断及级联电路系统410A还执行操作426以将DPD LUT配置数据重映射到4个位上。使用级联操作428(14位I数据+2位DPD LUT配置数据)及级联操作430(14位Q数据+2位DPD LUT配置数据)来组合从操作422、424及426输出的位。级联操作428的输出是包含2位DPD LUT配置数据的经修改16位I数据。而且，级联操作430的输出是包含2位DPD LUT配置数据的经修改16位Q数据。经修改16位I数据及经修改16位Q数据提供给多路复用器432，所述多路复用器选择何时传输经修改16位I数据及经修改16位Q数据与未修改16位I数据及未修改16位Q数据。如图4B中所展示，来自多路复用器432的输出412A(图4A中的输出412的实例)提供给JESD编码器414。
利用图4B的DPD配置简档数据编码选项420，将DPD LUT配置数据重映射到4个位的流中，所述4个位的流分成各自2个位的2个流。16位复数基带数据截断(或舍入)为14个位且与DPD LUT配置流级联以将其转换回为16位数据，所述数据发送到JESD编码器414以通过SERDES通路将所述数据从主机装置、基带ASIC或FPGA传输出去。
在图4C的DPD配置简档数据编码选项440中，表示截断及级联电路系统410B(图4A中的截断及级联电路系统410的实例)，其中截断及级联电路系统410B从ASIC/FPGA(例如，图2中的基带ASIC 102A或图3中的FPGA 102B)接收数据402A。在图4C的实例中，数据402A包含多个通道(例如，通道0-3)的16位I数据406及16位Q数据408。截断及级联电路系统410B还从ASIC/FPGA接收DPD配置数据408(例如，由DPD估计操作产生)。在操作中，截断及级联电路系统410B使用截断操作442A-442D以针对通道0-3中的每一者将16位I数据截断为14个位且将16位Q数据截断为14个位来准备数据传送。截断及级联电路系统410B还执行操作446以将DPD LUT配置数据重映射到每一通道的4个位上。使用级联操作448A-448D来组合从操作442A-442D及446输出的位(针对通道0-3中的每一者，14位I数据+2位DPD LUT配置数据、14位Q数据+2位DPD LUT配置数据)。级联操作448A-448D的输出针对通道0-3中的每一者包含2位DPD LUT配置数据的经修改16位I数据及针对通道0-3中的每一者包含2位DPD LUT配置数据的经修改16位Q数据。通道0-3中的每一者的经修改16位I数据及经修改16位Q数据提供给多路复用器452，所述多路复用器选择何时传输通道0-3中的每一者的经修改16位I数据及经修改16位Q数据与通道0-3中的每一者的未修改16位I数据及未修改16位Q数据。如图4C中所展示，来自多路复用器452的输出412B(图4A中的输出412的实例)提供给JESD编码器414。在一些实例中，收发器芯片具有多个传输链及反馈链(例如，4或8个传输链及2个反馈链)，其中使用来自所有传输链的基带数据的LSB来发送特定通道的DPD LUT配置数据。与使用单个传输链相比，这将加快DPD配置数据的传送。
图5A是展示根据实例实施例的用于数据传送以将DPD配置简档数据从主机装置(例如，主机处理器、图1中的主机装置102、图2中的基带ASIC 102A或图3中的FPGA102B)递送到收发器电路(例如，图1中的RF收发器104、图2中的收发器电路104A或图3中的收发器电路104B)的帧结构500的图。在一些实例中，类似帧结构用于从收发器电路到主机装置的数据传送。如图5A中所展示，帧结构500包含第一组零502、标头504、DPD配置简档数据506、循环冗余校验508及第二组零510。当没有帧要传输时，传输零。对于DPD配置数据传送，使用16位传输基带数据的1或2个LSB来传送DPD配置简档数据(从主机装置到收发器电路)，从而导致14或15位传输数据流及1或2位DPD配置数据流。
图5B是展示根据实例实施例的用于数据传送以将数据样本从收发器电路(例如，图1中的RF收发器104、图2中的收发器电路104A或图3中的收发器电路104B)递送到主机装置(例如，图1中的主机装置102、图2中的基带ASIC 102A或图3中的FPGA102B)的帧结构520的图。如图5B中所展示，帧结构520与图5A的帧结构500类似。具体来说，帧结构520包含第一组零502、标头504、数据样本位522、循环冗余校验508及第二组零510。当没有帧要传输时，传输零。对于数据样本数据传送，使用16位接收数据的1或2个LSB来传送数据样本数据(从收发器电路到主机装置)，从而导致14或15位接收数据流及1或2位数据样本数据流。
图6A-6C是展示根据实例实施例的DPD配置简档数据传送解码选项600、620及640的图。在图6A的DPD配置简档数据解码选项600中表示DPD数据提取电路系统610，其中DPD数据提取电路系统610从接收输入数据602的JESD解码器604(例如，收发器电路的部分)接收I数据606及Q数据608。DPD数据提取电路系统610经配置以从I数据606及Q数据608提取DPD配置简档数据618，其中经提取DPD配置简档数据618提供给DPD校正器(例如，图3的DPD校正器310、图2中的DPD逻辑204或图1中的相关电路系统)。剩余I数据612及剩余Q数据614提供给传输DUC 616(图3中的传输DUC 316的实例)以继续传输操作。
在图6B的DPD配置简档数据解码选项620中，相对于DPD数据提取电路系统610A(图6A中的DPD数据提取电路系统610的实例)的外部组件(例如，JESD解码器604、传输DUC 616及DPD校正器619)保持与图6A中相同。在图6B中，表示DPD数据提取电路系统610A的额外细节。具体来说，来自JESD解码器604的I数据606及Q数据608通过操作622A及622B分成14个最高有效位(MSB)及2个最低有效位(LSB)。操作622A的结果是14位I数据及2位DPD LUT配置数据。类似地，操作622B的结果是14位Q数据及2位DPD LUT配置数据。14位I数据通过操作626A转换为16位I数据。而且，14位Q数据通过操作626B转换为16位Q数据。操作626A及626B的输出是提供给多路复用器630的经修改16位I数据及经修改16位Q数据，所述多路复用器在经修改16位I数据及经修改16位Q数据与来自JESD解码器604的16位I数据606及16位Q数据608之间进行选择。而且，使用操作628以从通过操作622A及622B提取的位恢复新DPD LUT配置数据618。新DPD LUT配置数据618提供给DPD校正器619。
在图6C的DPD配置简档数据解码选项640中，DPD数据提取电路系统610B(图6A中的DPD数据提取电路系统610的实例)与多通道场景兼容。更具体来说，JESD解码器604输出多个通道0-3的16位I数据606及16位Q数据608。操作642A-642D将通道0-3中的每一者的16位I数据606及16位Q数据608分成14个MSB及2个LSB。从操作642A-642D输出14位I数据及14位Q数据。随后，执行操作646A-646D以将通道0-3中的每一者的14位I数据及14位Q数据转换为通道0-3中的每一者的16位I数据及16位Q数据。操作646A-646D的输出是通道0-3中的每一者的经修改16位I数据及经修改16位Q数据，其提供给多路复用器630A(图6A中的多路复用器630的实例)，所述多路复用器在通道0-3中的每一者的经修改16位I数据及经修改16位Q数据与通道0-3中的每一者的来自JESD解码器604的16位I数据606及16位Q数据608之间进行选择。对于通道0-3中的每一者，多路复用器630A经配置以提供相应的I数据612A-612D及Q数据614A-614D的相应集以传输通道0-3中的每一者的DUC 616A-616D。而且，使用操作628以从通过操作642A-642D提取的位恢复新DPD LUT配置数据618。新DPD LUT配置数据618提供给通道0-3中的每一者的DPD校正器619A-619D。
利用所描述解决方案，与SPI相比，DPD相关数据传送允许高达约100倍的更快DPD重新配置以及经捕获数据的快速传输。这导致更低的DPD迭代时间及因此更低的DPD收敛时间。所描述解决方案适用于基于零IF的收发器架构及基于RF采样的收发器架构两者。利用所描述解决方案，SERDES通路的现存资源用于如本文中所描述的IC之间的数据传送。
所描述实例涉及使用高速JESD接口来将DPD LUT配置数据从执行DPD估计的第一IC传送到执行DPD校正的第二IC。在一些实例中，在ASIC/FPGA与收发器电路的传输链之间共享16位JESD接口以传送DPD配置。在一个实例中，16位数据中的14个位用于TX基带数据且2个位用于DPD配置简档数据。而且，JESD接口可用以将数据样本从第二IC传输到第一IC。根据需要，在FB链与主机装置之间共享16位JESD接口以传送数据样本。在一个实例中，14个位用于FB数据且2个位用于数据样本位。在一些实例中，数据样本包含DPD校正输入、DPD校正输出及FB基带输出数据的同步数据样本。在一些实例中，帧结构包含标头及CRC以在每当发送DPD LUT配置简档数据时对其进行识别。在一些实例实施例中，代替JESD接口的是，使用另一高速数字接口，例如低电压差动信令(LVDS)接口。
贯穿本说明书使用术语“耦合”。所述术语可涵盖实现与本说明书一致的功能关系的连接、通信或信号路径。例如，如果装置A产生信号以控制装置B执行动作，那么在第一实例中装置A通过直接连接耦合到装置B，或在第二实例中装置A通过中介组件C耦合到装置B，前提是中介组件C不改变装置A与装置B之间的功能关系使得装置B经由由装置A产生的控制信号而受装置A控制。
在权利要求书的范围内，在所描述实施例中进行修改是可能的，且其它实施例也是可能的。

Claims (11)

1.一种系统，其包括：
主机处理器；
收发器，其耦合到所述主机处理器；
功率放大器，其耦合到所述收发器的输出，其中所述收发器经配置以：
对从所述主机处理器接收的传输数据执行DPD校正操作；
基于执行的DPD校正操作来输出经校正传输数据；及
基于所述经校正传输数据来产生模拟传输信号；
其中所述收发器包含数据采样逻辑，所述数据采样逻辑经配置以捕获以下项的数据样本：来自所述功率放大器的输出的反馈；到所述收发器的DPD逻辑的输入；
及来自所述DPD逻辑的输出；
其中所述收发器包含：
接收链；及
通信接口，其耦合在所述接收链与所述主机处理器之间，其中所述通信接口经配置以准备数据传送，经准备的数据传送中的每一者包含与所述数据样本的位级联的接收数据位的截断集。
2.一种系统，其包括：
主机处理器；
收发器，其耦合到所述主机处理器；
功率放大器，其耦合到所述收发器的输出，其中所述收发器经配置以：
对从所述主机处理器接收的传输数据执行DPD校正操作；
基于执行的DPD校正操作来输出经校正传输数据；及
基于所述经校正传输数据来产生模拟传输信号；
其中所述收发器包含数据采样逻辑，所述数据采样逻辑经配置以捕获以下项的数据样本：来自所述功率放大器的输出的反馈；到所述收发器的DPD逻辑的输入；
及来自所述DPD逻辑的输出；
其中所述收发器包含：
DPD逻辑，其经配置以执行所述DPD校正操作；及
通信接口，其耦合在所述DPD逻辑与所述主机处理器之间，其中所述通信接口经配置以：
从自所述主机处理器接收的数据传送提取DPD配置简档；及
将提取的DPD配置简档提供给所述DPD逻辑，其中所述数据传送中的每一者包含与所述DPD配置简档的位级联的传输数据位的截断集。
3.根据权利要求2所述的系统，其中所述通信接口经配置以从包含第一组零、标头、DPD配置数据位、循环冗余校验(CRC)位及第二组零的数据传送结构提取所述DPD配置简档。
4.根据权利要求2所述的系统，其中所述收发器包括多个通道，且其中所述通信接口经配置以从由所述多个通道递送的I及Q数据提取所述DPD配置简档。
5.根据权利要求2所述的系统，其中所述通信接口是JESD接口。
6.一种收发器电路，其包括：
通信接口；
内插器，其耦合到所述通信接口；
数字预失真DPD逻辑，其耦合到所述内插器；
传输链，其耦合到所述DPD逻辑的输出；
所述收发器电路进一步包括主机装置端子，其中所述DPD逻辑经配置以：
从所述主机装置端子接收传输数据；
对接收的传输数据执行DPD校正操作；及
基于执行的DPD校正操作来将经校正传输数据输出到所述传输链；
功率放大器端子，其经调适以接收功率放大器输出信号；
反馈路径，其耦合到所述功率放大器端子；及
数据采样逻辑，其耦合到所述DPD逻辑及所述反馈路径，其中所述数据采样逻辑经配置以捕获以下项的数据样本：
来自所述反馈路径的反馈数据；
输入到所述DPD逻辑的所述传输数据；
从所述DPD逻辑输出的所述经校正传输数据；
其中所述收发器电路包含耦合到所述通信接口的接收链，其中所述通信接口经配置以准备数据传送，经准备的数据传送中的每一者包含来自所述接收链的与所捕获的数据样本的位级联的接收数据位的截断集。
7.一种收发器电路，其包括：
通信接口；
内插器，其耦合到所述通信接口；
数字预失真DPD逻辑，其耦合到所述内插器；
传输链，其耦合到所述DPD逻辑的输出；
所述收发器电路进一步包括主机装置端子，其中所述DPD逻辑经配置以：
从所述主机装置端子接收传输数据；
对接收的传输数据执行DPD校正操作；及
基于执行的DPD校正操作来将经校正传输数据输出到所述传输链；
功率放大器端子，其经调适以接收功率放大器输出信号；
反馈路径，其耦合到所述功率放大器端子；及
数据采样逻辑，其耦合到所述DPD逻辑及所述反馈路径，其中所述数据采样逻辑经配置以捕获以下项的数据样本：
来自所述反馈路径的反馈数据；
输入到所述DPD逻辑的所述传输数据；
从所述DPD逻辑输出的所述经校正传输数据；
其中所述通信接口耦合到所述主机装置端子且经配置以：
从自所述主机装置端子接收的数据传送提取DPD配置简档；及
将提取的DPD配置简档提供给所述DPD逻辑，其中所述数据传送中的每一者包含与所述DPD配置简档的位级联的传输数据位的截断集。
8.根据权利要求7所述的收发器电路，其中所述通信接口经配置以从包含第一组零、标头、DPD配置数据位、循环冗余校验(CRC)位及第二组零的数据传送结构提取所述DPD配置简档。
9.根据权利要求7所述的收发器电路，其进一步包括多个通道，且其中所述通信接口经配置以从由所述多个通道递送的I及Q数据提取所述DPD配置简档。
10.一种集成电路，其包括：
主机装置端子；
通信接口，其耦合到所述主机装置端子；
数字预失真DPD逻辑，其耦合到所述通信接口；及
传输链，其耦合到所述DPD逻辑的输出，其中所述DPD逻辑经配置以对从所述主机装置端子接收的传输数据执行DPD校正操作；
其中所述通信接口经配置以：
利用以下项来对数据传送进行编码：
来自适于提供功率放大器输出反馈数据的反馈路径的第一数据样本；
输入到所述DPD逻辑的传输数据的第二数据样本；及
从所述DPD逻辑输出的经校正传输数据的第三数据样本；及
将经编码数据传送传输到所述主机装置端子，所述经编码数据传送中的每一者包含与所述第一、第二或第三数据样本的位级联的接收数据位的截断集。
11.一种集成电路，其包括：
主机装置端子；
通信接口，其耦合到所述主机装置端子；
数字预失真DPD逻辑，其耦合到所述通信接口；及
传输链，其耦合到所述DPD逻辑的输出，其中所述DPD逻辑经配置以对从所述主机装置端子接收的传输数据执行DPD校正操作；
其中所述通信接口经配置以：
从所述主机装置端子接收数据传送，其中接收的数据传送中的每一者包含与DPD配置数据的位级联的传输数据位的截断集；
对来自所述数据传送的所述DPD配置数据进行解码；及
将经解码DPD配置数据提供给所述DPD逻辑，其中所述DPD逻辑经配置以使用所述经解码DPD配置数据以执行后续DPD校正操作。
CN202180009667.6A 2020-01-20 2021-01-18 具有数字预失真(dpd)选项的收发器电路 Active CN114982156B (zh)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8064850B2 (en) * 2002-05-01 2011-11-22 Dali Systems Co., Ltd. High efficiency linearization power amplifier for wireless communication
US20070249290A1 (en) * 2006-04-24 2007-10-25 Sony Ericsson Mobile Communications Ab Adaptive pre-distortion
US8005162B2 (en) * 2007-04-20 2011-08-23 Microelectronics Technology, Inc. Dynamic digital pre-distortion system
KR20090029351A (ko) * 2007-09-18 2009-03-23 삼성전자주식회사 이동통신 단말기의 비선형성을 보상하기 위한 장치 및 방법
US8542768B2 (en) * 2009-12-21 2013-09-24 Dali Systems Co. Ltd. High efficiency, remotely reconfigurable remote radio head unit system and method for wireless communications
KR20140037912A (ko) * 2011-06-13 2014-03-27 에이디씨 텔레커뮤니케이션스 인코포레이티드 분배형 안테나 시스템 구조
US8917996B2 (en) * 2012-06-13 2014-12-23 Raytheon Company Simplified serial data over optical fiber for remote receiver/sensor applications
US9225296B2 (en) * 2012-07-23 2015-12-29 Dali Systems Co. Ltd. Method and system for aligning signals widely spaced in frequency for wideband digital predistortion in wireless communication systems
US9276617B2 (en) * 2013-03-15 2016-03-01 Analog Devices, Inc. Radio frequency domain digital pre-distortion
JP7024420B2 (ja) * 2018-01-12 2022-02-24 日本電気株式会社 歪補償装置及び歪補償方法

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