CN114938433B - 基于fpga的视频图像处理方法、系统、终端及介质 - Google Patents

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Abstract

本发明公开了基于FPGA的视频图像处理方法、系统、终端及介质，涉及视频处理技术领域，其技术方案要点是：将接收的原始图像数据转化成一路8bit图像数据以及一路14bit图像数据；依据8bit图像数据和14bit图像数据进行目标跟踪分析，得到字符叠加命令；从当前时刻的字符叠加命令中筛选出不同于上一时刻的字符叠加命令的实时叠加信息；依据实时叠加信息对上一时刻中所保存的相应历史叠加执行信息进行替换，得到当前时刻的实时叠加执行信息；依据实时叠加执行信息在8bit图像数据中的图像特定区域叠加波门、十字线或字符，得到可输出的叠加图像数据。本发明有效降低了视频图像处理过程中的延迟，视频图像处理效率高。

Description

基于FPGA的视频图像处理方法、系统、终端及介质
技术领域
本发明涉及视频处理技术领域，更具体地说，它涉及基于FPGA的视频图像处理方法、系统、终端及介质。
背景技术
视频图像字符叠加是在视频图像中加入字符或时间信号，并在屏幕的特定位置上与视频图像同时进行显示的技术。而需要叠加的字符信息一般通过目标追踪算法对原始视频数据进行分析，得到相应的字符叠加控制命令，再通过字符叠加器实现图像上的字符叠加处理。
目前，视频图像的字符叠加主要有静态叠加和动态叠加，对于动态叠加而言，需要根据输入的原始图像数据进行实时分析，从而得到逐帧或连续多帧图像的字符叠加命令，通过字符叠加命令对相应图像的所有像素点位置进行遍历叠加处理，以达到实时的、动态的字符叠加处理。然而，在大部分视频图像字符叠加过程中，相邻帧或相邻多帧图像之间需要叠加的字符内容并非完全不同，字符叠加的差异性更多的是通过时间的累计完成迭代更新的。现有技术中，通过对每帧或每多帧的图像所有位置均进行遍历查询，一方面字符叠加处理占用资源较大，且字符叠加命令的数据传输同样会占用大量资源，在一定程度上会影响字符叠加处理的效率。
因此，如何研究设计一种能够克服上述缺陷的基于FPGA的视频图像处理方法、系统、终端及介质是我们目前急需解决的问题。
发明内容
为解决现有技术中的不足，本发明的目的是提供基于FPGA的视频图像处理方法、系统、终端及介质，仅需要依据保存的历史叠加执行信息完成相同的叠加处理即可，同时可以有效降低字符叠加命令的信息总量，有效降低了视频图像处理过程中的延迟，视频图像处理效率高。
本发明的上述技术目的是通过以下技术方案得以实现的：
第一方面，提供了基于FPGA的视频图像处理方法，包括以下步骤：
将接收的原始图像数据转化成一路8bit图像数据以及一路14bit图像数据；
依据8bit图像数据和14bit图像数据进行目标跟踪分析，得到字符叠加命令；
从当前时刻的字符叠加命令中筛选出不同于上一时刻的字符叠加命令的实时叠加信息；
依据实时叠加信息对上一时刻中所保存的相应历史叠加执行信息进行替换，得到当前时刻的实时叠加执行信息；
依据实时叠加执行信息在8bit图像数据中的图像特定区域叠加波门、十字线或字符，得到可输出的叠加图像数据。
进一步的，所述实时叠加信息的筛选获得过程具体为：
将字符叠加命令以点阵方式进行存储；
将当前时刻的字符叠加命令与上一时刻的字符叠加命令进行对比识别：若同一叠加位在当前时刻与上一时刻的命令相同，则将当前时刻的字符叠加命令中相应叠加位的信息初始化归零，得到实时叠加信息。
进一步的，所述实时叠加执行信息的替换获得过程具体为：
将历史叠加执行信息以点阵方式进行存储，得到执行存储矩阵；
以执行存储矩阵读取实时叠加信息中非零叠加位的信息进行替换，得到实时叠加执行信息。
进一步的，若所述执行存储矩阵中的叠加位识别到零信息，则将相应的叠加位权限设置为基础叠加权限，且基础叠加权限在下一次替换操作中重置；
若下一时刻未替换处理得到实时叠加执行信息，则以当前时刻的实时叠加执行信息中具有基础叠加权限的叠加信息进行常规叠加处理。
进一步的，该方法还将8bit图像数据和叠加图像数据调试后经网络进行码流推送。
第二方面，提供了基于FPGA的视频图像处理系统，包括FPGA组件和DSP处理器；
所述FPGA组件包括CML接收模块、图像预处理模块、信息替换模块、字符叠加模块和CML发送模块；
所述DSP处理器包括命令筛选模块；
其中，所述CML接收模块，用于接收原始图像数据；
所述图像预处理模块，用于将原始图像数据转化成一路8bit图像数据以及一路14bit图像数据；
所述DSP处理器，用于依据8bit图像数据和14bit图像数据进行目标跟踪分析，得到字符叠加命令；
所述命令筛选模块，用于从当前时刻的字符叠加命令中筛选出不同于上一时刻的字符叠加命令的实时叠加信息；
所述信息替换模块，用于依据实时叠加信息对上一时刻中所保存的相应历史叠加执行信息进行替换，得到当前时刻的实时叠加执行信息；
所述字符叠加模块，用于依据实时叠加执行信息在8bit图像数据中的图像特定区域叠加波门、十字线或字符，得到叠加图像数据；
所述CML发送模块，用于输出叠加图像数据。
进一步的，还包括：
调试推送模块，通过FPGA组件中的PCIE传输模块分别与图像预处理模块和字符叠加模块连接，用于将8bit图像数据和叠加图像数据调试后经网络进行码流推送。
进一步的，所述图像预处理模块与DSP处理器之间通过SRIO传输模块连接；
所述SRIO传输模块，用于将输入的图像数据重组，并以每包数据的载荷长度为256byte向DSP处理器发送数据；
其中，SRIO传输模块在数据发送完毕后，以doorbell中断方式通知DSP处理器取数，8bit图像数据与14bit图像数据采用两个不同doorbell值进行区别。
第三方面，提供了一种计算机终端，包含存储器、处理器及存储在存储器并可在处理器上运行的计算机程序，所述处理器执行所述程序时实现如第一方面中任意一项所述的基于FPGA的视频图像处理方法。
第四方面，提供了一种计算机可读介质，其上存储有计算机程序，所述计算机程序被处理器执行可实现如第一方面中任意一项所述的基于FPGA的视频图像处理方法。
与现有技术相比，本发明具有以下有益效果：
1、本发明提出的基于FPGA的视频图像处理方法，首先筛选出进行字符叠加实际变化的实时叠加信息，并将实时叠加信息与历史叠加执行信息中相应部分的信息进行替换，对于前后时刻相同的字符叠加处理不需要再进行叠加的前期处理，仅需要依据保存的历史叠加执行信息完成相同的叠加处理即可，同时可以有效降低字符叠加命令的信息总量，有效降低了视频图像处理过程中的延迟，视频图像处理效率高；
2、本发明通过将历史叠加执行信息中未进行替换的叠加位权限设置为具有优先执行的基础叠加权限，当字符叠加命令在生成、传输等过程中存在一定延迟时，可以将具有基础叠加权限的叠加位信息直接作为基础的字符叠加信息进行临时叠加处理，利于视频图像数据的连续输出，在保证字符叠加内容足够充足的情况下，能够有效降低字符叠加内容的错误率。
附图说明
此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：
图1是本发明实施例中的流程图；
图2是本发明实施例中的系统框图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。
实施例1：基于FPGA的视频图像处理方法，如图1所示，包括以下步骤：
S1：将接收的原始图像数据转化成一路8bit图像数据以及一路14bit图像数据；其中，原始图像数据为8bit视频数据；
S2：依据8bit图像数据和14bit图像数据进行目标跟踪分析，得到字符叠加命令；
S3：从当前时刻的字符叠加命令中筛选出不同于上一时刻的字符叠加命令的实时叠加信息；
S4：依据实时叠加信息对上一时刻中所保存的相应历史叠加执行信息进行替换，得到当前时刻的实时叠加执行信息；
S5：依据实时叠加执行信息在8bit图像数据中的图像特定区域叠加波门、十字线或字符，得到可输出的叠加图像数据。
本发明首先筛选出进行字符叠加实际变化的实时叠加信息，并将实时叠加信息与历史叠加执行信息中相应部分的信息进行替换，对于前后时刻相同的字符叠加处理不需要再进行叠加的前期处理，仅需要依据保存的历史叠加执行信息完成相同的叠加处理即可，同时可以有效降低字符叠加命令的信息总量，有效降低了视频图像处理过程中的延迟，视频图像处理效率高。
在本实施例中，字符库采用Matlab生成，可根据现场调试情况进行字库的大小缩放。
作为一种可选的实施方式，实时叠加信息的筛选获得过程具体为：将字符叠加命令以点阵方式进行存储；将当前时刻的字符叠加命令与上一时刻的字符叠加命令进行对比识别：若同一叠加位在当前时刻与上一时刻的命令相同，则将当前时刻的字符叠加命令中相应叠加位的信息初始化归零，得到实时叠加信息。
此外，实时叠加执行信息的替换获得过程具体为：将历史叠加执行信息以点阵方式进行存储，得到执行存储矩阵；以执行存储矩阵读取实时叠加信息中非零叠加位的信息进行替换，得到实时叠加执行信息。
另外，若执行存储矩阵中的叠加位识别到零信息，则将相应的叠加位权限设置为基础叠加权限，且基础叠加权限在下一次替换操作中重置；若下一时刻未替换处理得到实时叠加执行信息，则以当前时刻的实时叠加执行信息中具有基础叠加权限的叠加信息进行常规叠加处理。
本发明通过将历史叠加执行信息中未进行替换的叠加位权限设置为具有优先执行的基础叠加权限，当字符叠加命令在生成、传输等过程中存在一定延迟时，可以将具有基础叠加权限的叠加位信息直接作为基础的字符叠加信息进行临时叠加处理，利于视频图像数据的连续输出，在保证字符叠加内容足够充足的情况下，能够有效降低字符叠加内容的错误率。
本发明还将8bit图像数据和叠加图像数据调试后经网络进行码流推送。
实施例2：基于FPGA的视频图像处理系统，该系统用于实现实施例1中所记载的视频图像处理方法，如图2所示，包括FPGA组件和DSP处理器。
FPGA组件包括CML接收模块、图像预处理模块、信息替换模块、字符叠加模块和CML发送模块， DSP处理器包括命令筛选模块。
其中，CML接收模块，用于接收原始图像数据；图像预处理模块，用于将原始图像数据转化成一路8bit图像数据以及一路14bit图像数据；DSP处理器，用于依据8bit图像数据和14bit图像数据进行目标跟踪分析，得到字符叠加命令；命令筛选模块，用于从当前时刻的字符叠加命令中筛选出不同于上一时刻的字符叠加命令的实时叠加信息；信息替换模块，用于依据实时叠加信息对上一时刻中所保存的相应历史叠加执行信息进行替换，得到当前时刻的实时叠加执行信息；字符叠加模块，用于依据实时叠加执行信息在8bit图像数据中的图像特定区域叠加波门、十字线或字符，得到叠加图像数据；CML发送模块，用于输出叠加图像数据。
需要说明的是，解析后的两路数据可以写入FPGA组件的内部RAM中，构造成VS、DS以及DATA的格式输出；FPGA组件的内部RAM采用双行缓存，完成从CML时钟域到本地时钟域的转换。
而命令筛选模块、信息替换模块之间的数据传输采用EMIF配置的RS422模块进行通信。
此外，基于FPGA的视频图像处理系统还包括调试推送模块。调试推送模块，通过FPGA组件中的PCIE传输模块分别与图像预处理模块和字符叠加模块连接，用于将8bit图像数据和叠加图像数据调试后经网络进行码流推送。调试推送模块中的码流推送功能采用RK1808芯片完成。
另外，图像预处理模块与DSP处理器之间通过SRIO传输模块连接。SRIO传输模块，用于将输入的图像数据重组，并以每包数据的载荷长度为256byte向DSP处理器发送数据；其中，SRIO传输模块在数据发送完毕后，以doorbell中断方式通知DSP处理器取数，8bit图像数据与14bit图像数据采用两个不同doorbell值进行区别。
具体的，SRIO传输模块采用串行差分模拟信号传输的RapidIO标准。SRIO 2.0协议性能进一步增强，链路线速率可达6.25Gb/s，在电气层支持热插拔，并新添了控制符号和空闲模式功能。
工作原理：本发明提出的基于FPGA的视频图像处理方法，首先筛选出进行字符叠加实际变化的实时叠加信息，并将实时叠加信息与历史叠加执行信息中相应部分的信息进行替换，对于前后时刻相同的字符叠加处理不需要再进行叠加的前期处理，仅需要依据保存的历史叠加执行信息完成相同的叠加处理即可，同时可以有效降低字符叠加命令的信息总量，有效降低了视频图像处理过程中的延迟，视频图像处理效率高。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质（包括但不限于磁盘存储器、CD-ROM、光学存储器等）上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、设备（系统）、和计算机程序产品的流程图和／或方框图来描述的。应理解可由计算机程序指令实现流程图和／或方框图中的每一流程和／或方框、以及流程图和／或方框图中的流程和／或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的步骤。
以上的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.基于FPGA的视频图像处理方法，其特征是，包括以下步骤：
将接收的原始图像数据转化成一路8bit图像数据以及一路14bit图像数据；
依据8bit图像数据和14bit图像数据进行目标跟踪分析，得到字符叠加命令；
从当前时刻的字符叠加命令中筛选出不同于上一时刻的字符叠加命令的实时叠加信息；
依据实时叠加信息对上一时刻中所保存的相应历史叠加执行信息进行替换，得到当前时刻的实时叠加执行信息；
依据实时叠加执行信息在8bit图像数据中的图像特定区域叠加波门、十字线或字符，得到可输出的叠加图像数据；
所述实时叠加执行信息的替换获得过程具体为：
将历史叠加执行信息以点阵方式进行存储，得到执行存储矩阵；
以执行存储矩阵读取实时叠加信息中非零叠加位的信息进行替换，得到实时叠加执行信息；
若所述执行存储矩阵中的叠加位识别到零信息，则将相应的叠加位权限设置为基础叠加权限，且基础叠加权限在下一次替换操作中重置；
若下一时刻未替换处理得到实时叠加执行信息，则以当前时刻的实时叠加执行信息中具有基础叠加权限的叠加信息进行常规叠加处理。
2.根据权利要求1所述的基于FPGA的视频图像处理方法，其特征是，所述实时叠加信息的筛选获得过程具体为：
将字符叠加命令以点阵方式进行存储；
将当前时刻的字符叠加命令与上一时刻的字符叠加命令进行对比识别：若同一叠加位在当前时刻与上一时刻的命令相同，则将当前时刻的字符叠加命令中相应叠加位的信息初始化归零，得到实时叠加信息。
3.根据权利要求1所述的基于FPGA的视频图像处理方法，其特征是，该方法还将8bit图像数据和叠加图像数据调试后经网络进行码流推送。
4.基于FPGA的视频图像处理系统，其特征是，包括FPGA组件和DSP处理器；
所述FPGA组件包括CML接收模块、图像预处理模块、信息替换模块、字符叠加模块和CML发送模块；
所述DSP处理器包括命令筛选模块；
其中，所述CML接收模块，用于接收原始图像数据；
所述图像预处理模块，用于将原始图像数据转化成一路8bit图像数据以及一路14bit图像数据；
所述DSP处理器，用于依据8bit图像数据和14bit图像数据进行目标跟踪分析，得到字符叠加命令；
所述命令筛选模块，用于从当前时刻的字符叠加命令中筛选出不同于上一时刻的字符叠加命令的实时叠加信息；
所述信息替换模块，用于依据实时叠加信息对上一时刻中所保存的相应历史叠加执行信息进行替换，得到当前时刻的实时叠加执行信息；
所述字符叠加模块，用于依据实时叠加执行信息在8bit图像数据中的图像特定区域叠加波门、十字线或字符，得到叠加图像数据；
所述CML发送模块，用于输出叠加图像数据；
所述实时叠加执行信息的替换获得过程具体为：
将历史叠加执行信息以点阵方式进行存储，得到执行存储矩阵；
以执行存储矩阵读取实时叠加信息中非零叠加位的信息进行替换，得到实时叠加执行信息；
若所述执行存储矩阵中的叠加位识别到零信息，则将相应的叠加位权限设置为基础叠加权限，且基础叠加权限在下一次替换操作中重置；
若下一时刻未替换处理得到实时叠加执行信息，则以当前时刻的实时叠加执行信息中具有基础叠加权限的叠加信息进行常规叠加处理。
5.根据权利要求4所述的基于FPGA的视频图像处理系统，其特征是，还包括：
调试推送模块，通过FPGA组件中的PCIE传输模块分别与图像预处理模块和字符叠加模块连接，用于将8bit图像数据和叠加图像数据调试后经网络进行码流推送。
6.根据权利要求4所述的基于FPGA的视频图像处理系统，其特征是，所述图像预处理模块与DSP处理器之间通过SRIO传输模块连接；
所述SRIO传输模块，用于将输入的图像数据重组，并以每包数据的载荷长度为256byte向DSP处理器发送数据；
其中，SRIO传输模块在数据发送完毕后，以doorbell中断方式通知DSP处理器取数，8bit图像数据与14bit图像数据采用两个不同doorbell值进行区别。
7.一种计算机终端，包含存储器、处理器及存储在存储器并可在处理器上运行的计算机程序，其特征是，所述处理器执行所述程序时实现如权利要求1-3中任意一项所述的基于FPGA的视频图像处理方法。
8.一种计算机可读介质，其上存储有计算机程序，其特征是，所述计算机程序被处理器执行可实现如权利要求1-3中任意一项所述的基于FPGA的视频图像处理方法。
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