CN114930282A - 堆叠式存储器系统的真值表扩展 - Google Patents

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CN114930282A CN202080090224.XA CN202080090224A CN114930282A CN 114930282 A CN114930282 A CN 114930282A CN 202080090224 A CN202080090224 A CN 202080090224A CN 114930282 A CN114930282 A CN 114930282A
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Abstract

提供用于扩展堆叠式存储器系统的真值表的技术。在实例中,一种存储系统可包含经配置以存储数据的第一存储器裸片堆叠和逻辑裸片。所述逻辑裸片可包含:接口电路,其经配置以使用第一命令总线、第二命令总线和数据总线从外部主机接收多个存储器请求;以及控制器,其经配置以与所述第一存储器裸片堆叠介接以存储和检索来自所述第一存储器裸片堆叠的所述数据。所述逻辑裸片可包含具有比所述第一存储器裸片堆叠的装置快的存取时间的第二存储器,且所述接口电路可响应于所述多个存储器请求中的第一存储器请求而直接存取所述第二存储器。

Description

堆叠式存储器系统的真值表扩展
优先权和相关申请
本申请要求授予帕夫洛夫斯基(Pawlowski)的提交于2019年12月26日的标题为“堆叠式存储器系统的真值表扩展(TRUTH TABLE EXTENSION FOR STACKED MEMORYSYSTEMS)”的第62/953,819号美国临时专利申请的优先权益,所述美国临时专利申请特此以全文引用的方式并入本文中。
技术领域
下文大体上涉及操作存储器阵列,且更具体地说,涉及增加具有堆叠式存储器的装置的带宽。
背景技术
存储器装置广泛用于将信息存储在例如计算机、无线通信装置、相机、数字显示器等各种电子装置中。通过编程存储器装置的不同状态来存储信息。举例来说,二进制装置具有通常由逻辑“1”或逻辑“0”表示的两个状态。在其它系统中,可存储多于两个状态。为了存取所存储信息,电子装置的组件可读取或感测存储器装置中所存储的状态。为了存储信息,电子装置的组件可对存储器装置中的状态进行写入或编程。
存在各种类型的存储器装置,包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、DRAM、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)等。存储器装置可以是易失性或非易失性的。
一般来说,改进存储器装置可包含增加存储器单元密度、增加读取/写入速度、增加可靠性、增加数据保持性、减小功耗或减小制造成本以及其它度量。超前的存储器技术已实现了对许多这些度量的改进,然而,随着处理速度的提高,存储器带宽可能会变成整个系统性能改进的瓶颈。
附图说明
在未必按比例绘制的图中,相似标号在不同视图中可描述类似组件。具有不同字母后缀的相似标号可表示类似组件的不同实例。各图通过举例而非限制性地大体上说明本文件中所论述的各种实施例。
图1说明支持根据本公开的实例的特征和操作的存储器裸片的实例。
图2A和2B大体上说明支持根据本公开的实例的特征和操作的装置的实例。
图3大体上说明根据本发明主题的包含可从存储系统请求和接收信息的主机装置的实例存储系统。
图4A和4B大体上说明允许存取高带宽存储器装置的存储器裸片堆叠内的第二类型的随机存取存储器的现有高带宽存储器协议的实例真值表扩展。
图5A和5B大体上说明允许存取随机存取存储器裸片堆叠内的第二类型的随机存取存储器的现有高带宽存储器协议的实例真值表扩展。
图6大体上说明用于操作包含第一存储器堆叠的存储系统的实例方法的流程图。
图7大体上说明根据本文中所公开的各方面的包含支持包含堆叠式DRAM的存储系统的装置的系统的图。
具体实施方式
下文在示例性阵列的上下文中进一步描述上文所介绍的本公开的特征(例如图1)。接着针对系统的各种实例或方面描述特定实例(例如,图2到4)。
图1说明根据本文公开的各个方面的存储器裸片100的实例。在一些实例中,存储器裸片100还可称为电子存储器设备、存储器阵列、存储器单元阵列或存储器单元叠组(deck)。存储器裸片100可包含可编程以存储不同状态的存储器单元105。存储器单元105可布置成可独立存取的一或多组存储器单元。每一存储器单元105可编程以存储标示为逻辑0和逻辑1的两个状态。在一些情况下,存储器单元105可经配置以存储多于两个逻辑状态。
在一些实例中,存储器单元105可在电容器中存储表示可编程状态的电荷;例如带电和不带电电容器可分别表示两种逻辑状态。DRAM架构可使用此类设计,且所用的电容器可包含具有线性或顺电性电极化性质的介电材料作为绝缘体。FeRAM架构也可采用此类设计。在一些实例中,存储器单元105可将可编程状态的表示存储在交叉耦合的反相器配置中。静态RAM(SRAM)架构可使用此类设计。
可通过激活存取线110和数字线115来对存储器单元105执行例如读取和写入等操作。存取线110还可称为字线110,且位线115还可称为数字线115。对字线和位线或其类似物的引用可互换,而不影响理解或操作。激活字线110或数字线115可包含将电压施加到相应线。
根据图1的实例,每一行存储器单元105可连接到单个字线110,且每一列存储器单元105可连接到单个数字线115。通过激活一个字线110和一个数字线115(例如,将电压施加到字线110或数字线115),可存取其相交处的单个存储器单元105。存取存储器单元105可包含对存储器单元105进行读取或写入。字线110与数字线115的相交处可称为存储器单元的地址。另外或替代地,举例来说,每一行存储器单元105可布置成一或多组存储器单元。
在一些架构中,单元的逻辑存储装置,例如电容器、触发器,可通过选择组件(未展示)与数字线电隔离。字线110可连接到选择组件且可控制选择组件。举例来说,选择组件可以是晶体管,且字线110可连接到晶体管的栅极。激活字线110可使存储器单元105的电容器与其对应数字线115之间电连接或电路闭合。随后可存取所述数字线以对存储器单元105进行读取或写入。
可通过行解码器120和列解码器130控制存取存储器单元105。举例来说,行解码器120可从存储器控制器140接收行地址,且基于所接收的行地址激活适当字线110。类似地,列解码器130可从存储器控制器140接收列地址,且激活适当数字线115。行解码器120和列解码器130可分别接收位于特定组存储器单元内的存储器单元的行地址和列地址。另外或替代地,每组存储器单元可与单独的行解码器120和列解码器130电子通信。举例来说,存储器裸片100可包含标记为WL_1到WL_M的多个字线110和标记为DL_1到DL_N的多个数字线115,其中M和N取决于阵列大小。因此,通过激活字线110和数字线115,例如WL_2和DL_3,可存取其相交处的存储器单元105。
在存取存储器单元105后,就可通过感测组件125读取或感测所述单元以确定存储器单元105的所存储状态。举例来说,在存取存储器单元105之后,存储器单元105的电容器可放电到其对应数字线115上。在一些情况下,对电容器进行放电可由于偏置或施加电压到电容器而引起。放电可以引起数字线115的电压的变化,感测组件125可比较所述电压与参考电压(未展示)以确定存储器单元105的所存储状态。举例来说,如果数字线115具有比参考电压更高的电压,则感测组件125可确定存储器单元105中的所存储状态是逻辑1,且反之亦然。感测组件125可包含用以检测和放大信号差异(其可称为锁存)的各种晶体管或放大器。接着可通过列解码器130将存储器单元105的检测到的逻辑状态作为输出135输出。在一些情况下,感测组件125可以是列解码器130或行解码器120的部分。或者,感测组件125可连接到列解码器130或行解码器120或与所述列解码器或行解码器电子通信。
可通过以类似方式激活相关字线110和数字线115来对存储器单元105进行设置或写入,例如,可将逻辑值存储于存储器单元105中。列解码器130或行解码器120可接受待写入到存储器单元105的数据,例如输入/输出135。可通过在电容器上施加电压来对存储器单元105进行写入。
存储器控制器140可通过例如行解码器120、列解码器130和感测组件125等各种组件来控制存储器单元105的操作(例如,读取、写入、重写、刷新、放电等)。在各种实例中,存储器控制器140可以是存储器裸片100的组件或可在存储器裸片100外部。在一些情况下,行解码器120、列解码器130和感测组件125中的一或多者可与存储器控制器140共置。存储器控制器140可生成行和列地址信号,以激活所要字线110和数字线115。存储器控制器140可经由穿过存储器裸片100的至少一个信道激活特定组存储器单元的所要字线110和数字线115。存储器控制器140还可生成且控制在存储器裸片100的操作期间使用的各种电压或电流。举例来说,所述存储器控制器可在存取一或多个存储器单元105之后将放电电压施加到字线110或数字线115。存储器控制器140可经由信道145耦合到存储器单元105。信道145在图1中说明为与行解码器120和列解码器130的逻辑连接,但所属领域的技术人员将认识到,可采用其它配置。如本文所描述,存储器控制器140可每时脉循环多次与单元105交换数据(例如,来自读取或写入操作)。
存储器控制器140还可经配置以与主机装置(未展示)传送命令、数据和其它信息。存储器控制器140可使用调制方案来调制在存储器阵列与主机装置之间传送的信号。I/O接口可基于选择何种调制方案而进行配置。一般来说,本文中论述的所施加电压或电流的振幅、形状或持续时间可被调整或改变,且对于操作存储器裸片100时论述的各种操作可不同。此外,可同时或并行存取存储器裸片100内的一个、多个或所有存储器单元105;例如,可在将所有存储器单元105或存储器单元105的群组设置为单个逻辑状态的复位操作期间同时或并行存取存储器裸片100的多个或所有单元。
图2说明根据本文公开的各种实例支持用于存储器装置的信道路由的设备或系统290。系统290可包含主机装置205和多个堆叠210。在常规系统中,多个堆叠可包含相同类型的堆叠式存储器裸片,例如DRAM存储器裸片。在某些实例中,堆叠可包含例如形成主存储器阵列的DRAM的基于电容的存储器装置与用于存储器阵列的第二部分的例如SRAM等交联反相器存储器的较快存取存储器架构(其通常每单元包含四个到六个晶体管)的混合。代替DRAM,可使用另一存储技术。本发明人已认识到,如果主机除了主存储器阵列之外还具有对第二、更快的确定性类型的存储器(例如,SRAM存储器)的直接存取,则可实现带宽改进。其它形式的存储器可用作SRAM的替代方案。在一些实例中,可与DRAM组合利用铁电RAM(FeRAM);或在其它实例中,可使用组合DRAM与快闪存储器以提供非易失性存储器的非易失性DRAM装置(例如NVDIMM)。将通过存取时间减少的存储器技术结合DRAM(或其它主存储器阵列存储技术)来感受所描述的系统的最大好处(至少在速度方面)。
主机装置205可以是处理器(例如,中央处理单元(CPU)、图形处理单元(GPU))或芯片上系统(SoC)的实例。在一些情况下,主机装置205可以是与存储器装置分离的组件,使得主机装置205可与存储器装置分开制造。主机装置205可在堆叠210外部(例如,膝上型计算机、服务器、个人计算装置、智能手机、个人计算机)。在系统290中,存储器裸片210的堆叠可经配置以存储用于主机装置205的数据。所描述的技术实现与主存储器阵列或SRAM的直接通信,如下文进一步描述。
主机装置205可使用在信号路径上传送的信号与存储器裸片210的堆叠交换信息。信号路径可以是消息或传输内容从传输组件到接收组件可行经的路径。在一些情况下,信号路径可以是与至少两个组件耦合的导体,其中所述导体可选择性地允许电子在所述至少两个组件之间流动。如在(例如,射频(RF)或光学)无线通信的情况下,信号路径可形成于无线媒体中。信号路径可至少部分地包含第一衬底,例如存储器装置的有机衬底,和/或第二衬底,例如可与堆叠210和主机装置205中的至少一者(如果不是两者)耦合的封装衬底(例如,第二有机衬底)。在一些情况下,堆叠210可用作主机装置205的从属型装置,所述主机装置可用作主控型装置。
在一些应用中,系统290可得益于主机装置205与存储器装置210之间的高速连接。由此,一些堆叠210支持具有每秒数百万兆字节(TB/s)带宽需求的应用程序、进程、主机装置或处理器。在可接受的能量预算内满足此类带宽约束在某些情况下可能会带来挑战。
堆叠210的存储器裸片200可经配置以与多种类型的通信媒体211(例如,有机衬底等衬底和/或硅插入件等高密度插入件)一起作用。在一些情况下,主机装置205可配置有包括端子设计(例如,矩阵或图案)的接口或焊球引脚(ball-out)。
在一些情况下,缓冲层可定位在存储器裸片200与通信媒体211之间。缓冲层可经配置以将信号驱动(例如,重新驱动)到存储器裸片200以及从存储器裸片驱动(例如,重新驱动)信号。在一些情况下,存储器裸片200的堆叠210可以是无缓冲的,这意指不存在缓冲层或基底层不包含再驱动器以及其它组件。在无缓冲器存储器的某些实例中,路由层或逻辑裸片206可定位在存储器裸片200或存储器裸片200的堆叠与通信媒体211之间。在某些实例中,逻辑裸片206可形成存储器裸片200的下层。在某些实例中,无缓冲存储器堆叠210可包含具有逻辑裸片层206的最下存储器裸片200。
图3大体上说明根据本发明主题的包含可从存储系统310请求和接收信息的主机装置305的实例存储系统391。主机装置305可以是但不限于CPU、图形处理单元(GPU)、加速处理单元(GPU)、数字信号处理器(DSP)、现场可编程门阵列(FPGA)、专用集成电路(ASIC)以及与存储系统310通信的较大系统的任何其它组件。在一些实施例中,装置305可以是存取同一存储系统310的多个装置。存储系统310可包含与存储器堆叠320集成的逻辑裸片306,所述存储器堆叠例如动态随机存取存储器(DRAM)装置的堆叠。
逻辑裸片306可包含连接到堆叠式DRAM控制件332以及预取和高速缓存逻辑333的主机接口331。堆叠式DRAM控制件332连接到存储器堆叠320且与其介接。预取和高速缓存逻辑333可与预取器、预取缓冲器和高速缓存阵列334连接。预取器可以是硬件预取器。预取缓冲器和高速缓存阵列334可以是但不限于SRAM阵列、任何其它存储器阵列技术或寄存器。
主机接口331可包含命令解码器335和接口寄存器336。主机接口331,且更具体地说,命令解码器335,可从装置305接收对存储器堆叠320的所有传入存储器请求。请求可发送到预取和高速缓存逻辑333(例如,下一行、跨步等)。预取和高速缓存逻辑333可监测传入存储器请求。所预取数据可放置到预取缓冲器和高速缓存阵列334中。预取和高速缓存逻辑333还可针对预取缓冲器和高速缓存阵列334中的数据检查任何传入存储器请求。可直接从预取缓冲器和高速缓存阵列334提供任何命中,而无需前往堆叠式DRAM控制件332。这可减小这些请求的时延,以及减少堆叠式DRAM控制件332中的任何其余请求(即,未命中预取缓冲器和高速缓存阵列334的请求)的争用。
预取器可涵盖任何预取算法/方法,或算法/方法的组合。归因于大多数存储器技术(例如,DRAM)的基于行缓冲器的组织,利用空间定位的预取算法(例如,下一行、小跨步等)的开销相对较低,这是因为预取请求将(有可能)命中存储器的行缓冲器。实施方案可针对大数据块(即,超过一个64B高速缓存行的数据)发出预取请求,例如预取整个行缓冲器、一半行缓冲器或其它粒度。
预取缓冲器和高速缓存阵列334可实施为直接映射的、集合相联的、到全关联的高速缓存类结构。在实施例中,预取缓冲器和高速缓存阵列334可用于仅服务读取请求(即,写入会引起预取缓冲器条目无效,或必须使用直写策略)。在另一实施例中,预取缓冲器和高速缓存阵列334可采用替换策略,例如最近最少使用(LRU)、最不常使用(LFU)或先进先出(FIFO)。如果预取单元生成对大于高速缓存行的数据大小的请求(如上文所描述),则预取缓冲器和高速缓存阵列334可能还需要用对应更宽的数据块大小来组织。在一些实施例中,可使用分块(sub-blocking)。
尽管本文中描述为在由一个逻辑芯片和一或多个存储器芯片组成的存储器组织中使用,但存在其它物理表现形式。尽管被描述为具有一或多个存储器芯片的逻辑裸片的竖直堆叠,但另一实施例可将一些或全部逻辑放置在单独芯片上,所述单独芯片水平位于插入件上或一起封装在多芯片模块(MCM)中。多于一个逻辑芯片可包含在整个堆叠或系统中。
在某些实例中,主机接口331可直接存取缓冲器和高速缓存阵列334的一部分,或可直接存取SRAM型存储器337的单独实例。在此类实例中,命令解码器335响应于命令真值表,所述命令真值表包含扩展超出存取和服务DRAM存储器堆叠320的命令。更具体地说,命令解码器335可响应于用于直接存取位于337逻辑裸片306上的SRAM型存储装置的命令。如本文所使用,SRAM型存储器包含具有小于存储系统的DRAM存储器的时延的存储器。相比于存储在堆叠式存储器320处的信息,在此类存储器中,可以较少时延存取信息。在某些实例中,相比于在预取缓冲器或高速缓存阵列334处经由预取和高速缓存逻辑333可获得的信息,通过直接存取例如逻辑裸片306处的SRAM337的实例,可以较少时延来存取信息。
图4A和4B大体上说明允许存取随机存取存储器裸片堆叠内的第二类型的随机存取存储器的现有高带宽存储器协议的实例真值表扩展。此类堆叠可用于高带宽存储器封装中。在某些实例中,适于与包含DRAM与较快SRAM的混合的存储器堆叠一起操作的系统还可与包含均质存储器裸片堆叠的常规存储器堆叠系统一起作用。本发明人已认识到,可利用现有接口协议的未使用状态以允许存储器控制器专门命令和控制较快存储器以便改进总体存储系统带宽。在某些实例中,每个信道可提供对存储器堆叠的存储器区域的独立存取。在某些实例中,每个信道可独立于另一信道而动作。每个信道可包含独立命令和数据接口。在某些实例中,每个命令和数据接口可包含数个信号或终止(termination),包含数据(DQ[ND:0])、列命令/地址(C[NC:0])和行命令/地址(R[NR:0]),其中ND、NC和NR可为信号或终止的相应群组或总线的最大信号地址。在某些实例中,可通过在接收时钟信号时恰当地设置行命令/地址和列命令/地址的相应信号来启动存储器裸片堆叠的特定操作。DRAM堆叠的常规操作使用行命令/地址信号的前几个信号(R[3:0]和列命令/地址信号的前几个信号(C[3:0])来启动DRAM装置堆叠的各种操作。在某些实例中,信道将存储器控制器的接口与堆叠中的存储器裸片中的一或多者的装置接口和装置控制电路系统耦合。
在存储器裸片堆叠包含一或多个SRAM阵列的某些实例中,存储器控制器可使用常规行和列命令真值表(例如在JEDEC标准第235B号中提供的行和列真值表)的扩展来存取SRAM阵列。图4A大体上说明实例行命令真值表扩展。图4B大体上说明列真值表扩展。在某些实例中,不同于常规方法,行和列命令/地址信号可协力作用以启动存取存储器裸片堆叠内的一或多个SRAM阵列的个别操作。
举例来说,在接收到行命令/地址上的上升时钟信号和额外信号(其中R0到R2分别为逻辑“高”(H)、“低”(L)、H)后,SRAM装置的存储器装置控制器可辨识出存储器控制器正请求对SRAM装置的存取。其余行命令/地址信号以及列命令/地址信号可提供额外信息以确认SRAM存取请求、提供地址信息和特定命令信息,例如请求是否是读取请求、写入请求以及请求是否要将缓冲器用于数据。参考图4A,时钟信号骑乘沿上的信号或终止R3到R5以及时钟信号下降沿上的R0、R4和R5可提供用于所请求SRAM存取的SRAM地址的一部分(A10到A15)。时钟(CLK)的下降沿上的R6处的“D”表示“不关注”,且指示逻辑电平对于所说明的实例不相关。参考图3B,相同信道的列命令/地址接口的信号(包含时钟上升沿上的C3到C7和时钟信号下降沿上的C1和C3到C6)可提供用于所请求SRAM存取的SRAM地址的其余部分(A0到A9)。在时钟信号的上升沿上,在C0设置为“低”且C1设置为“高”时,C0和C1可验证提供到存储器控制器的命令地址信息是SRAM存取请求。另外,在上升沿上,C2的状态可指示存取是“读取”存取还是“写入”存取。SID0和SID1可指示用于SRAM存取命令的装置堆叠标识。
现有堆叠式DRAM装置可在数个模式中操作。由于堆叠式DRAM技术已演进,因此已增加一些模式。在某些实例中,一个此类操作模式通常被称作伪信道模式。伪信道模式可将信道分成两个个别子信道或伪信道。两个伪信道都可半独立地操作。伪信道可共享信道的行命令/地址总线和列命令/地址总线,然而,每个伪信道可个别地执行和解码命令。命令/地址信号BA4可用于将SRAM存取命令引导到两个伪信道中的一者。在某些实例中,命令信息可包含奇偶校验位(PAR),所述PAR可用于确保行命令/地址接口或列命令地址接口上的命令信息在由存储器控制器接收之前不会受损。
在某些实例中,SRAM和DRAM存取命令可与连接主机和主机接口的外部总线隔离。在此类实例中,存储器存取命令不会将读取数据提供到外部总线或从外部总线接收写入数据,而是使用内部缓冲器(例如预取缓冲器或类似寄存器)来捕捉从SRAM或堆叠式DRAM读取的数据以及提供用于SRAM写入或堆叠式DRAM写入命令的数据。在此类实例中,时钟信号下降沿上的列命令地址信号C8可提供二进制状态以指示是内部缓冲器还是外部总线将用作存储器存取命令的数据目标。在某些实例中,可在时钟信号(CLK)的下降沿上使用列命令/地址位,例如C8位,以向存储器控制器或主机接口的命令解码器指示将用于直接SRAM或堆叠式DRAM存取命令的数据位置。在第一状态,C8位可指示存储器控制器可使用外部数据总线作为存储器存取命令的数据位置。在第二状态,C8位可指示存储器控制器可使用内部缓冲器作为存储器存取命令的数据位置。
图5A和5B大体上说明允许存取随机存取存储器裸片堆叠内的第二类型的随机存取存储器的现有高带宽存储器协议的实例真值表扩展。此类堆叠可用于高带宽存储器封装中。与可通过图4A和4B的实例解决的情况相比,图5A和5B的实例允许较大容量SRAM。
举例来说,在接收到行命令/地址上的上升时钟信号和额外信号(其中R0到R2分别为逻辑“高”(H)、“低”(L)、H)后,SRAM装置的存储器装置控制器可辨识出存储器控制器正请求对SRAM装置的存取。其余行命令/地址信号以及列命令/地址信号可提供额外信息以确认SRAM存取请求、提供地址信息和特定命令信息,例如请求是否是读取请求、写入请求以及请求是否要将缓冲器用于数据。参考图5A,时钟信号骑乘沿上的信号或终止R3到R5以及时钟信号的下降沿上的R0、R4和R5可提供用于所请求SRAM存取的SRAM地址的一部分(A12到A20)。参考图3B,相同信道的列命令/地址接口的信号(包含时钟上升沿上的C3到C7和时钟信号下降沿上的C1和C3到C6)可提供用于所请求SRAM存取的SRAM地址的其余部分(A0到A11)。在时钟信号的上升沿上,在C0设置为“低”且C1设置为“高”时,C0和C1可验证提供到存储器控制器的命令地址信息是SRAM存取请求。另外,在上升沿上,C2的状态可指示存取是“读取”存取还是“写入”存取。
现有堆叠式DRAM裸片可在数个模式中操作。由于堆叠式DRAM技术已演进,因此已增加一些模式。在某些实例中,一个此类操作模式通常被称作伪信道模式。伪信道模式可将信道分成两个个别子信道或伪信道。两个伪信道都可半独立地操作。伪信道可共享信道的行命令/地址总线和列命令/地址总线,然而,每个伪信道可个别地执行和解码命令。命令/地址信号BA4可用于将SRAM存取命令引导到两个伪信道中的一者。在某些实例中,命令信息可包含奇偶校验位(PAR),所述PAR可用于确保行命令/地址接口或列命令地址接口上的命令信息在由存储器控制器接收之前不会受损。
在某些实例中,SRAM和DRAM存取命令可与连接主机和主机接口的外部总线隔离。在此类实例中,存储器存取命令不会将读取数据提供到外部总线或从外部总线接收写入数据,而是使用内部缓冲器(例如预取缓冲器或类似寄存器)来捕捉从SRAM或堆叠式DRAM读取的数据以及提供用于SRAM写入或堆叠式DRAM写入命令的数据。在此类实例中,时钟信号下降沿上的列命令地址信号C8可提供二进制状态以指示是内部缓冲器还是外部总线将用作存储器存取命令的数据目标。在某些实例中,可在时钟信号(CLK)的下降沿上使用列命令/地址位,例如C8位,以向存储器控制器或主机接口的命令解码器指示将用于直接SRAM或堆叠式DRAM存取命令的数据位置。在第一状态,C8位可指示存储器控制器可使用外部数据总线作为存储器存取命令的数据位置。在第二状态,C8位可指示存储器控制器可使用内部缓冲器作为存储器存取命令的数据位置。
图6大体上说明用于操作包含第一存储器堆叠的存储系统的实例方法600的流程图。在某些实例中,存储系统可包含逻辑裸片、存储器控制器、第一接口和第二接口。逻辑裸片可经由第一接口接收且解码从主机接收的请求。逻辑裸片可经由第一存储器堆叠的存储器控制器、经由高速缓存、经由逻辑裸片的第二存储器或其组合启动存储系统的数据存取。在一些实例中,第一存储器可包含经由第二接口耦合到存储器控制器的DRAM裸片。在一些实例中,第二存储器可以是SRAM存储器。逻辑裸片可包含或可不包含存储器控制器。在某些实例中,存储器控制器可作为单独控制器驻存在存储器裸片堆叠的存储器裸片中的每一者上。在601处,可仅使用第一接口的第一命令/地址总线标识第一存储器的第一存储器操作来启动和执行第一存储器操作。在某些实例中,第一命令地址总线可以是与例如高带宽存储器装置相关联的行命令地址总线。在一些实例中,第一存储器操作不包含读取操作或写入操作。在一些实例中,第一存储器操作包含预充电操作、刷新操作、掉电操作或其组合。
在603处,可仅使用第一接口的第二命令/地址总线标识第二存储器存取操作来启动和执行第一存储器的第二存储器操作。在某些实例中,第二命令地址总线可以是与例如高带宽存储器装置相关联的列命令/地址总线。在一些实例中,第二存储器操作包含读取操作或写入操作。在605处,可使用第一命令/地址总线和第二命令地址总线两者标识第三存储器操作来启动或执行第二存储器(例如,逻辑裸片的SRAM阵列)的第三存储器存取操作。在某些实例中,第一存储器可以是基于电容的随机存取存储器装置,例如DRAM,且第二存储器可以是SRAM。与常规堆叠式DRAM存储器或存储系统相比,对堆叠式DRAM存储系统中的较快SRAM型存储器的直接存取可提供机会来改进存储系统的带宽。
在某些实例中,除提供用于直接存取例如包含DRAM存储器装置堆叠的存储系统内的SRAM装置且不违反实施堆叠式DRAM高带宽存储系统的标准的新命令之外,本发明主题还可允许使用逻辑裸片的缓冲器和扩展的命令真值表在DRAM存储器与SRAM存储器之间进行内部数据移动,而不需要经由主机接口总线传送信息。此类内部传送命令可通过在第二命令/地址总线的时钟的第二转变时将第二命令/地址总线的位设置为特定状态来实施。在一些实例中,允许存储器与缓冲器之间的移动的位可以是与高带宽存储器装置相关联的列命令/地址总线的C8位。
在某些实例中,如本文所公开的用于随机存取存储器(RAM)堆叠的命令真值表的修改可允许对堆叠的逻辑裸片内的不同类型的RAM(例如,堆叠式DRAM存储系统中的SRAM存储器)的直接存取,且可提供特定命令来直接存取和利用SRAM的益处。此类命令可允许存储器控制器能够使用外部数据总线读取或写入SRAM、使用存储系统内部的缓冲器读取和写入SRAM、使用外部总线读取和写入DRAM以及使用缓冲器读取和写入DRAM。在某些实例中,使用缓冲器作为数据位置的命令并不影响与命令/操作中寻址的存储器相关联的信道的数据总线(例如,外部数据总线),且可允许数据总线用于其它操作。
在某些实例中,根据本发明主题的存储系统可为高带宽存储器提供带宽上的增加,而无需将带宽增加压力给到例如常规高带宽装置的性能有限的常规存储器。在一些实例中,可在不修改现有高带宽存储器封装的引出线(pinout)的情况下实现带宽增加。
图7大体上说明根据本文中所公开的各方面的包含支持包含堆叠式DRAM的存储系统的装置705的系统700的图。装置705可包含用于双向语音和数据通信的组件,包含用于传输和接收通信的组件,包含存储器控制器715、存储器单元720、基本输入/输出系统(BIOS)组件725、处理器730、I/O控制器735、外围组件740、存储器芯片755、系统存储器控制器760、编码器765、解码器770和多路复用器775。这些组件可经由一或多个总线(例如,总线710)进行电子通信。举例来说,总线710可具有16个数据线(“DQ”线)的总线宽度。总线710可与32组存储器单元进行电子通信。
存储器控制器715或760可操作如本文所描述的一或多个存储器单元。具体地说,存储器控制器可经配置以支持灵活的多信道存储器。在一些情况下,存储器控制器715或760可操作行解码器、列解码器或这两者,如参考图1所描述。存储器控制器715或760可与主机进行电子通信,且可经配置以在存储器控制器715或760的时钟信号的上升沿和下降沿中的每一者期间传送数据。
存储器单元720可存储信息(即,采用逻辑状态的形式),如本文所描述。存储器单元720可表示例如参考图1所描述的存储器单元105。存储器单元720可与存储器控制器715或760进行电子通信,且存储器单元720和存储器控制器715或760可位于芯片755上,所述芯片可以是如本文所描述的一或多个平面存储器装置。芯片755可例如由系统存储器控制器715或760管理。
存储器单元720可表示具有耦合到衬底的多个区的第一存储器单元阵列。所述多个区中的每个区可包含多组存储器单元和穿过第一存储器单元阵列的多个信道。所述多个信道中的至少一者可耦合到至少一个区。存储器控制器715或760可经配置以在经耦合区与存储器控制器715或760之间传送数据。
BIOS组件725是包含作为固件操作的BIOS的软件组件,所述固件可初始化且运行各种硬件组件。BIOS组件725可管理处理器与例如外围组件、输入/输出控制组件等各种其它组件之间的数据流。BIOS组件725可包含存储在只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。
处理器730可包含智能硬件装置(例如,通用处理器、数字信号处理器(DSP)、中央处理单元(CPU)、微控制器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)、可编程逻辑装置、离散门或晶体管逻辑组件、离散硬件组件,或其任何组合)。在一些情况下,处理器730可经配置以使用存储器控制器715或760操作存储器阵列。在其它情况下,存储器控制器715或760可集成到处理器730中。处理器730可经配置以执行存储于存储器中的计算机可读指令以执行各种功能(例如,支持灵活多信道存储器的功能或任务)。
I/O控制器735可管理装置705的输入和输出信号。I/O控制器735还可管理未集成到装置705中的外围装置。在一些情况下,I/O控制器735可表示到外部外围装置的物理连接或端口。I/O控制器735可利用例如
Figure BDA0003711614230000121
Figure BDA0003711614230000122
等操作系统或另一已知操作系统。在其它情况下,I/O控制器735可表示调制解调器、键盘、鼠标、触摸屏或类似装置,或与调制解调器、键盘、鼠标、触摸屏或类似装置交互。在一些情况下,I/O控制器735可实施为处理器的部分。用户可经由I/O控制器735或经由I/O控制器735所控制的硬件组件与装置705交互。
外围组件740可包含任何输入或输出装置,或用于此类装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口,或外围卡槽,例如外围组件互连(PCI)或加速图形端口(AGP)槽。
输入745可表示在装置705外部的将输入提供到装置705或其组件的装置或信号。这可包含用户接口,或与其它装置的接口或在其它装置之间的接口。在一些情况下,输入745可由I/O控制器735管理,且可经由外围组件740与装置705交互。
输出750还可表示在装置705外部的经配置以从装置705或其任何组件接收输出的装置或信号。输出750的实例可包含图形显示器、音频扬声器、打印装置、另一处理器或印刷电路板等。在一些情况下,输出750可以是经由外围组件740与装置705介接的外围元件。输出750可由I/O控制器735管理。
系统存储器控制器715或760可与第一存储器单元阵列(所述存储器单元例如存储器单元720)进行电子通信。主机可以是控制或引导存储器控制器715或760和对应的存储器阵列是其中的一部分的装置的操作的组件或装置。主机可以是计算机、移动装置等的组件。或者,装置705可被称为主机。在一些实例中,系统存储器控制器715或760是GPU。
编码器765可表示装置705外部的装置或信号,其提供对要存储到装置705或其组件的数据执行纠错编码。编码器765可经由至少一个信道将经编码数据写入到至少一个所选存储器,并且还可以经由纠错编码对数据进行编码。
解码器770可表示装置705外部的装置或信号,其对装置705或其组件的命令信号和寻址信号进行序列化。在一些实例中,存储器控制器715或760可共置于解码器770内。
多路复用器775可表示装置705外部的装置或信号,其将数据多路复用到装置705或其组件。多路复用器775可多路复用待传输到编码器765的数据,且解复用从编码器765接收到的数据。多路复用器775可与解码器770进行电子通信。在一些实例中,多路复用器775可与例如系统存储器控制器715或760等控制器进行电子通信。
装置705的组件可包含被设计成实行其功能的电路系统。这可包含经配置以实行本文中所描述的功能的各种电路元件,例如,导电线、晶体管、电容器、电感器、电阻器、放大器或其它有源或无源元件。装置705可以是计算机、服务器、膝上型计算机、笔记本电脑、平板计算机、移动电话、可穿戴电子装置、个人电子装置等。或者,装置705可以是此类装置的部分或方面。在一些实例中,装置705是具有高可靠性、任务关键性或低时延约束或参数的计算机的方面,例如载具(例如,自主汽车、飞机、航天器等)。装置705可以是或包含用于人工智能(AI)、增强现实(AR)或虚拟现实(VR)应用的逻辑。
在一个实例中,存储器装置可包含具有多个区的存储器单元阵列,所述多个区可各自可包含多组存储器单元和穿过存储器单元阵列的多个信道。信道中的每一者可与存储器单元阵列的区耦合,且可经配置以在区中的多组存储器单元与主机装置之间传送信号。
在一些实例中,存储器装置可进一步包含跨存储器单元阵列延伸的I/O区域,所述I/O区域占据存储器单元阵列中可能不含存储器单元的区域。在存储器装置的一些实例中,I/O区域可包含经配置以将存储器单元阵列与电源节点或接地节点耦合的TSV。
在一些实例中,存储器装置可进一步包含分布在存储器单元阵列中的多个信道接口。在存储器装置的一些实例中,所述多个信道接口可以是凸块引脚(bump-out)。在存储器装置的一些实例中,所述多个信道接口中的信道接口可定位在存储器单元阵列的每个象限中。
在一些实例中,存储器装置可进一步包含在所述区的存储器单元与所述区所关联的信道接口之间延伸的多个信号路径。在存储器装置的一些实例中,信道接口可定位在存储器单元阵列中以最小化信号路径的长度。
在一些实例中,存储器装置可进一步包含堆叠在存储器单元阵列的顶部上的第二存储器单元阵列。在存储器装置的一些实例中,第二存储器单元阵列可具有可各自包含多组存储器单元的区。在一些实例中,存储器装置可进一步包含穿过第二存储器单元阵列的第二多个信道。在存储器装置的一些实例中,所述第二多个信道中的每个信道可与第二存储器单元阵列的第二区耦合,且可经配置以在第二区中的多组存储器单元与主机装置之间传送信号。
在一些实例中,存储器装置可进一步包含延伸穿过存储器单元阵列以将第二存储器单元阵列与第二多个信道耦合的TSV。在存储器装置的一些实例中,信道可建立所述区与主机装置之间的点对点连接。在存储器装置的一些实例中,每个信道可包含四个或八个数据引脚。在存储器装置的一些实例中,存储器单元阵列的区可包含八组或更多组存储器单元。
在一些实例中,存储器装置可进一步包含经配置以用于与主机装置进行双向通信的接口。在存储器装置的一些实例中,接口可经配置以传送使用NRZ调制方案或PAM4方案中的至少一者或这两者调制的信号。
在一个实例中,存储器装置可包含:具有各自包含多组存储器单元的区的存储器单元阵列;跨存储器单元阵列延伸的I/O区域,所述I/O区域可包含经配置以将信号路由到存储器单元阵列和从存储器单元阵列路由信号的多个端子;以及定位在存储器单元阵列的I/O区域中的多个信道,每个信道可与存储器单元阵列的区耦合且可经配置以在所述区中的多组存储器单元与主机装置之间传送信号。
在一些实例中,存储器装置可进一步包含定位在存储器单元阵列的I/O区域中的多个信道接口,信号路径将所述区与多个信道接口耦合。在存储器装置的一些实例中,I/O区域可包含经配置以将堆叠在存储器单元阵列的顶部上的第二存储器单元阵列与信道接口耦合的TSV。
在存储器装置的一些实例中,所述区的信道接口可定位在将信道接口服务的区等分的I/O区域内。在存储器装置的一些实例中,I/O区域可包含经配置以将存储器单元阵列与电源节点或接地节点耦合的TSV。在存储器装置的一些实例中,I/O区域可占据存储器单元阵列中可能不含存储器单元的区域。在存储器装置的一些实例中,存储器单元阵列可由两个I/O区域等分。在存储器装置的一些实例中,存储器单元阵列可由四个I/O区域等分。
在一个实例中,系统可包含:主机装置;包含可各自包含多组存储器单元的多个区的存储器裸片的存储器装置;以及经配置而以通信方式耦合主机装置和存储器装置的多个信道,每个信道可与存储器裸片的区耦合并且可经配置以在所述区中的多组存储器单元与主机装置之间传送信号。
在一些实例中,系统可包含经配置以用于与主机装置进行双向通信的接口。在系统的一些实例中,接口可经配置以传送使用NRZ调制方案或PAM4方案中的至少一者或这两者调制的信号。在系统的一些实例中,主机装置可以是GPU的实例。在系统的一些实例中,存储器装置可与主机装置定位在同一封装中。
在一个实例中,存储器装置可包含具有各自包含多组存储器单元的多个区的存储器单元阵列,以及穿过所述存储器单元阵列的多个信道,每个信道可耦合到存储器单元阵列的至少一个区且每个信道可包含两个或更多个数据引脚和一或多个命令/地址引脚。
在存储器装置的一些实例中,每个信道可包含两个数据引脚。在存储器装置的一些实例中,每个信道可包含一个命令/地址引脚。在存储器装置的一些实例中,阵列的每个区可包含四组存储器单元。在存储器装置的一些实例中,每个信道可包含四个数据引脚。在存储器装置的一些实例中,每个信道可包含两个命令/地址引脚。在存储器装置的一些实例中,阵列的每个区可包含八组存储器单元。在存储器装置的一些实例中,每组存储器单元可与信道相邻。
在存储器装置的一些实例中,每个多个存储器单元的组的第一集合可与信道相邻,且每个多个存储器单元的组的第二集合可与另一组相邻且与信道不相邻。在一些实例中,存储器装置可包含128个数据引脚,且以每信道两个、四个或八个数据引脚的比率配置。
在一些实例中,存储器装置可包含每信道一个、两个、三个、四个或六个命令/地址引脚。在一些实例中,存储器装置可包含256个数据引脚,且以每信道两个、四个或八个数据引脚的比率配置。在一些实例中,存储器装置可包含每信道一个、两个、三个、四个或六个命令/地址引脚。在存储器装置的一些实例中,所述阵列可包含各自可包含多个信道的多个存储器裸片。
在存储器装置的一些实例中,所述多个存储器裸片中的每个存储器裸片可与所述多个信道中的不同信道耦合。在一些实例中,存储器装置可包含与阵列耦合的缓冲层。在一些实例中,存储器装置可包含所述阵列下方的有机衬底。
在存储器装置的一些实例中,所述阵列可经配置以用于10、16、20或24Gbps的引脚速率。在一些实例中,存储器装置可包含经配置以用于与主机装置进行双向通信的接口。在存储器装置的一些实例中,所述接口可经配置以用于二进制调制信令或脉冲幅度调制中的至少一者或这两者。
在一个实例中,系统可包含:至少一个存储器裸片,其可包含各自可包含多组存储器单元的多个区;与每个存储器裸片相关联的一或多个信道,每个信道可耦合到存储器单元的裸片的至少一个区且每个信道可包含两个或更多个数据引脚;以及位于存储器裸片之下的有机衬底。
在一些实例中,所述系统可包含主机装置,以及经配置以用于与主机装置进行双向通信的接口,所述接口支持NRZ信令或PAM4中的至少一者或这两者。在系统的一些实例中,主机装置可包含GPU。
在一些实例中,系统可包含多个存储器阵列,每个存储器阵列可包含128个或256个数据引脚,且以每信道两个、四个或八个数据引脚的比率配置。在一些实例中,所述系统可包含定位在至少一个存储器裸片与有机衬底之间的缓冲层。
可使用多种不同技术和技艺中的任一者来表示本文所描述的信息和信号。举例来说,可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。一些图可能将信号说明为单个信号;然而,所属领域的一般技术人员应了解,所述信号可表示信号总线,其中总线可具有各种位宽度。
如本文可能使用,术语“虚拟接地”是指保持为大约零伏特(0V)的电压但并不直接与接地连接的电路节点。因此,虚拟接地的电压可能会临时波动且在稳定状态下返回到大约0V。可使用如由运算放大器和电阻器组成的分压器的各种电子电路元件来实施虚拟接地。其它实施方案也是可能的。“虚拟接地”或“虚拟地接地”意指连接到近似0V。
如本文中可能使用,术语“电子通信”和“耦合”是指支持组件之间的电子流的组件之间的关系。这可包含组件之间的直接连接或可包含中间组件。彼此电子通信或耦合的组件可有效地交换电子或信号(例如,在通电电路中),或可能不有效地交换电子或信号(例如,在断电电路中)但可经配置且可操作以在电路通电后即刻交换电子或信号。作为实例,经由开关(例如,晶体管)物理连接的两个组件电子通信,或可耦合而不管开关的状态(即,断开或闭合)。
本文中使用的术语“层”是指几何结构的分层或薄片。每个层可具有三个维度(例如,高度、宽度和深度),且可覆盖一些或全部表面。举例来说,层可以是三维结构,其中两个维度大于第三维度,例如薄膜。层可包含不同元素、组件和/或材料。在一些情况下,一个层可由两个或更多个子层构成。在一些附图中,出于说明的目的而描绘三维层的两个维度。然而,所属领域的技术人员将认识到,层在本质上是三维的。
如本文所使用,术语“电极”可指电导体,且在一些情况下,可用作到存储器单元或存储器阵列的其它组件的电触点。电极可包含提供存储器阵列的元件或组件之间的导电路径的迹线、电线、导电线、导电层等。
术语“隔离”是指其中电子当前不能够在组件之间流动的所述组件之间的关系;如果组件之间存在开路,则所述组件彼此隔离。举例来说,通过开关物理连接的两个组件可在开关断开时彼此隔离。
包含存储器阵列在内的本文中所论述的装置可形成在例如硅、锗、硅锗合金、砷化镓、氮化镓等半导体衬底上。在一些情况下,衬底是半导体晶片。在其它情况下,衬底可以是绝缘体上硅(SOI)衬底,例如玻璃上硅(SOG)或蓝宝石上硅(SOP),或在另一衬底上的半导体材料的外延层。在一些实例中,所述衬底可以是由例如ABF或BT的材料形成的有机物积层衬底。可通过使用包含但不限于磷、硼或砷等各种化学物种的掺杂来控制衬底或衬底的子区的传导性。掺杂可在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂方式来进行。
本文中所论述的晶体管可表示场效应晶体管(FET),且包括包含源极、漏极和栅极的三端装置。各端可通过例如金属的导电材料连接到其它电子元件。源极和漏极可导电,且可包括经重掺杂半导体区,例如简并半导体区。源极和漏极可通过轻掺杂半导体区或沟道分离。如果沟道是n型(即,多数载流子是电子),则FET可称作n型FET。如果沟道是p型(即,多数载流子是空穴),则FET可被称为p型FET。所述沟道可由绝缘栅极氧化物封端。可通过将电压施加到栅极来控制沟道传导性。举例来说,将正电压或负电压分别施加到n型FET或p型FET可使得沟道变为导电的。当大于或等于晶体管的阈值电压的电压施加到晶体管栅极时,晶体管可“接通”或“已激活”。当小于晶体管的阈值电压的电压施加到晶体管栅极时,晶体管可“断开”或“解除激活”。
结合本文中的公开内容所描述的各种说明框和模块可通过经设计以执行本文中所描述的功能的通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行。通用处理器可以是微处理器,但在替代方案中,处理器可以是任何常规处理器、控制器、微控制器或状态机。
处理器还可实施为计算装置的组合(例如,DSP与微处理器的组合、多个微处理器、一或多个微处理器结合DSP核心,或任何其它此类配置)。
在第一实例实例1中,一种存储系统可包含:第一存储器裸片堆叠,其经配置以存储数据;以及逻辑裸片,其包含接口电路和控制器,所述接口电路经配置以使用第一命令总线、第二命令总线和数据总线从外部主机接收多个存储器请求,所述控制器经配置以与所述第一存储器裸片堆叠介接以存储和检索来自所述第一存储器裸片堆叠的所述数据;其中所述逻辑裸片包含具有比所述第一存储器裸片堆叠的装置快的存取时间的第二存储器;且其中所述接口电路经配置以响应于所述多个存储器请求中的第一存储器请求而直接存取所述第二存储器。
在实例2中,实例1的主题包含其中所述第一存储器裸片堆叠是动态随机存取存储器(DRAM)裸片。
在实例3中,实例2的主题包含其中所述第二存储器是静态随机存取存储器(SRAM)装置。
在实例4中,实例1到3的主题包含其中所述接口电路的命令解码器经配置以接收直接存取所述第二存储器的命令。
在实例5中,实例1到4的主题包含其中所述第一命令总线是行命令总线。
在实例6中,实例5的主题包含其中所述第二命令总线是列命令总线。
在实例7中,实例1到6的主题包含其中所述第一命令总线的多个所选位经配置以基于所述多个所选位中的每一者的状态而在所述第一命令总线的时钟信号的第一转变后即刻提供至少第一命令标识符;且其中所述控制器经配置以响应于所述第一命令标识符而直接存取所述第二存储器装置。
在实例8中,实例7的主题包含其中所述命令总线的所述多个所选位包括所述命令总线的至少三个位。
在实例9中,实例8的主题包含其中所述命令总线的所述多个所选位包括所述命令总线的前三个位。
在实例10中,实例9的主题包含其中响应于所述第一命令总线的所述时钟信号的所述第一转变时所述第一命令总线的前三个位为高、低、高而提供所述第一命令标识符。
在实例11中,实例7到10的主题包含其中所述命令总线的所述多个所选位包括所述命令总线的多个初始位。
在实例12中,实例7到11的主题包含其中所述第一命令总线的所述多个所选位的状态经配置以响应于未以其它方式存在于所述命令总线上的所述多个所选位的独特状态组合而提供所述第一命令标识符。
在实例13中,实例12的主题包含其中所述命令总线遵守JDEC高带宽存储器标准(JESD235B)。
在实例14中,实例7到13的主题包含其中所述接口电路经配置以在所述第一命令总线的所述时钟信号的所述第一转变后所述第一命令总线的前三个位并非分别为高、低、高时不直接存取所述第二存储器装置。
在实例15中,实例7到14的主题包含其中所述接口电路经配置以响应于所述第二命令总线的时钟的第一转变时所述第二命令总线的位的第一状态而读取所述第二存储器装置的数据。
在实例16中,实例15的主题包含其中所述接口电路经配置以响应于所述第二命令总线的所述时钟的所述第一转变时所述第二命令总线的所述位的第二状态而将数据写入到所述第二存储器装置。
在实例17中,实例7到16的主题包含其中所述第二命令总线的前两个位经配置以在所述第二命令总线的时钟信号的第一转变后即刻提供命令标识符;且其中所述接口电路经配置以响应于所述第二命令总线的所述时钟信号的所述第一转变时所述第二命令总线的前两个位分别处于低、高而直接存取所述第二存储器装置。
在实例18中,实例17的主题包含其中所述接口电路经配置以存取所述第二存储器装置且响应于在所述第二命令总线的时钟的第二转变期间所述第二命令总线的位的第一状态而使用所述逻辑裸片的缓冲器作为数据目标。
在实例19中,实例18的主题包含其中所述接口电路经配置以响应于在所述第二命令总线的时钟的所述第二转变期间所述第二命令总线的所述位处于第一状态而启动所述控制器以使用所述逻辑裸片的所述缓冲器作为数据目标来存取所述第一存储器裸片堆叠。
实例20是一种方法,其包括:仅使用第一命令/地址总线标识具有存储器裸片堆叠的存储器装置的第一存储器存取操作来执行所述第一存储器存取操作;仅使用第二命令/地址总线标识所述存储器装置的第二存储器存取操作来执行所述第二存储器存取操作;以及使用所述第一命令/地址总线和所述第二命令/地址总线两者标识所述存储器装置的第三存储器存取操作来执行所述第三存储器存取操作,其中所述第三存储器操作经配置以存取所述存储器装置的逻辑裸片的第二存储器,其中所述第二存储器不同于所述存储器裸片堆叠。
在实例21中,实例20的主题包含其中所述存储器裸片堆叠包含动态随机存取存储器(DRAM)。
在实例22中,实例20到21的主题包含其中所述第二存储器是静态随机存取存储器(SRAM)。
在实例23中,实例20到22的主题包含其中执行所述第三存储器存取操作包含:在所述第二命令/地址总线的时钟的下降转变期间将所述第二命令/地址总线的位设置成第一状态或第二状态中的一者;当所述位被设置成所述第一状态时,使用所述逻辑裸片的缓冲器作为所述第三存储器存取操作的数据位置;以及当所述位被设置成所述第二状态时,使用将所述逻辑裸片与主机装置耦合的数据总线作为所述第三存储器存取操作的所述数据位置。
实例24是一种用于存储装置的逻辑裸片,所述逻辑裸片包括:第一接口,其用以与所述存储装置的存储器裸片堆叠通信;第二接口,其经配置以与主机装置耦合;第二存储器,其可直接从所述第二接口存取;以及处理电路系统,其用以:响应于来自所述主机装置的第一请求而启动所述存储器裸片堆叠的第一存储器存取操作,其中所述第一请求仅使用所述第二接口的第一命令/地址总线标识所述第一存储器存取操作;响应于来自所述主机装置的第二请求而启动所述存储器裸片堆叠的第二存储器存取操作,其中所述第二请求仅使用所述第二接口的第二命令/地址总线标识所述第二存储器存取操作;以及响应于来自所述主机装置的第三请求而启动所述存储装置的所述第二存储器的第三存储器存取操作,其中所述第三请求使用所述第一命令/地址总线和所述第二命令/地址总线两者标识所述第三存储器存取操作。
在实例25中,实例24的主题包含其中所述第三存储器存取操作包含:针对所述第一命令/地址总线的时钟信号的第一转变,将所述第一命令/地址总线的前三个位分别设置成逻辑高、低、高,以标识所述第二存储器的所述第三存储器存取操作;针对所述第二命令/地址总线的时钟信号的第一转变,将所述第二命令/地址总线的前两个位分别设置成逻辑低、高,以标识所述第二存储器的所述第三存储器存取操作;针对所述第二命令/地址总线的所述时钟信号的第二转变,将所述第二命令/地址总线的第三位设置成第一状态,以将所述第二存储器的所述第三存储器存取操作标识为读取操作;以及针对所述第二命令/地址总线的所述时钟信号的所述第二转变,将所述第二命令/地址总线的所述第三位设置成第二状态,以将所述第二存储器的所述第三存储器存取操作标识为写入操作。
在实例26中,实例25的主题包含其中响应于所述第二或第三存储器存取操作中的任一者,所述处理电路系统经配置以:当针对所述第二命令/地址总线的所述时钟信号的所述第二转变将所述第二命令/地址总线的第四位设置成第三状态时,使用所述第二接口的数据总线作为数据位置;以及当针对所述第二命令/地址总线的所述时钟信号的所述第二转变将所述第二命令/地址总线的第四位设置成第三状态时,使用所述逻辑裸片的缓冲器作为数据位置。
实例27是至少一种包含指令的机器可读媒体,所述指令在由处理电路系统执行时使所述处理电路系统执行操作以实施实例1到26中的任一者。
实例28是一种设备,其包括用以实施实例1到26中任一者的构件。
实例29是一种系统,其用以实施实例1到26中的任一者。
实例30是一种方法,其用以实施实例1到26中的任一者。

Claims (26)

1.一种存储系统,其包括:
第一存储器裸片堆叠,其经配置以存储数据;以及
逻辑裸片,其包含接口电路和控制器,所述接口电路经配置以使用第一命令总线、第二命令总线和数据总线从外部主机接收多个存储器请求,所述控制器经配置以与所述第一存储器裸片堆叠介接以存储和检索来自所述第一存储器裸片堆叠的所述数据;
其中所述逻辑裸片包含具有比所述第一存储器裸片堆叠的装置快的存取时间的第二存储器;且
其中所述接口电路经配置以响应于所述多个存储器请求中的第一存储器请求而直接存取所述第二存储器。
2.根据权利要求1所述的存储系统,其中所述第一存储器裸片堆叠是动态随机存取存储器(DRAM)裸片。
3.根据权利要求2所述的存储系统,其中所述第二存储器是静态随机存取存储器(SRAM)装置。
4.根据权利要求1所述的存储系统,其中所述接口电路的命令解码器经配置以接收直接存取所述第二存储器的命令。
5.根据权利要求1所述的存储系统,其中所述第一命令总线是行命令总线。
6.根据权利要求5所述的存储系统,其中所述第二命令总线是列命令总线。
7.根据权利要求1所述的存储系统,其中所述第一命令总线的多个所选位经配置以基于所述多个所选位中的每一者的状态而在所述第一命令总线的时钟信号的第一转变后即刻提供至少第一命令标识符;且
其中所述控制器经配置以响应于所述第一命令标识符而直接存取所述第二存储器装置。
8.根据权利要求7所述的存储系统,其中所述命令总线的所述多个所选位包括所述命令总线的至少三个位。
9.根据权利要求8所述的存储系统,其中所述命令总线的所述多个所选位包括所述命令总线的前三个位。
10.根据权利要求9所述的存储系统,其中响应于所述第一命令总线的所述时钟信号的所述第一转变时所述第一命令总线的所述前三个位为高、低、高而提供所述第一命令标识符。
11.根据权利要求7所述的存储系统,其中所述命令总线的所述多个所选位包括所述命令总线的多个初始位。
12.根据权利要求7所述的存储系统,其中所述第一命令总线的所述多个所选位的所述状态经配置以响应于未以其它方式存在于所述命令总线上的所述多个所选位的独特状态组合而提供所述第一命令标识符。
13.根据权利要求12所述的存储系统,其中所述命令总线遵守JDEC高带宽存储器标准(JESD235B)。
14.根据权利要求7所述的存储系统,其中所述接口电路经配置以在所述第一命令总线的所述时钟信号的所述第一转变后所述第一命令总线的所述前三个位并非分别为高、低、高时不直接存取所述第二存储器装置。
15.根据权利要求7所述的存储系统,其中所述接口电路经配置以响应于所述第二命令总线的时钟的第一转变时所述第二命令总线的位的第一状态而读取所述第二存储器装置的数据。
16.根据权利要求15所述的存储系统,其中所述接口电路经配置以响应于所述第二命令总线的所述时钟的所述第一转变时所述第二命令总线的所述位的第二状态而将数据写入到所述第二存储器装置。
17.根据权利要求7所述的存储系统,其中所述第二命令总线的前两个位经配置以在所述第二命令总线的时钟信号的第一转变后即刻提供命令标识符;且
其中所述接口电路经配置以响应于所述第二命令总线的所述时钟信号的所述第一转变时所述第二命令总线的前两个位分别处于低、高而直接存取所述第二存储器装置。
18.根据权利要求17所述的存储系统,其中所述接口电路经配置以存取所述第二存储器装置且响应于在所述第二命令总线的时钟的第二转变期间所述第二命令总线的位的第一状态而使用所述逻辑裸片的缓冲器作为数据目标。
19.根据权利要求18所述的存储系统,其中所述接口电路经配置以响应于在所述第二命令总线的时钟的所述第二转变期间所述第二命令总线的所述位处于第一状态而启动所述控制器以使用所述逻辑裸片的所述缓冲器作为数据目标来存取所述第一存储器裸片堆叠。
20.一种方法,其包括:
仅使用第一命令/地址总线标识具有存储器裸片堆叠的存储器装置的第一存储器存取操作来执行所述第一存储器存取操作;
仅使用第二命令/地址总线标识所述存储器装置的第二存储器存取操作来执行所述第二存储器存取操作;以及
使用所述第一命令/地址总线和所述第二命令/地址总线两者标识所述存储器装置的第三存储器存取操作来执行所述第三存储器存取操作,其中所述第三存储器操作经配置以存取所述存储器装置的逻辑裸片的第二存储器,其中所述第二存储器不同于所述存储器裸片堆叠。
21.根据权利要求20所述的方法,其中所述存储器裸片堆叠包含动态随机存取存储器(DRAM)。
22.根据权利要求20所述的方法,其中所述第二存储器是静态随机存取存储器(SRAM)。
23.根据权利要求20所述的方法,其中所述执行所述第三存储器存取操作包含:
在所述第二命令/地址总线的时钟的下降转变期间将所述第二命令/地址总线的位设置成第一状态或第二状态中的一者;
当所述位被设置成所述第一状态时,使用所述逻辑裸片的缓冲器作为所述第三存储器存取操作的数据位置;以及
当所述位被设置成所述第二状态时,使用将所述逻辑裸片与主机装置耦合的数据总线作为所述第三存储器存取操作的所述数据位置。
24.一种用于存储装置的逻辑裸片,所述逻辑裸片包括:
第一接口,其用以与所述存储装置的存储器裸片堆叠通信;
第二接口,其经配置以与主机装置耦合;
第二存储器,其能直接从所述第二接口存取;以及
处理电路系统,其用以:
响应于来自所述主机装置的第一请求而启动所述存储器裸片堆叠的第一存储器存取操作,其中所述第一请求仅使用所述第二接口的第一命令/地址总线标识所述第一存储器存取操作;
响应于来自所述主机装置的第二请求而启动所述存储器裸片堆叠的第二存储器存取操作,其中所述第二请求仅使用所述第二接口的第二命令/地址总线标识所述第二存储器存取操作;以及
响应于来自所述主机装置的第三请求而启动所述存储装置的所述第二存储器的第三存储器存取操作,其中所述第三请求使用所述第一命令/地址总线和所述第二命令/地址总线两者标识所述第三存储器存取操作。
25.根据权利要求24所述的逻辑裸片,其中所述第三存储器存取操作包含:
针对所述第一命令/地址总线的时钟信号的第一转变,将所述第一命令/地址总线的前三个位分别设置成逻辑高、低、高,以标识所述第二存储器的所述第三存储器存取操作;
针对所述第二命令/地址总线的时钟信号的第一转变,将所述第二命令/地址总线的前两个位分别设置成逻辑低、高,以标识所述第二存储器的所述第三存储器存取操作;
针对所述第二命令/地址总线的所述时钟信号的第二转变,将所述第二命令/地址总线的第三位设置成第一状态,以将所述第二存储器的所述第三存储器存取操作标识为读取操作;以及
针对所述第二命令/地址总线的所述时钟信号的所述第二转变,将所述第二命令/地址总线的所述第三位设置成第二状态,以将所述第二存储器的所述第三存储器存取操作标识为写入操作。
26.根据权利要求25所述的逻辑裸片,其中响应于所述第二或第三存储器存取操作中的任一者,所述处理电路系统经配置以:
当针对所述第二命令/地址总线的所述时钟信号的所述第二转变将所述第二命令/地址总线的第四位设置成第三状态时,使用所述第二接口的数据总线作为数据位置;以及
当针对所述第二命令/地址总线的所述时钟信号的所述第二转变将所述第二命令/地址总线的第四位设置成第三状态时,使用所述逻辑裸片的缓冲器作为数据位置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11714714B2 (en) 2019-12-26 2023-08-01 Micron Technology, Inc. Techniques for non-deterministic operation of a stacked memory system
US11934705B2 (en) 2019-12-26 2024-03-19 Micron Technology, Inc. Truth table extension for stacked memory systems

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220113535A (ko) 2019-12-26 2022-08-12 마이크론 테크놀로지, 인크. 적층된 메모리 시스템을 위한 호스트 기술

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6526484B1 (en) 1998-11-16 2003-02-25 Infineon Technologies Ag Methods and apparatus for reordering of the memory requests to achieve higher average utilization of the command and data bus
US7127574B2 (en) 2003-10-22 2006-10-24 Intel Corporatioon Method and apparatus for out of order memory scheduling
US8407395B2 (en) 2006-08-22 2013-03-26 Mosaid Technologies Incorporated Scalable memory system
KR100764749B1 (ko) * 2006-10-03 2007-10-08 삼성전자주식회사 멀티-칩 패키지 플래시 메모리 장치 및 그것의 카피 백방법
US7915603B2 (en) * 2006-10-27 2011-03-29 Qimonda Ag Modifiable gate stack memory element
US7584335B2 (en) 2006-11-02 2009-09-01 International Business Machines Corporation Methods and arrangements for hybrid data storage
US8127185B2 (en) 2009-01-23 2012-02-28 Micron Technology, Inc. Memory devices and methods for managing error regions
US8966208B2 (en) 2010-02-25 2015-02-24 Conversant Ip Management Inc. Semiconductor memory device with plural memory die and controller die
KR20120028484A (ko) * 2010-09-15 2012-03-23 삼성전자주식회사 모바일 기기에 채용하기 적합한 복합형 반도체 장치
KR101854251B1 (ko) * 2010-11-30 2018-05-03 삼성전자주식회사 멀티 채널 반도체 메모리 장치 및 그를 구비하는 반도체 장치
US20120239874A1 (en) 2011-03-02 2012-09-20 Netlist, Inc. Method and system for resolving interoperability of multiple types of dual in-line memory modules
US8880831B2 (en) 2011-05-12 2014-11-04 Advanced Micro Devices, Inc. Method and apparatus to reduce memory read latency
US20130119542A1 (en) 2011-11-14 2013-05-16 Mosaid Technologies Incorporated Package having stacked memory dies with serially connected buffer dies
US9202551B2 (en) * 2012-06-28 2015-12-01 Intel Corporation Flexible command addressing for memory
US20140181415A1 (en) 2012-12-21 2014-06-26 Advanced Micro Devices, Inc. Prefetching functionality on a logic die stacked with memory
US9824004B2 (en) 2013-10-04 2017-11-21 Micron Technology, Inc. Methods and apparatuses for requesting ready status information from a memory
US10108372B2 (en) 2014-01-27 2018-10-23 Micron Technology, Inc. Methods and apparatuses for executing a plurality of queued tasks in a memory
US20150261701A1 (en) 2014-03-14 2015-09-17 International Business Machines Corporation Device table in system memory
US9733847B2 (en) 2014-06-02 2017-08-15 Micron Technology, Inc. Systems and methods for transmitting packets in a scalable memory system protocol
US9684622B2 (en) 2014-06-09 2017-06-20 Micron Technology, Inc. Method and apparatus for controlling access to a common bus by multiple components
US20160283111A1 (en) 2015-03-26 2016-09-29 Intel Corporation Read operations in memory devices
US20170206165A1 (en) 2016-01-14 2017-07-20 Samsung Electronics Co., Ltd. Method for accessing heterogeneous memories and memory module including heterogeneous memories
US10373657B2 (en) * 2016-08-10 2019-08-06 Micron Technology, Inc. Semiconductor layered device with data bus
US10372531B2 (en) 2017-01-05 2019-08-06 Texas Instruments Incorporated Error-correcting code memory
US10592121B2 (en) 2017-09-14 2020-03-17 Samsung Electronics Co., Ltd. Quasi-synchronous protocol for large bandwidth memory systems
US11403241B2 (en) 2017-10-02 2022-08-02 Micron Technology, Inc. Communicating data with stacked memory dies
US10866900B2 (en) 2017-10-17 2020-12-15 Samsung Electronics Co., Ltd. ISA extension for high-bandwidth memory
US10593380B1 (en) 2017-12-13 2020-03-17 Amazon Technologies, Inc. Performance monitoring for storage-class memory
US10296230B1 (en) 2017-12-22 2019-05-21 Advanced Micro Devices, Inc. Scheduling memory requests with non-uniform latencies
US10489085B2 (en) 2018-02-28 2019-11-26 Micron Technology, Inc. Latency-based scheduling of command processing in data storage devices
US10996885B2 (en) * 2018-03-12 2021-05-04 Samsung Electronics Co., Ltd. High bandwidth memory device and system device having the same
US10534731B2 (en) 2018-03-19 2020-01-14 Micron Technology, Inc. Interface for memory having a cache and multiple independent arrays
US10678478B2 (en) 2018-08-24 2020-06-09 Apple Inc. Ordering memory requests based on access efficiency
US11281589B2 (en) 2018-08-30 2022-03-22 Micron Technology, Inc. Asynchronous forward caching memory systems and methods
US11281585B2 (en) 2018-08-30 2022-03-22 Micron Technology, Inc. Forward caching memory systems and methods
KR20220113535A (ko) 2019-12-26 2022-08-12 마이크론 테크놀로지, 인크. 적층된 메모리 시스템을 위한 호스트 기술
EP4082012A4 (en) 2019-12-26 2024-01-10 Micron Technology, Inc. METHOD FOR NON-DETERMINISTIC OPERATION OF A STACKED MEMORY SYSTEM
WO2021133692A1 (en) 2019-12-26 2021-07-01 Micron Technology, Inc. Truth table extension for stacked memory systems

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11714714B2 (en) 2019-12-26 2023-08-01 Micron Technology, Inc. Techniques for non-deterministic operation of a stacked memory system
US11934705B2 (en) 2019-12-26 2024-03-19 Micron Technology, Inc. Truth table extension for stacked memory systems

Also Published As

Publication number Publication date
US11561731B2 (en) 2023-01-24
US20210200475A1 (en) 2021-07-01
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