CN114927612A - 存储单元、其制造方法、及具有存储单元的半导体器件 - Google Patents

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Abstract

本发明实施例是有关于一种存储单元、具有存储单元的半导体器件及制造存储单元的方法。一种存储单元包括介电结构、存储元件结构以及顶部电极。存储元件结构设置在介电结构中，且存储元件结构包括第一部分及第二部分。第一部分包括第一侧及与第一侧相对的第二侧，其中第一侧的宽度小于第二侧的宽度。第二部分连接到第一部分的第二侧，其中第二部分的宽度大于第一侧的宽度。顶部电极设置在存储元件结构上，其中第二部分设置在第一部分与顶部电极之间。

Description

存储单元、其制造方法、及具有存储单元的半导体器件
技术领域
本发明实施例是有关于一种存储单元、具有存储单元的半导体器件及制造存储单元的方法。
背景技术
半导体器件及电子组件的尺寸缩小的发展使得将更多的器件及组件集成到给定的体积中成为可能，且实现各种半导体器件和/或电子组件的高整合成密度。
快闪存储器是一种广泛使用的非易失性存储器类型。然而，预期快闪存储器会遇到按比例缩放的困难。因此，正在开发替代类型的非易失性存储器。相变存储器(phasechange memory，PCM)是这些替代类型的非易失性存储器之中的一种。PCM是其中采用PCM的相位来代表数据单位的一种非易失性存储器类型。PCM具有快速的读取及写入时间、非破坏性读取及高的可按比例缩放性。
发明内容
本发明实施例提供一种存储单元包括介电结构、存储元件结构以及顶部电极。所述存储元件结构设置在所述介电结构中，且所述存储元件结构包括第一部分以及第二部分。所述第一部分包括第一侧及与所述第一侧相对的第二侧，所述第一侧的宽度小于所述第二侧的宽度。所述第二部分连接到所述第一部分的所述第二侧，所述第二部分的宽度大于所述第一侧的所述宽度。所述顶部电极设置在所述存储元件结构上，其中所述第二部分设置在所述第一部分与所述顶部电极之间。
本发明实施例提供一种半导体器件包括衬底、第一内连线结构、存储单元以及第二内连线结构。所述第一内连线结构设置在所述衬底上。所述存储单元设置在所述第一内连线结构上，其中所述存储单元包括存储结构以及顶部电极。所述存储结构设置在所述第一内连线结构上且电耦合到所述第一内连线结构，且所述存储结构包括第一部分以及第二部分。所述第一部分包括第一侧及与所述第一侧相对的第二侧，且所述第一侧的宽度小于所述第二侧的宽度，其中所述第一侧设置在所述第一内连线结构与所述第二侧之间。所述第二部分连接到所述第一部分的所述第二侧，所述第二部分的宽度大于所述第一侧的所述宽度。所述顶部电极设置在所述存储结构上，其中所述第二部分设置在所述第一部分与所述顶部电极之间。所述第二内连线结构设置在所述存储单元上且电耦合到所述顶部电极。
本发明实施例提供一种制造存储单元的方法包括以下步骤：形成包含第一介电材料及第二介电材料的介电结构；将所述第一介电材料图案化以形成第一介电层，所述第一介电层具有贯穿所述第一介电层的第一通孔，所述第一通孔包括第一顶部开口及第一底部开口，且所述第一底部开口的宽度小于所述第一顶部开口的宽度；将所述第二介电材料图案化以形成第二介电层，所述第二介电层具有第二通孔，所述第一底部开口的所述宽度小于所述第二通孔的宽度；在所述第一通孔及所述第二通孔中形成存储元件结构，所述存储元件结构包括设置在所述第一通孔中的第一部分及设置在所述第二通孔中的第二部分，所述第二部分连接到所述第一部分；以及在所述存储元件结构之上形成顶部电极，所述存储元件结构的所述第二部分设置在所述存储元件结构的所述第一部分与所述顶部电极之间。
附图说明
结合附图阅读以下详细说明，能最好地理解本公开的各个方面。应注意，根据行业中的标准惯例，各种特征未按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1到图16是示出根据本公开一些实施例的制造存储单元的方法的示意性剖视图。
图17到图19分别是根据本公开一些其他实施例的存储单元的示意性剖视图。
图20到图22是示出根据本公开一些替代实施例的制造存储单元的方法的示意性剖视图。
图23是根据本公开一些其他替代实施例的存储单元的示意性剖视图。
图24是根据本公开一些替代实施例的半导体器件的示意性剖视图。
[符号的说明]
10、20：半导体器件
52、52a：抗反射沉积(ARD)层
52m：第一光刻胶材料
54、212：硬掩模层
54m：第二光刻胶材料
56、56a、60、60a、60b：光刻胶图案
58m：底部抗反射涂层(BARC)材料
58：底部抗反射涂层(BARC)层
100：衬底
102：器件区
110：第一内连线结构
111、113、115、117、121、123：绝缘层
112、116、122：导通孔
114、118、124：导电层
120：第二内连线结构
200、200a、200b、200c、200d、200e：存储单元
202：第一介电层
202m：第一介电材料
204、204a：第二介电层
204m：第二介电材料
206：阻挡层
206m：阻挡材料
208、208A、208B：PCM层/PCM结构/存储元件层
208a：第一部分
208b、208b’：第二部分
208c：第三部分
208m：存储元件材料
210：顶部电极
210m：顶部电极材料
212m：硬掩模材料
214：保护层
216：选择器
H1、H2、H3、H4：高度
LR：逻辑区
M1、M1’、Mn-1、Mx-1：构成层
MR：存储区
OP1、OP2、OP3、OP3’、OP4、OP4’、OP5：开口
OP6：沟槽
R1、R2、R3：凹槽
S204t、S206t、S208t、S210t：顶表面
SW210、SW212、SW216：侧壁
W2、W3、W4：侧向尺寸/宽度
θ1、θ2：角度
具体实施方式
以下公开内容提供许多不同的实施例或实例以实施所提供主题的不同特征。以下阐述组件、值、操作、材料、排列等的具体实例，以简化本公开。当然，这些仅为实例且并不旨在进行限制。其他组件、值、操作、材料、排列等也是预期的。举例来说，在以下说明中，第一特征形成在第二特征之上或形成在第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且还可包括其中在第一特征与第二特征之间可形成有附加特征以使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复使用参考编号和/或字母。此种重复是出于简明及清晰目的而并非自身指示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可使用例如“在…下面(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所例示的一个元件或特征与另一(其他)元件或特征的关系。除图中所绘示的取向之外，所述空间相对性用语还旨在囊括器件在使用或操作中的不同取向。可其他方式对设备进行取向(旋转90度或处于其他取向)，且同样地可据此对本文中所使用的空间相对性描述语加以解释。
另外，为了易于说明，本文中可使用例如“第一”、“第二”、“第三”等用语来阐述图中所示的类似或不同的元件或特征，并且可根据存在的次序或说明的上下文而互换使用所述用语。
应理解，本公开的以下实施例提供可应用的概念，所述概念可实施在各种各样的具体上下文中。本文中论述的具体实施例仅为例示性的且涉及存储单元、具有所述存储单元的半导体器件、及制造存储单元的方法。根据一些实施例，在例如相变随机存取存储器(phase-change random access memory，PCRAM)器件等存储单元中，相变层(phase changelayer)设置在顶部电极与嵌置在下伏的内连线结构中的导电特征之间，其中相变层通过由导电特征提供的输入电流而自加热(self-heating)。相变层包含对高电流及高电压具有足够抵抗力的大带隙(large band-gap)的材料。在这种情况下，通过减小相变层的底部的宽度，能够容易地减小相变层与导电特征之间的耦合区域的小临界尺寸。通过减小相变层的宽度，会使相变层的加热集中，且因此会减小复位电流(reset current)。另外，由于复位电流被减小，因此可在不违反设计要求/约束(例如，与电压或电流过载问题相关)的条件下在给定区域中增加存储单元的器件密度，由此进一步改善本公开中具有存储单元的半导体器件的性能。
另一方面，通过相变层的特定轮廓来接近相变层的减小的宽度，此要求特定的两步刻蚀工艺。在此种两步刻蚀工艺中，会增加相变层的间隙填充工艺窗口(gap-fillprocess window)，此会改善层沉积的均匀性，从而防止在形成相变层期间的空隙/接缝/孔洞事件。另外，传统的底部电极的氧化可被避免。此外，利用特定轮廓，相变层的加热圆顶(heating dome)会远离形成有存储单元中的顶部电极的位置，由此防止或抑制在顶部电极的形成期间对加热圆顶的损坏。
以下实施例中所示的存储单元可应用于PCRAM单元，下文中被称为PCM单元。图1到图16是示出根据本公开一些实施例的制造存储单元的方法的示意性剖视图。
参照图1，在一些实施例中，形成具有存储单元200(如图16中所示)的半导体器件10的方法包括以下步骤。首先，提供图1中所示的初始结构。初始结构包括第一内连线结构110、第一介电材料202m、第二介电材料204m、第一光刻胶材料52m、第二光刻胶材料54m及光刻胶图案56。
详细来说，第一内连线结构110可包括绝缘层117及设置在绝缘层117中的导电层118。在一些实施例中，绝缘层117被称为金属间介电(inter-metal dielectric，IMD)层，所述金属间介电层可由介电材料(例如氧化硅、氮化硅、氮氧化硅、旋涂介电材料或低介电常数(low dielectric constant，low-k)介电材料)制成。应注意，低k介电材料一般来说是具有低于3.9的介电常数的介电材料。导电层118可为导电线，且导电层118可包含常用的导电材料，例如金属或金属合金(包括Al、AlCu、Cu、Ti、TiN、W等中的一者或多者)。导电层118形成电流驱动电路(未示出)的一部分，以向随后阐述的PCM单元提供电流。
可以在绝缘层117与导电层118之间可选地形成晶种层(未示出)。也就是说，例如，晶种层覆盖导电层118的底表面及侧壁。在一些实施例中，晶种层是金属层，所述金属层可为单个层或包括由不同材料形成的多个子层的复合层。在一些实施例中，导电层118包括铜(Cu)层，且晶种层包括钛层及位于钛层之上的铜层。使用例如物理气相沉积(physicalvapor deposition，PVD)等来形成晶种层。在一个实施例中，可省略晶种层。
另外，可以在导电层118与绝缘层117之间可选地形成附加的阻挡层或粘合剂层(未示出)。由于附加的阻挡层或粘合剂层，因此能够防止晶种层和/或导电层118扩散到下伏的层和/或环绕的层。附加的阻挡层或粘合剂层可包含Ti、TiN、Ta、TaN、其组合、其多层等，且可使用化学气相沉积(chemical vapor deposition，CVD)、原子层沉积(atomiclayer deposition，ALD)、PVD、其组合等来形成。在包括晶种层的替代实施例中，附加的阻挡层或粘合剂层插入在绝缘层117与晶种层之间，且晶种层插入在导电层118与附加的阻挡层或粘合剂层之间。在一个实施例中，可省略附加的阻挡层或粘合剂层。
在一些实施例中，第一介电材料202m与第二介电材料204m依序堆叠在第一内连线结构110上，以覆盖第一内连线结构110。在一些实施例中，第一介电材料202m与第二介电材料204m具有不同的材料。举例来说，第一介电材料202m包括碳化硅(SiC)层，且第二介电材料204m包括富硅氧化物(silicon-rich oxide)层。在一些替代实施例中，第一介电材料202m与第二介电材料204m具有不同的刻蚀选择性。在这种情况下，第一介电材料202m可被称为刻蚀停止层(etching stop layer)，以防止下伏的导电层118受到过刻蚀(over-etching)引起的损坏。
继续图1，在一些实施例中，第一光刻胶材料52m、第二光刻胶材料54m及光刻胶图案56堆叠在第二介电材料204m上。举例来说，第一光刻胶材料52m形成在第二介电材料204m上且与第二介电材料204m接触。第一光刻胶材料52m可形成在第二介电材料204m之上且可用于临界尺寸控制(critical dimension control)，以便获得及控制第二介电材料204m及第一介电材料202m的图案化的期望尺寸(图1中未示出，但以下参照图4到图7示出及论述)。第一光刻胶材料52m可被形成为约50nm与约150nm之间的厚度，但也可替代地利用其他合适的厚度。在一些实施例中，第一光刻胶材料52m的材料包括通过CVD工艺形成的非晶碳，但也可替代地利用其他合适的材料及形成方法。
在一些实施例中，第二光刻胶材料54m形成在第一光刻胶材料52m上且与第一光刻胶材料52m接触。举例来说，第一光刻胶材料52m夹置在第二介电材料204m与第二光刻胶材料54m之间(例如，在实体上接触第二介电材料204m及第二光刻胶材料54m)。第二光刻胶材料54m可为用于帮助将第一光刻胶材料52m及第二介电材料204m图案化的硬掩模(图1中未示出，但以下参照图3到图4示出及论述)。第二光刻胶材料54m可被形成为约50nm与约100nm之间的厚度，但也可替代地利用其他合适的厚度。第二光刻胶材料54m可为例如氮氧化硅(SiON)等掩蔽材料，但也可替代地利用例如氧化硅或氮化硅等其他合适的材料，且可通过例如CVD等工艺来形成。然而，也可替代地利用任何其他合适的工艺。
举例来说，光刻胶图案56形成在第二光刻胶材料54m上且与第二光刻胶材料54m接触。如图1中所示，光刻胶图案56可对应于导电层118。也就是说，例如，光刻胶图案56包括设置在导电层118的正上方的开口(或被称为孔洞、通孔(例如通孔开口或通孔孔洞)或凹槽)OP1。在一些实施例中，开口OP1的定位位置沿着第一介电材料202m与第二介电材料204m的堆叠方向在第一内连线结构110上的垂直投影中处于导电层118的定位位置内。光刻胶图案56可为用于帮助将第二光刻胶材料54m图案化(图1中未示出，但以下参照图2进行例示及论述)的光敏材料。光刻胶图案56可被形成为约50nm与约100nm之间的厚度，但也可替代地利用其他合适的厚度。光刻胶图案56可为适用于图案化工艺的正型抗蚀剂材料或负型抗蚀剂材料，所述图案化工艺例如利用掩模进行的光刻工艺或无掩模的光刻工艺(例如，电子束(electron-beam，e-beam)写入或离子束写入)，且可通过任何合适的方法(例如旋转涂布等)来形成。然而，也可替代地利用其它合适的材料及方法来形成光刻胶图案56。在一些实施例中，第一光刻胶材料52m、第二光刻胶材料54m及光刻胶图案56被统称为具有三层结构的光刻胶层。
参照图1及图2，在一些实施例中，使用光刻胶图案56作为掩模来将第二光刻胶材料54m图案化。在这种情况下，如图2中所示，将第二光刻胶材料54m的一部分移除以形成具有开口(或被称为孔洞、通孔(例如通孔开口或通孔孔洞)或凹槽)OP2的硬掩模层54，其中第一光刻胶材料52m被形成在硬掩模层54中的开口OP2及形成在位于硬掩模层54上的光刻胶图案56a中的开口OP1暴露出。如图2中所示，开口OP1可位于开口OP2的正上方且与开口OP2在空间上连通，其中开口OP1的侧壁与开口OP2的侧壁可在工艺变化(process variation)内实质上彼此对齐。光刻胶图案56可能在图案化期间被消耗，因此光刻胶图案56a可具有比光刻胶图案56的厚度小的厚度。图案化工艺可包括刻蚀工艺，例如干式刻蚀、湿式刻蚀或其组合。
参照图2及图3，在一些实施例中，使用硬掩模层54作为掩模来将第一光刻胶材料52m图案化。在这种情况下，如图3中所示，第一光刻胶材料52m的一部分被移除以形成具有开口(或被称为孔洞、通孔(例如通孔开口或通孔孔洞)或凹槽)OP3的抗反射沉积(anti-reflective deposition，ARD)层52，其中第二介电材料204m被形成在ARD层52中的开口OP3及形成在位于ARD层52上的硬掩模层54中的开口OP2暴露出。如图3中所示，开口OP2可位于开口OP3的正上方且与开口OP3在空间上连通，其中开口OP2的侧壁与开口OP3的侧壁可在工艺变化内实质上彼此对齐。可在将第一光刻胶材料52m图案化期间移除光刻胶图案56a。图案化工艺可包括例如使用O2灰化、N2灰化、H2灰化、CO2灰化等进行的灰化工艺，但也可替代地利用任何其他合适的图案化工艺。图案化工艺可包括干式刻蚀、湿式刻蚀或其组合。作为另外一种选择，可通过利用等离子体源及刻蚀气体进行的干式化学刻蚀来执行图案化工艺。
等离子体源可为电容耦合等离子体(capacitively coupled plasma，CCP)刻蚀、电感耦合等离子体(inductively coupled plasma，ICR)刻蚀、变压器耦合等离子体(transformer coupled plasma，TCP)刻蚀、电子回旋共振(electron cyclotronresonance，ECR)刻蚀、反应离子刻蚀(reactive ion etch，RIE)等。在一个实施例中，用于将第一光刻胶材料52m图案化以获得开口OP3的工艺是在介于从约5mTorr到约40mTorr的范围内的压力下、在介于从约400瓦特(W)到约800瓦特的范围内的功率下、以介于从约100伏(V)到约300伏的范围内的刻蚀偏置(etching bia)、以包括从约10标准立方厘米每分钟(standard cubic centimeters per minute，sccm)到约80sccm的C4F8、从约10sccm到约20sccm的CF4、从约3sccm到约20sccm的O2以及从约50sccm到约200sccm的N2的等离子体流(plasma flow)来执行等离子体刻蚀。
参照图3及图4，在一些实施例中，使用ARD层52及硬掩模层54作为掩模来将第二介电材料204m图案化。在这种情况下，将第二介电材料204m的一部分移除，以形成具有开口(或被称为孔洞、通孔(例如通孔开口或通孔孔洞)或凹槽)OP4的第二介电层204。举例来说，第一介电材料202m被依序位于第一介电材料202m上的形成在第二介电层204中的开口OP4、形成在ARD层52中的开口OP3及形成在硬掩模层54中的开口OP2暴露出。如图4中所示，开口OP4可位于开口OP2及开口OP3正下方且与开口OP2及开口OP3在空间上连通，其中开口OP2的侧壁、开口OP3的侧壁及开口OP4的侧壁可在工艺变化内实质上彼此对齐。在一些实施例中，开口OP4贯穿第二介电层204。
图案化工艺可包括干式刻蚀、湿式刻蚀或其组合。作为另外一种选择，可通过利用等离子体源及刻蚀气体进行的干式化学刻蚀来执行图案化工艺。等离子体源可为CCP刻蚀、ICR刻蚀、TCP刻蚀、ECR刻蚀、RIE等。在一个实施例中，用于将第二介电材料204m图案化以获得开口OP4的工艺是在介于从约10mTorr到约40mTorr的范围内的压力下、在介于从约800瓦特到约1200瓦特的范围内的功率下、以介于从约300伏到约500伏的范围内的刻蚀偏置、以包括从约40sccm到约80sccm的C4F6及从约10sccm到约20sccm的CF4的等离子体流来执行等离子体刻蚀。在形成第二介电层204之后，可通过刻蚀(例如干式刻蚀、湿式刻蚀或其组合)来移除硬掩模层54。
参照图5，在一些实施例中，对ARD层52进行修整(trim)以形成ARD层52a。在一些实施例中，将ARD层52图案化以形成具有开口(或被称为孔洞、通孔(例如通孔开口或通孔孔洞)或凹槽)OP3’的ARD层52a，其中开口OP3’具有在从ARD层52a的所示底表面朝向ARD层52a的所示顶表面的方向上逐渐增大的开口尺寸(在水平方向上)。ARD层52可能在图案化期间被消耗，因此ARD层52a可能具有比ARD层52的厚度小的厚度。如图5中所示，形成在ARD层52a中的开口OP3’的侧壁可为弯曲侧壁。作为另外一种选择，形成在ARD层52a中的开口OP3’的侧壁可为倾斜的、非弯曲侧壁。如图5中所示，开口OP3’可位于开口OP4的正上方且与开口OP4在空间上连通。在一个实施例中，用于对ARD层52进行修整以获得开口OP3’的图案化工艺是在介于从约20mTorr到约80mTorr的范围内的压力下、在介于从约800瓦特到约1200瓦特的范围内的功率下、以介于从约0伏到约100伏的范围内的刻蚀偏置、以包括从约400sccm到约2000sccm的CO2等离子体流来执行等离子体刻蚀。
参照图5及图6，在一些实施例中，使用ARD层52a作为掩模来将第一介电材料202m图案化。在这种情况下，第一介电材料202m的一部分被移除，以形成具有开口(或被称为孔洞、通孔(例如通孔开口或通孔孔洞)或凹槽)OP5的第一介电层202。举例来说，导电层118被依次位于导电层118上的形成在第一介电层202中的开口OP5、形成在第二介电层204中的开口OP4及形成在ARD层52a中的开口OP3’暴露出。在一些实施例中，开口OP5具有在从第一介电层202的所示底表面朝向第一介电层202的所示顶表面的方向上逐渐增大的开口尺寸(在水平方向上)。如图6中所示，形成在第一介电层202中的开口OP5的侧壁可为倾斜侧壁。作为另外一种选择，形成在第一介电层202中的开口OP5的侧壁可为弯曲侧壁。如图6中所示，开口OP5可位于开口OP3’及开口OP4的正下方且与开口OP3’及OP4在空间上连通。在一些实施例中，开口OP5贯穿第一介电层202。
图案化工艺可包括干式刻蚀、湿式刻蚀或其组合。作为另外一种选择，可通过利用等离子体源及刻蚀气体进行的干式化学刻蚀来执行图案化工艺。等离子体源可为CCP刻蚀、ICR刻蚀、TCP刻蚀、ECR刻蚀、RIE等。在一个实施例中，将第一介电材料202m图案化以获得开口OP5的工艺是在介于从约5mTorr到约20mTorr的范围内的压力下、在介于从约600瓦特到约1000瓦特的范围内的功率下、以介于从约100伏到约300伏的范围内的刻蚀偏置、以包括从约20sccm到约100sccm的Cl2以及从约20sccm到约200sccm的Ar的等离子体流来执行等离子体刻蚀。
参照图6及图7，在一些实施例中，从第二介电层204移除ARD层52a，其中通过可触及地的方式显露出第二介电层204的所示顶表面。在一些实施例中，在移除ARD层52a期间，第二介电层204的一部分也被移除以在第二介电层204中形成沟槽OP6，其中沟槽OP6从第二介电层204的所示顶表面延伸到第二介电层204中。在一些实施例中，沟槽OP6具有在从第二介电层204的所示底表面朝向第二介电层204的所示顶表面的方向上逐渐增大的开口尺寸(在水平方向上)。如图7中所示，形成在第二介电层204中的沟槽OP6的侧壁可为倾斜侧壁。作为另外一种选择，形成在第二介电层204中的沟槽OP6的侧壁可为弯曲侧壁。
举例来说，在沟槽OP6的形成期间，开口OP4的一部分被消耗，且开口OP4的剩余部分被称为开口(或被称为孔洞、通孔(例如通孔开口或通孔孔洞)或凹槽)OP4’。如图7中所示，沟槽OP6可位于开口OP4’及开口OP5的正上方且与开口OP4’及开口OP5在空间上连通。在一些实施例中，沟槽OP6及开口OP4’及OP5一起构成凹槽R1，凹槽R1形成在包括第一介电层202及堆叠在第一介电层202上的第二介电层204的介电结构中且贯穿所述介电结构。在一些实施例中，沟槽OP6及开口OP4’一起贯穿第二介电层204。换句话说，由于沟槽OP6及开口OP4’，因此凹槽R1在第二介电层204中具有双沟槽轮廓。如图7中所示，导电层118可被凹槽R1暴露出。另外，凹槽R1中所包括的开口OP4’、开口OP5及沟槽OP6在俯视图中可独立地具有圆形、椭圆形、正方形、矩形或多边形轮廓。
开口OP4’可被称为凹槽R1的中间部分(middle portion)。如图7中所示，开口OP4’可具有约介于从30nm到40nm的范围内的侧向尺寸W3及约介于从30nm到50nm的范围内的高度H3。侧向尺寸W3可被称为宽度W3。举例来说，宽度W3沿着从第二介电层204的所示底表面朝向第二介电层204的所示顶表面的方向实质上恒定。在一些实施例中，开口OP4’的侧壁为垂直侧壁。
开口OP5可被称为凹槽R1的下部部分(lower portion)，所述凹槽R1的下部部分可设置在开口OP4’的正下方。举例来说，开口OP5在导电层118处具有底部开口且在开口OP4’处具有顶部开口，其中开口OP5的顶部开口具有宽度(未标记)，所述宽度实质上等于开口OP4’的宽度W3且大于开口OP5的底部开口的宽度。如图7中所示，开口OP5的底部开口可具有约介于从10nm到20nm的范围内的侧向尺寸W4及约介于从5nm到20nm的范围内的高度H4。侧向尺寸W4可被称为宽度W4。举例来说，开口OP5的高度H4是第一介电层202的高度。在一些实施例中，第一介电层202的所示底表面与开口OP5的侧壁之间的角度θ2约介于从45°到60°的范围内。
沟槽OP6可被称为凹槽R1的上部部分(upper portion)，所述凹槽R1的上部部分可设置在开口OP4’的正上方。举例来说，沟槽OP6在开口OP4’处具有底部开口且在包括第二介电层204的所示顶表面的平面处具有顶部开口，其中沟槽OP6的底部开口具有宽度(未标记)，所述宽度实质上等于或大于开口OP4’的宽度W3且小于沟槽OP6的顶部开口的宽度。如图7中所示，沟槽OP6的顶部开口可具有约介于从50nm到100nm的侧向尺寸W2及约介于从20nm到40nm的高度H2。侧向尺寸W2可被称为宽度W2。在一些实施例中，沟槽OP6的侧壁与包括开口OP4’的图示顶部开口的平面之间的角度θ1约介于从30°到60°的范围内。角度θ1位于沟槽OP6及开口OP4’的外部。举例来说，沟槽OP6的高度H2与开口OP4’的高度H3之和是第二介电层204的高度H1。第二介电层204的高度H1可约介于从50nm到90nm(例如从约50nm到约80nm)的范围内。在一些实施例中，沟槽OP6的侧壁未连接到开口OP4’的侧壁。举例来说，沟槽OP6的侧壁相对于开口OP4’的侧壁在侧向上以大于零的距离偏移开，如图7中所示。
返回参照图7，移除工艺可包括刻蚀(例如干式刻蚀、湿式刻蚀或其组合)和/或灰化。作为另外一种选择，可通过利用等离子体源及刻蚀气体进行的干式化学刻蚀来执行移除工艺。等离子体源可为CCP刻蚀、ICR刻蚀、TCP刻蚀、ECR刻蚀、RIE等。在一个实施例中，用于移除ARD层52a以获得沟槽OP6的工艺是在介于从约20mTorr到约80mTorr的范围内的压力下、在介于从约400瓦特到约800瓦特的范围内的功率下、以介于从约50伏到约150伏的刻蚀偏置、以包括从约400sccm到约2000sccm的CO2的等离子体流来执行等离子体刻蚀。
在移除ARD层52a之后，可以对图7中绘示的结构可选地执行清洁步骤，以清洁及移除因移除步骤而产生的残留物。在一个实施例中，用于清洁因移除步骤而产生的残留物的工艺是在介于从约40mTorr到约80mTorr的范围内的压力下、在介于从约600瓦特到约1200瓦特的范围内的功率下、以介于从约40伏到约150伏的范围内的刻蚀偏置、以包括从约200sccm到约1000sccm的N2以及约10sccm到约40sccm的O2的等离子体流来执行N2-O2冲洗(N2-O2 flush)。然而，可替代地利用任何其他合适的清洁工艺。
参照图8，在一些实施例中，在第二介电层204上依序地形成阻挡材料(barriermaterial)206m及存储元件材料(storage element material)208m，阻挡材料206m及存储元件材料208m进一步延伸到凹槽R1中。举例来说，第二介电层204被存储元件材料208m及阻挡材料206m覆盖(例如，不被以可触及地的方式显露出)。举例来说，阻挡材料206m共形地形成在第二介电层204之上，阻挡材料206m在第二介电层204的顶表面S204t上延伸且进一步延伸到凹槽R1中以与导电层118接触。换句话说，凹槽R1可衬垫有阻挡材料206m的至少一部分。阻挡材料206m可包含Ti、TiN、Ta、TaN、其组合、其多层等，且可使用CVD、ALD、PVD、其组合等来形成。如图8中所示，阻挡材料206m可为由PVD形成的TaN，但也可替代地利用任何其他合适的材料及工艺。
此后，在一些实施例中，存储元件材料208m形成在阻挡材料206m上且与阻挡材料206m接触。如图8中所示，存储元件材料208m在顶表面S204t之上在阻挡材料206m上延伸且进一步填充凹槽R1。换句话说，阻挡材料206m夹置在存储元件材料208m与第二介电层204之间，夹置在存储元件材料208m与第一介电层202之间，且夹置在存储元件材料208m与导电层118之间。在一些实施例中，当存储单元200(图16)是PCM单元时，存储元件材料208m包含相变材料。由于凹槽R1，因此会增加对阻挡材料206m及存储元件材料208m进行沉积的处理窗口，从而改善它们的层沉积的均匀性。因此，会防止一般来说发生在存储元件材料和/或阻挡材料的沉积工艺中的空隙/接缝/孔洞事件。
存储元件材料208m的相变材料可包括硫属化物(chalcogenide)材料，例如掺杂有Si的铟(In)-锑(Sb)-碲(Te)(IST)材料(例如，Si-IST)、掺杂有Ge的IST材料(例如，Ge-IST)、掺杂有Si的锗(Ge)-锑(Sb)-碲(Te)(GST)材料(例如，Si-GST)、或掺杂有Ge的GST材料(例如，Ge-GST)。ISG材料可包括In2Sb2Te5、In1Sb2Te4、In1Sb4Te7等。GST材料可包括Ge8Sb5Te8、Ge2Sb2Te5、Ge1Sb2Te4、Ge1Sb4Te7、Ge4Sb4Te7、Ge4SbTe2、Ge6SbTe2等。本文中所用的带连字符的化学组合物记法指示特定的混合物或化合物中所包含的元素，且旨在表示涉及所指示元素的所有化学计量。可通过任何合适的方法(例如PVD、ALD等)来形成存储元件材料208m。然而，本公开并不限于此；作为另外一种选择，可利用任何其他合适的相变材料及形成方法，只要相变材料对高电流及高电压具有足够的电阻即可。举例来说，存储元件材料208m的相变材料是能够在存储单元200(如图16中所示)的操作期间承受高电流及高电压的大带隙材料。如图8中所示，存储元件材料208m可为由PVD形成的经Si掺杂或经Ge掺杂的GST，但也可替代地利用任何其他合适的材料及工艺。
参照图8及图9，在一些实施例中，执行平坦化步骤(例如，化学机械平坦化(chemical mechanical planarization，CMP)工艺)以移除位于包括第二介电层204的顶表面S204t的平面之上的存储元件材料208m及阻挡材料206m的部分，由此在凹槽R1内形成阻挡层206及存储元件层(可被称为存储元件结构)208。在一些实施例中，存储元件层208的顶表面S208t及阻挡层206的顶表面S206t在工艺变化内实质上与第二介电层204的顶表面S204t共面及齐平。如图9中所示，例如，第二介电层204被存储元件层208及阻挡层206通过可触及地的方式显露出。在平坦化步骤期间，第二介电层204也可被部分地平坦化。在平坦化步骤之后，可以可选地执行清洁步骤，以清洁及移除平坦化步骤产生的残留物。由于阻挡层206，因此能够防止存储元件层208扩散到下伏的层和/或环绕的层。
存储元件层208可包括：第一部分208a，设置在第一介电层202中所形成的开口OP5中；第二部分208b，设置在第二介电层204中所形成的开口OP4’中；以及第三部分208c，设置在第二介电层204中所形成的沟槽OP6中，其中第二部分208b连接第一部分208a与第三部分208c，如图9中所示。在一些实施例中，第一部分208a及第二部分208b一起被称为存储元件层208的通孔部分，且第三部分208c被称为存储元件层208的沟槽部分。由于第一部分208a的临界尺寸被最小化(例如，在介于约10nm到约20nm的范围内)，因此存储元件层208与导电层118之间的耦合区域减小，因此会使由导电层118所提供的电流而直接引起的存储元件层208的加热被集中。在这种情况下，存储元件层208及阻挡层206一起被称为采用凹槽R1的轮廓(先前在图7中阐述)的加热器(heater)，其中存储元件层208被称为加热器的加热核心(heating heart)；且因此，为了简明起见本文中不再重复加热器的轮廓的细节。在一些实施例中，包括存储元件层208及阻挡层206的加热器耦合到导电层118或与导电层118接触。加热器被配置成产生与加热器两端施加的电流成比例的热量。然而，本公开并不限于此；在其中省略阻挡层206的替代实施例中，存储元件层208本身被称为采用凹槽R1轮廓的加热器。存储元件层208可被称为存储单元200的存储层(memory layer)或存储结构(memorystructure)。
参照图10，在一些实施例中，在存储元件层208、阻挡层206及第二介电层204上形成堆叠结构。举例来说，堆叠结构包括顶部电极材料210m、硬掩模材料212m、底部抗反射涂层(bottom anti-reflection coating，BARC)材料58m及光刻胶图案60。堆叠结构可被称为多个材料层的堆叠，其中基于设计要求及需求，可将更多或更少的材料层包括在堆叠结构中，本公开并不限于此。
举例来说，顶部电极材料210m形成在存储元件层208的顶表面S208t、阻挡层206的顶表面S206t及第二介电层204的顶表面S204t上且与存储元件层208的顶表面S208t、阻挡层206的顶表面S206t及第二介电层204的顶表面S204t接触。在一些实施例中，存储元件层208设置在导电层118与顶部电极材料210m之间。在一些实施例中，阻挡层206设置在导电层118与存储元件层208之间。顶部电极材料210m可包含导电材料，例如Ti、Co、Cu、AlCu、W、WN、TiN、TiW、TiAl、TiAlN或其组合。举例来说，顶部电极材料210m由TiN制成。对于另一实例，顶部电极材料210m由W或WN制成。可通过任何合适的方法(例如CVD、PVD等)来形成顶部电极材料210m。顶部电极材料210m可具有约10nm到约30nm的厚度，但也可替代地利用其他合适的厚度。
举例来说，硬掩模材料212m形成在顶部电极材料210m上且与顶部电极材料210m接触。在一些实施例中，顶部电极材料210m设置在存储元件层208与硬掩模材料212m之间(例如，在实体上接触存储元件层208及硬掩模材料212m)，设置在阻挡层206与硬掩模材料212m之间(例如，在实体上接触阻挡层206及硬掩模材料212m)，且设置在第二介电层204与硬掩模材料212m之间(例如，在实体上接触第二介电层204及硬掩模材料212m)。在一些实施例中，硬掩模材料212m包含无机介电材料，例如SiON、SiN、SiC、SiOC、SiCN或其组合。可通过任何合适的方法(例如CVD)来形成硬掩模材料212m。硬掩模材料212m可具有约20nm到约50nm的厚度，但也可替代地利用其他合适的厚度。
举例来说，BARC材料58m形成在硬掩模材料212m上且与硬掩模材料212m接触。在一些实施例中，硬掩模材料212m设置在BARC材料58m与顶部电极材料210m之间(例如，在实体上接触BARC材料58m及顶部电极材料210m)。可通过任何合适的方法(例如CVD、旋涂等)来形成BARC材料58m。BARC材料58m可具有约20nm到约40nm的厚度，但也可替代地利用其他合适的厚度。
举例来说，光刻胶图案60形成在BARC材料58m上且与BARC材料58m接触。在一些实施例中，BARC材料58m设置在硬掩模材料212m与光刻胶图案60之间(例如，在实体上接触硬掩模材料212m及光刻胶图案60)，以减少反射(reflection)。如图10中所示，光刻胶图案60可对应于存储元件层208。也就是说，光刻胶图案60设置在存储元件层208的正上方。在一些实施例中，光刻胶图案60的定位位置沿着第一介电层202与第二介电层204的堆叠方向在第一内连线结构110上的垂直投影中与导电层118的定位位置交叠。在一些实施例中，光刻胶图案60的形成及材料与先前在图1中阐述的光刻胶图案56的形成及材料类似或实质上相同，且因此为了简洁起见本文中不再重复。光刻胶图案60可具有约50nm到约90nm的厚度，但也可替代地利用其他合适的厚度。
参照图10及图11，使用光刻胶图案60作为掩模来将BARC材料58m图案化。在这种情况下，如图11中所示，BARC材料58m的一部分被移除，且硬掩模材料212m被BARC层58及位于BARC层58上的光刻胶图案60a暴露出。光刻胶图案60可能在图案化期间被消耗，因此光刻胶图案60a可能具有比光刻胶图案60的厚度小的厚度。图案化可包括刻蚀工艺(例如干式刻蚀、湿式刻蚀或其组合)和/或灰化工艺。
参照图11到图13，使用光刻胶图案60a及BARC层58作为掩模来将硬掩模材料212m图案化。在这种情况下，如图12中所示，硬掩模材料212m的一部分被移除，且顶部电极材料210m(例如，顶部电极材料210m的顶表面S210t)被硬掩模层212、BARC层58及光刻胶图案60b暴露出。光刻胶图案60a可能在图案化期间被消耗，因此光刻胶图案60b可具有比光刻胶图案60a的厚度小的厚度。在形成硬掩模层212之后，通过任何合适的方法(例如O2灰化)来移除光刻胶图案60b及BARC层58，如图13中所示。
参照图13及图14，使用硬掩模层212作为掩模来将顶部电极材料210m图案化。在这种情况下，如图14中所示，顶部电极材料210m的一部分被移除，且第二介电层204(例如，顶表面S204t)被顶部电极210及位于顶部电极210上的硬掩模层212暴露出。如图14中所示，顶部电极210的侧壁SW210与硬掩模层212的侧壁SW212可在工艺变化内实质上彼此对齐。由于设置在凹槽R1中的存储元件层208的构造，因此靠近接近导电层118的存储元件层208的加热圆顶会远离顶部电极210的图案化工艺发生的位置，由此保护存储元件层208的加热圆顶免受图案化引起的损坏。
参照图15，在一些实施例中，在图14中绘示的结构之上形成保护层214。如图15中所示，保护层214可完全设置在硬掩模层212及被硬掩模层212及顶部电极210暴露出的第二介电层204上，且可进一步完全覆盖硬掩模层212的侧壁SW212及顶部电极210的侧壁SW210。在一些实施例中，保护层214从硬掩模层212的所示顶表面连续地延伸到第二介电层204的顶表面S204t。在这种情况下，保护层214与硬掩模层212的侧壁SW212及顶部电极210的侧壁SW210连续地接触。也就是说，例如，保护层214在侧向上包围硬掩模层212及顶部电极210中的每一者。保护层214有时可被称为刻蚀停止层或接触刻蚀停止层(contact etch stoplayer，CESL)，以防止顶部电极210在稍后的依序工艺期间受到过刻蚀引起的损坏。
保护层214包含例如氮化硅、氧化硅、氮氧化硅、碳化硅、经碳掺杂的氮化硅、经碳掺杂的氧化硅、经碳掺杂的氮氧化硅、或其组合。在一些实施例中，使用例如CVD(例如，高密度等离子体(high density plasma，HDP)CVD或亚大气压CVD(sub-atmospheric CVD，SACVD))、ALD、分子层沉积(molecular layer deposition，MLD)或其他合适的方法等工艺来沉积保护层214。保护层214用作保护层，所述保护层有效地阻止水或湿气渗透到顶部电极210及存储元件层208中。保护层214可具有约5nm到约10nm的厚度，但也可替代地利用其他合适的厚度。
参照图16，在一些实施例中，在保护层214上形成覆盖保护层214、硬掩模层212及顶部电极210的绝缘层121。举例来说，绝缘层121被称为IMD层，IMD层包含介电材料，例如氧化硅、氮化硅、氮氧化硅、旋涂介电材料或低k介电材料。应注意，低k介电材料一般来说是具有低于3.9的介电常数的介电材料。可通过任何合适的方法(例如，CVD)来形成绝缘层121。绝缘层121的形成及材料可与先前在图1中阐述的绝缘层117的形成及材料实质上相同或类似，且因此为了简洁起见本文中不再重复。
然后在绝缘层121中形成导通孔122，以通过贯穿保护层214及硬掩模层212而将导通孔122电耦合到顶部电极210，例如，如图16中所示。在一些实施例中，通过包括以下步骤的单镶嵌工艺来形成导通孔122。首先，在绝缘层121中形成开口(未标记)。开口贯穿绝缘层121、保护层214及硬掩模层212，以通过可触及地的方式显露出顶部电极210的顶表面的至少一部分而到达顶部电极210。然后，利用导电材料填充开口，其中导电材料与顶部电极210的被暴露的顶表面在实体上接触。此后，执行平坦化工艺(例如，CMP工艺或回蚀工艺)以移除位于包括绝缘层121的顶表面的平面之上的过量导电材料，由此形成导通孔122。在一些实施例中，导通孔122包含金属或金属合金(包括Al、AlCu、Cu、Ti、TiN、W等中的一者或多者)。可形成一个或多于一个导通孔122，本公开并不限于图16所示图式。在一些实施例中，导通孔122的顶表面在工艺变化内实质上与绝缘层121的顶表面共面。绝缘层121及导通孔122可构成第二内连线结构120或第二内连线结构120的一部分(如图24中所示)。
如图16中所示，在形成导通孔122之后便完成了具有存储单元200的半导体器件10。具体来说，存储单元200可包括存储元件层208、设置在存储元件层208上的顶部电极210、以及覆盖顶部电极210及顶部电极210的下伏层的保护层214。存储单元200可还包括设置在顶部电极210上的硬掩模层212，其中保护层214可进一步覆盖硬掩模层212。举例来说，硬掩模层212夹置在保护层214与顶部电极210之间，且顶部电极210夹置在存储元件层208与硬掩模层212之间。存储单元200可还包括位于存储元件层208下面的阻挡层206。如图16中所示，阻挡层206可包绕存储元件层208的侧壁及底表面，其中存储元件层208可夹置在阻挡层206与顶部电极210之间，且阻挡层206可夹置在存储元件层208与第一内连线结构110的导电层118之间。在其中省略阻挡层206的替代实施例中，存储元件层208夹置在顶部电极210与第一内连线结构110的导电层118之间(例如，在实体上接触顶部电极210及第一内连线结构110的导电层118)。换句话说，存储元件层208是自加热的，其是在操作存储单元200期间由导电层118所提供的电流而直接感应(directly induced)。
在一些实施例中，当存储单元200是PCM单元时，存储元件层208是相变材料层(下文中被称为PCM层或PCM结构208)，PCM层208具有代表数据位(data bit)的可变相位。举例来说，PCM层208具有可互换的结晶相与非晶相。结晶相及非晶相可分别代表二进制“1”及二进制“0”，或者反之亦然。因此，PCM层208具有随着PCM层208的可变相位改变的可变电阻。举例来说，PCM层208在非晶相中具有高电阻且在结晶相中具有低电阻。有时，PCM层208也可被称为可变电阻层。
在存储单元200的操作中，通过测量存储单元200的电阻(即，从PCM层208的底部到顶部的电阻)来读取存储单元200的数据状态。PCM层208的相位代表存储单元200的数据状态、PCM层208的电阻或存储单元200的电阻。此外，可通过改变PCM层208的相位来对存储单元200的数据状态进行置位(set)及复位(reset)。
在一些实施例中，通过加热而改变PCM层208的相位。举例来说，通过例如由导电层118提供的置位电流“Iset”等输入电流，将PCM层208自加热到引起PCM层208结晶的第一温度，从而将PCM层208改变为结晶相(例如，对存储单元200进行置位)。类似地，通过例如由导电层118提供的复位电流“Ireset”等输入电流，将PCM层208自加热到熔融PCM层208的第二温度，从而将PCM层208改变为非晶相(例如，对存储单元200进行复位)。第一温度低于第二温度。在一些实施例中，第一温度为100℃到200℃且第二温度为150℃到400℃。
由存储元件层208自加热产生的热量与从导电层118施加到存储元件层208的电流成比例变化。也就是说，当电流通过PCM层208时，PCM层208被加热到高于熔融温度的温度(即，第二温度)。然后温度迅速降至结晶温度以下。在这种情况下，PCM层208的被自加热的一部分被改变为具有高电阻率的非晶状态，且因此存储单元200的状态被改变为高电阻状态。然后，通过将PCM层208加热到高于结晶温度且低于熔融温度的温度(即，第一温度)达特定时间段，来使PCM层208的所述部分可回到结晶状态。
基于上文，已知PCM层208是用于操作存储单元200的关键层。在本实施例中，PCM层208通过两步刻蚀工艺形成，以包括第一部分208a、第二部分208b及第三部分208c，其特定轮廓采用自凹槽R1。在这种情况下，PCM层208的第一部分208a设置在导电层118之上，且可通过减小PCM层208的第一部分208a的宽度W4来减小PCM层208与导电层118之间的耦合区域的临界尺寸。由于第一部分208a的小的临界尺寸，因此会促进由导电层118所提供的电流而直接引起的PCM层208的自加热且会使PCM层208的加热集中。因此，复位电流(Ireset)被减小。举例来说，存储单元200的复位电流(Ireset)低于其中具有底部电极的传统存储单元的复位电流。此外，由于存储单元200利用小的输入电流，因此可在不违反设计要求/约束(例如，与电压或电流过载问题相关)的条件下在给定区域中增加半导体器件10中的存储单元200的器件密度，从而与具有传统存储单元的半导体器件相比，会改善具有存储单元200的半导体器件10的性能。另一方面，由于凹槽R1的双沟槽轮廓，因此会增加用于PCM层208的间隙填充工艺窗口，此会改善层沉积的均匀性，从而防止在形成PCM层208期间凹槽R1内的空隙/接缝/孔洞事件。另外，在存储单元200中不存在底部电极，且因此会避免传统底部电极处的氧化；且由于两步刻蚀工艺，还可避免导电层118处的氧化。
尽管为了例示目的，在图16所示半导体器件10中仅示出一个存储单元200，但本公开并不限于此。根据设计要求及需求而定，存储单元的数目可为一个或多于一个。图17到图19分别是根据本公开一些其他实施例的存储单元的示意性剖视图。在一些实施例中，半导体器件10中所包括的存储单元200可被分别在图17到图19中绘示的存储单元200a、存储单元200b及存储单元200c中的任一者替换。
参照图17，在一些实施例中，存储单元200a与图16所示存储单元200类似；也就是说，存储单元200a的结构、材料及功能与存储单元200的结构、材料及功能类似，且因此本文中省略细节。存储单元200a与存储单元200之间的主要区别在于，存储单元200a还包括插入在硬掩模层212与顶部电极210之间的选择器(selector)216。如图17中所示，选择器216的侧壁SW216在工艺变化内实质上与硬掩模层212的侧壁SW212及顶部电极210的侧壁SW210实质上对齐。举例来说，保护层214可覆盖选择器216的侧壁SW216。在一些实施例中，选择器216包含双向阈值开关(ovonic threshold switch，OTS)材料，而顶部电极210包含W或WN。OTS材料可包括硫属化物材料，所述硫属化物材料响应于选择器216两端的施加电压。针对所施加的电压小于阈值电压，选择器216保持在“关断”状态，例如非导电状态。作为另外一种选择，响应于施加在选择器216两端的电压大于阈值电压，选择器216进入“接通”状态，例如导电状态。也就是说，选择器216有时被称为用于确定接通或关断存储单元200a的开关。
参照图18，在一些实施例中，存储单元200b与图16所示存储单元200类似；也就是说，存储单元200b的结构、材料及功能与存储单元200的结构、材料及功能类似，且因此本文中省略细节。存储单元200b与存储单元200之间的主要区别在于，存储单元200b包括存储元件层(可被称为存储元件结构)208A(以下被称为PCM层或PCM结构208A)来替换存储元件(或PCM)层208。如图18中所示，PCM层208A可仅包括第一部分208a及设置在第一部分208a上的第二部分208b。第一部分208a及第二部分208b的细节先前已在图9中论述，且因此为了简明起见本文中不再重复。在一些实施例中，第一部分208a及第二部分208b一起被称为存储元件层208A的通孔部分。举例来说，PCM层208A的第一部分208a设置在导电层118与顶部电极210之间，且PCM层208A的第二部分208b设置在第一部分208a与顶部电极210之间。如图18中所示，顶部电极210可夹置在硬掩模层212与PCM层208A的第二部分208b之间(例如，在实体上接触硬掩模层212及PCM层208A的第二部分208b)。
可通过但不限于以下方法来形成存储单元200b：在图9中阐述的工艺之后，对第二介电层204执行平坦化步骤(例如，CMP工艺)来，以移除第三部分208c且形成暴露出第二部分208b的第二介电层204a。举例来说，在平坦化步骤之后，形成包括第一部分208a及第二部分208b的PCM层208A，其中第一部分208a设置在第一介电层202中所形成的开口OP5中且第二部分208b设置在第二介电层204a中所形成的开口OP4’中。换句话说，PCM层208A设置在由开口OP4’及开口OP5构成的凹槽R2中。如图18中所示，PCM层208A的顶表面及阻挡层206的顶表面可在工艺变化内实质上与第二介电层204a的顶表面S204t共面及齐平。在一些实施例中，PCM层208A的顶表面及阻挡层206的顶表面可由第二介电层204a的顶表面S204t通过可触及地的方式显露出。此后，对PCM层208A执行图10到图16所示工艺，以形成存储单元200b。由于PCM层208A的厚度(例如，H3+H4)小于PCM层208的厚度(例如，H2+H3+H4)，因此存储单元200b的总厚度可减小。
参照图19，在一些实施例中，存储单元200c与图18所示存储单元200b类似；也就是说，存储单元200c的结构、材料及功能与存储单元200b的结构、材料及功能类似，且因此本文中省略细节。存储单元200c与存储单元200b之间的主要区别在于，存储单元200c还包括插入在硬掩模层212与顶部电极210之间的选择器216。选择器216的细节(例如，形成、材料、厚度、配置等)已在图17中阐述，且因此在本文中不再重复。
图20到图22是示出根据本公开一些替代实施例的制造存储单元200d的方法的示意性剖视图。与先前阐述的元件类似或实质上相同的元件将使用类似或相同的参考编号，且相同元件的某些细节或说明(例如，形成方法、材料等)在本文中可不重复。
参照图20，在一些实施例中，在图4中阐述的工艺之后，从ARD层52移除硬掩模层54。可通过刻蚀(例如干式刻蚀、湿式刻蚀或其组合)来移除硬掩模层54。然而，也可替代地利用任何其他合适的工艺。如图20中所示，开口OP4可贯穿第二介电层204，且第一介电材料202m可被开口OP4暴露出。
参照图20及图21，在一些实施例中，使用ARD层52作为掩模来将第一介电材料202m图案化。图案化的细节先前已在图6中阐述，且因此在本文中不再重复。在这种情况下，移除第一介电材料202m的一部分，以形成具有开口OP5的第一介电层202。举例来说，导电层118被第一介电层202中所形成的开口OP5及第二介电层204中所形成的开口OP4暴露出。在一些实施例中，开口OP5具有在从第一介电层202的所示底表面朝向第一介电层202的所示顶表面的方向上逐渐增大的开口尺寸(在水平方向上)。如图21中所示，形成在第一介电层202中的开口OP5的侧壁可为倾斜侧壁。作为另外一种选择，形成在第一介电层202中的开口OP5的侧壁可为弯曲侧壁。如图21中所示，开口OP5可位于开口OP4的正下方且与开口OP4在空间上连通。在一些实施例中，开口OP5贯穿第一介电层202。
在一些实施例中，开口OP4及开口OP5一起构成凹槽R3，凹槽R3形成在介电结构中且贯穿所述介电结构，所述介电结构包括第一介电层202及堆叠在第一介电层202上的第二介电层204。如图21中所示，导电层118可被凹槽R3暴露出。另外，凹槽R3中所包括的开口OP4及开口OP5在俯视图中可独立地具有圆形、椭圆形、正方形、矩形或多边形轮廓。在形成第一介电层202之后，移除ARD层52。可通过刻蚀(例如干式刻蚀、湿式刻蚀或其组合)和/或灰化来移除ARD层52。然而，也可替代地利用任何其他合适的工艺。
开口OP4可被称为凹槽R3的上部部分。如图21中所示，开口OP4可具有约介于从30nm到40nm的侧向尺寸W3及约介于从30nm到90nm(例如约从30nm到80nm)的高度H1。在一个实施例中，高度H1约介于从30nm到50nm的范围内。在替代实施例中，高度H1约介于从50nm到90nm(例如约从50nm到80nm)的范围内。侧向尺寸W3可被称为宽度W3。举例来说，开口OP4的高度H1是第二介电层204的高度。在一些实施例中，宽度W3沿着从第二介电层204的所示底表面朝向第二介电层204的所示顶表面的方向实质上恒定。在一些实施例中，开口OP4的侧壁是垂直侧壁。
开口OP5可被称为凹槽R3的下部部分，所述凹槽R3的下部部分可设置在开口OP4的正下方。举例来说，开口OP5在导电层118处具有底部开口且在开口OP4处具有顶部开口，其中开口OP5的顶部开口具有宽度(未标记)，所述宽度实质上等于开口OP4的宽度W3且大于开口OP5的底部开口的宽度。如图21中所示，开口OP5的底部开口可具有约介于从10nm到20nm的范围内的侧向尺寸W4及约介于从5nm到20nm的范围内的高度H4。侧向尺寸W4可被称为宽度W4。举例来说，开口OP5的高度H4是第一介电层202的高度。在一些实施例中，第一介电层202的所示底表面与开口OP5的侧壁之间的角度θ2约介于从45°到60°的范围内。
参照图22，在一些实施例中，在形成凹槽R3之后，执行图8到图16所示工艺以形成阻挡层206、存储元件层(可被称为存储元件结构)208B(下文中被称为PCM层或PCM结构208B)、顶部电极210、硬掩模层212、保护层214、绝缘层121及导通孔122。阻挡层206、顶部电极210、硬掩模层212、保护层214、绝缘层121及导通孔122的细节先前已在图8到图16中阐述，PCM层208B的形成及材料与先前在图8及图9中阐述的PCM层208的形成及材料类似，且因此为了简明起见本文中不再重复。在一些实施例中，第一部分208a及第二部分208b’一起被称为存储元件层208B的通孔部分。
在一些实施例中，如图22中所示，在形成导通孔122之后便完成了存储单元200d。具体来说，存储单元200d可包括PCM层208B、设置在PCM层208B上的顶部电极210以及覆盖顶部电极210及顶部电极210的下伏层的保护层214。存储单元200d可还包括设置在顶部电极210上的硬掩模层212，其中保护层214可进一步覆盖硬掩模层212。举例来说，硬掩模层212夹置在保护层214与顶部电极210之间，且顶部电极210夹置在PCM层208B与硬掩模层212之间。存储单元200d可还包括位于PCM层208B下面的阻挡层206。如图22中所示，阻挡层206可包绕PCM层208B的侧壁及底表面，其中PCM层208B可夹置在阻挡层206与顶部电极210之间，且阻挡层206可夹置在PCM层208B与第一内连线结构110的导电层118之间。换句话说，PCM层208B是自加热的，其是在操作存储单元200d期间由导电层118所提供的电流而直接感应。
阻挡层206可为凹槽R3的共形衬垫(conformal liner)。如图22中所示，阻挡层可为由ALD形成的TaN，但也可替代地利用任何其他合适的材料及工艺。在一些实施例中，PCM层208B形成在凹槽R3中，以包括第一部分208a及堆叠在第一部分208a上的第二部分208b’，其中第一部分208a设置在第一介电层202中所形成的开口OP5中且第二部分208b’设置在第二介电层204中所形成的开口OP4中。也就是说，例如，PCM层208B被形成为采用如先前在图22中所述凹槽R3的特定轮廓。为了简洁起见本文中不再重复PCM层208B的特定轮廓的细节。如图22中所示，PCM层208B可为由ALD形成的经Si硅掺杂或经Ge掺杂的GST，但也可替代地利用任何其他合适的材料及工艺。由于第一部分208a的小的临界尺寸，因此会促进由导电层118所提供的电流而直接引起的PCM层208B的自加热，且会使PCM层208B的加热集中。因此，复位电流(Ireset)减小。此外，由于存储单元200d利用小的输入电流，因此可在不违反设计要求/约束(例如，与电压或电流过载问题相关)的条件下在给定区域中增加半导体器件中的存储单元200d的器件密度，由此改善半导体器件的性能。另外，在存储单元200d中不存在底部电极，且因此会避免传统底部电极的氧化；且由于两步刻蚀工艺，还可避免导电层118处的氧化。在省略阻挡层206的替代实施例中，PCM层208B夹置在顶部电极210与第一内连线结构110的导电层118之间(例如，在实体上接触顶部电极210与第一内连线结构110的导电层118)。
参照图23，在一些实施例中，存储单元200e与图22所示存储单元200d类似；也就是说，存储单元200e的结构、材料及功能与存储单元200d的结构、材料及功能类似，且因此本文中省略细节。存储单元200e与存储单元200d之间的主要区别在于，存储单元200e还包括插入在硬掩模层212与顶部电极210之间的选择器216。选择器216的细节(例如，形成、材料、厚度、配置等)已在图17中阐述，且因此本文中不再重复。
在上方的所述些实施例中，作为替代，多个介电间隔件(dielectric spacer)(未示出)可还包括在顶部电极210的侧壁SW210及硬掩模层212的侧壁SW212处。举例来说，介电间隔件沿着顶部电极210的侧壁SW210及硬掩模层212的侧壁SW212连续地延伸。介电间隔件的侧向尺寸(例如，宽度)可在从顶部电极210朝向硬掩模层212的方向上逐渐减小。在一些实施例中，在形成保护层214之前，通过在硬掩模层212及顶部电极210之上及周围沉积间隔件层(未示出)来形成介电间隔件。举例来说，通过沉积技术(例如，PVD、CVD、等离子体增强型化学气相沉积(plasma-enhanced chemical vapor deposition，PECVD)、ALD、溅镀等)将间隔件层沉积到期望厚度。此后，对间隔件层进行刻蚀以从水平表面移除间隔件层，从而留下沿着顶部电极210及硬掩模层212的相对的侧的介电间隔件。在各种实施例中，介电间隔件可包含氮化物(例如，氮化硅或氮氧化硅)、氧化物(例如，二氧化硅)等。在包括选择器216的替代实施例中，介电间隔件进一步沿着顶部电极210的侧壁SW210、硬掩模层212的侧壁SW212及选择器216的侧壁SW216连续地延伸。在一些实施例中，介电间隔件可向存储单元(例如，存储单元200、200a、200b、200c、200d或200e)提供进一步的实体保护，例如有效地阻止水或湿气渗透到存储元件层(例如，存储元件层208、208A或208B)中。
除此之外，在上述实施例中，可通过调节存储元件层(例如，208、208A或208B)的电阻率(electrical resistivity)及热导率(thermal conductivity)来进一步降低复位电流。在一个实施例中，可通过增加存储元件层(例如，存储元件层208、208A或208B)的电阻率来进一步降低复位电流。在替代实施例中，可通过降低存储元件层(例如，存储元件层208、208A或208B)的热导率来进一步降低复位电流。在又一替代实施例中，可通过同时增加存储元件层(例如，存储元件层208、208A或208B)的电阻率及降低存储元件层(例如，存储元件层208、208A或208B)的热导率来进一步降低复位电流。
图24是根据本公开一些替代实施例的半导体器件的示意性剖视图。将以下实施例中示出的存储单元200应用于PCM单元。结构、材料及工艺可与图1到图16中所示的及参照图1到图16论述的结构、材料及工艺类似。因此本文中不再重复细节。注意，其他存储单元200a到存储单元200e可单独地替换存储单元200以形成实例的半导体器件。
参照图24，半导体器件20可包括存储区MR及逻辑区LR。在一些实施例中，存储区MR包括衬底100、器件区102、第一内连线结构110、存储单元200及第二内连线结构120。在特定实施例中，逻辑区LR包括衬底100、器件区102、第一内连线结构110及第二内连线结构120。
在一些实施例中，衬底100是半导体衬底，例如块状半导体、绝缘体上半导体(semiconductor-on-insulator，SOI)衬底等。衬底100可为经掺杂的(例如，利用p型或n型掺杂剂)或未经掺杂的。衬底100可为晶片，例如硅晶片。一般来说，SOI衬底是形成在绝缘层上的半导体材料的层。绝缘层是例如隐埋式氧化物(buried oxide，BOX)层、氧化硅层等。绝缘层设置在衬底上，通常是硅或玻璃衬底。也可使用其他衬底，例如多层衬底(multi-layered substrate)或梯度衬底(gradient substrate)。在一些实施例中，衬底100包含：元素半导体，例如硅或锗；化合物半导体，例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及锑化铟；合金半导体，例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及GaInAsP或其组合。
在一些实施例中，器件区102以前端(front-end-of-line，FEOL)工艺设置在衬底100上。器件区102可包括各种各样的多个器件。在一些替代实施例中，器件包括有源组件、无源组件或其组合。在一些其他实施例中，器件包括集成电路器件。所述器件是例如晶体管、电容器、电阻器、二极管、光电二极管、熔丝器件或其他类似器件。在实施例中，器件区102包括栅极结构、源极及漏极区、以及隔离结构(例如浅沟槽隔离(shallow trenchisolation，STI)结构)(未示出)。在器件区102中，可形成及内连各种N型金属氧化物半导体(N-type metal-oxide semiconductor，NMOS)和/或P型金属氧化物半导体(P-type metal-oxide semiconductor，PMOS)器件(例如晶体管或存储器等)，以执行一个或多个功能。也可在衬底100之上形成例如电容器、电阻器、二极管、光电二极管、熔丝等其他器件。器件的功能可包括存储器、处理器、传感器、放大器、电力分配、输入/输出电路系统等。
如图24中所示，存储区MR中的第一内连线结构110设置在器件区102上，且器件区102设置在衬底100与第一内连线结构110之间。在一些实施例中，第一内连线结构110包括形成有多个绝缘层及多个导电层的多个构成层(build-up layer)(M1到Mx-1，其中x是3或大于3的正整数；未标记)。详细来说，第一内连线结构110至少包括绝缘层111、绝缘层113、绝缘层115、绝缘层117、导通孔112、导通孔116、导电层114及导电层118。导通孔112设置在器件区102上且电连接到器件区102。导电层114设置在导通孔112上且电连接到导通孔112。绝缘层111、113被统称为IMD层，所述IMD层在侧向上覆盖导通孔112及导电层114以构成构成层M1。另一方面，导电层118设置在导通孔116上且电连接到导通孔116。绝缘层115、117被统称为IMD层，所述IMD层在侧向上覆盖导通孔116及导电层118，以构成另一构成层Mx-1。如图24中所示，例如通过构成层M1(绝缘层111、导通孔112、绝缘层113、导电层114)与构成层Mx-1(绝缘层115、导通孔116、绝缘层117、导电层118)之间的其他构成层(未示出)，构成层M1(绝缘层111、导通孔112、绝缘层113、导电层114)电连接到构成层Mx-1(绝缘层115、导通孔116、绝缘层117、导电层118)。作为另外一种选择，构成层M1(绝缘层111、导通孔112、绝缘层113、导电层114)可直接电连接到构成层Mx-1(绝缘层115、导通孔116、绝缘层117、导电层118)。
以类似的方式，逻辑区LR中的第一内连线结构110设置在器件区102上，且器件区102设置在衬底100与第一内连线结构110之间。在一些实施例中，第一内连线结构110电连接到器件区102中的逻辑器件。在一些实施例中，逻辑区LR中的第一内连线结构110包括形成有多个绝缘层及多个导电层的多个构成层(M1’到Mn-1，其中n是3或大于3的正整数；未标记)。详细来说，逻辑区LR中的第一内连线结构110至少包括绝缘层111、绝缘层113、绝缘层115、绝缘层117、导通孔112、导通孔116、导电层114及导电层118。导通孔112设置在器件区102上且电连接到器件区102。导电层114设置在导通孔112上且电连接到导通孔112。绝缘层111、113在侧向上覆盖导通孔112及导电层114，以构成构成层M1’。另一方面，导电层118设置在导通孔116上且电连接到导通孔116。绝缘层115、117在侧向上覆盖导通孔116及导电层118，以构成另一构成层Mn-1。如图24中所示，例如通过构成层M1’(绝缘层111、导通孔112、绝缘层113、导电层114)与构成层Mn-1(绝缘层115、导通孔116、绝缘层117、导电层118)之间的其他构成层(未示出)，构成层M1’(绝缘层111、导通孔112、绝缘层113、导电层114)电连接到构成层Mn-1(绝缘层115、导通孔116、绝缘层117、导电层118)。作为另外一种选择，构成层M1’(绝缘层111、导通孔112、绝缘层113、导电层114)可直接电连接到构成层Mn-1(绝缘层115、导通孔116、绝缘层117、导电层118)。
如在图24中进一步示出，存储单元200与第二内连线结构120在存储区MR中依次堆叠在第一内连线结构110上。存储单元200电连接第一内连线结构110与第二内连线结构120。存储区MR中的第二内连线结构120可包括绝缘层121、导通孔122、绝缘层123及导电层124。绝缘层121设置在存储单元200上以覆盖存储单元200。导通孔122设置在绝缘层121中，以电连接到顶部电极210。绝缘层123设置在绝缘层121上。导电层124设置在绝缘层123中。导电层124与导通孔122接触且电连接到导通孔122。在一些实施例中，绝缘层121及绝缘层123被统称为IMD层。导电层124及导通孔122是向存储单元200提供电流的电流驱动电路(未示出)的一部分。在一些实施例中，通过双镶嵌工艺(dual damascene process)来形成导通孔122及导电层124。也就是说，可同时形成导通孔122与导电层124。绝缘层121、123在侧向上覆盖导通孔122及导电层124以构成构成层(Mx；未标记)或构成层的一部分。
此外，存储单元200的PCM层208电连接到第一内连线结构110的导电层118，且存储单元200的顶部电极210电连接到第二内连线结构120的导通孔122。在一些实施例中，导电层118及导通孔122可向存储单元200提供电压，用于操作存储单元200存储功能。在其他实施例中，存储单元200a到200e中的一者或多者用于取代存储单元200。
另一方面，在一些实施例中，逻辑区LR中的第二内连线结构120设置在第一内连线结构110上，且第一内连线结构110设置在器件区102与第二内连线结构120之间。在一些实施例中，第二内连线结构120电连接到第一内连线结构110。在一些实施例中，逻辑区LR中的第二内连线结构120包括绝缘层121、导通孔122、绝缘层123及导电层124。绝缘层121设置在保护层214上，其中保护层214从存储区MR延伸到逻辑区LR。导通孔122设置在绝缘层121及保护层214中，以电连接到导电层118。绝缘层123设置在绝缘层121上。导电层124设置在绝缘层123中。导电层124与导通孔122接触且电连接到导通孔122。在一些实施例中，绝缘层121及123被统称为IMD层。在一些实施例中，通过双镶嵌工艺来形成导通孔122及导电层124。绝缘层121、123在侧向上覆盖导通孔122及导电层124，以构成构成层(Mn；未标记)或构成层的一部分。
在一些实施例中，逻辑区LR的导电层124位于与存储区MR的导电层124相同的水平处。在一些实施例中，逻辑区LR的导通孔122的高度不同于存储区MR的导通孔122的高度。
在一些实施例中，绝缘层111、113、115、117、121及123独立地由介电材料(例如氧化硅、氮化硅、氮氧化硅、旋涂介电材料或低k介电材料)制成。导电层114、118、124各自可为导电迹线/线/配线。导电层114、118、124及导通孔112、116、122可独立地包含金属或金属合金(包括Al、AlCu、Cu、Ti、TiN、W等中的一者或多者)。导电层114、118及124以及导通孔112、116、122是向存储单元200提供电压的电流驱动电路(未示出)的一部分。在一些实施例中，存储单元200可设置在后端(back-end-of-line，BEOL)结构中的任意两个相邻的导电层之间。在特定实施例中，存储单元200的制作工艺可与半导体器件的BEOL工艺兼容，由此简化工艺步骤并高效地改善集成密度。
根据一些实施例，一种存储单元包括介电结构、存储元件结构以及顶部电极。所述存储元件结构设置在所述介电结构中，且所述存储元件结构包括第一部分以及第二部分。所述第一部分包括第一侧及与所述第一侧相对的第二侧，所述第一侧的宽度小于所述第二侧的宽度。所述第二部分连接到所述第一部分的所述第二侧，所述第二部分的宽度大于所述第一侧的所述宽度。所述顶部电极设置在所述存储元件结构上，其中所述第二部分设置在所述第一部分与所述顶部电极之间。
根据一些实施例，在所述的存储单元中，其中所述介电结构包括：第一介电层，在侧向上覆盖所述储存元件结构的所述第一部分；以及第二介电层，在侧向上覆盖所述储存元件结构的所述第二部分，其中所述第二介电层堆叠在所述第一介电层的顶表面上，其中所述第一介电层的材料不同于所述第二介电层的材料。根据一些实施例，在所述的存储单元中，其中所述第一部分的侧壁包括倾斜侧壁，且所述第一部分的所述侧壁与所述第一介电层的底表面之间的第一角度约介于从45°到60°的范围内，且其中所述第一介电层的所述底表面沿着所述第一介电层与所述第二介电层的堆叠方向而与所述第一介电层的所述顶表面相对。根据一些实施例，在所述的存储单元中，其中所述第二部分包括第三侧及与所述第三侧相对的第四侧，所述第三侧连接到所述第二侧，且所述第四侧与所述第二介电层的远离所述第一介电层的表面实质上共面。根据一些实施例，在所述的存储单元中，其中所述储存元件结构还包括连接到所述第二部分的第三部分，其中所述第二部分夹置在所述第一部分与所述第三部分之间，且所述第三部分夹置在所述第二部分与所述顶部电极之间，其中所述第三部分具有第五侧及与所述第五侧相对的第六侧，所述第五侧的宽度小于所述第六侧的宽度，且所述第六侧的所述宽度大于所述第二部分的所述宽度。根据一些实施例，在所述的存储单元中，其中所述介电结构包括：第一介电层，在侧向上覆盖所述储存元件结构的所述第一部分；以及第二介电层，在侧向上覆盖所述储存元件结构的所述第二部分及所述第三部分，其中所述第二介电层堆叠在所述第一介电层上，其中所述第一介电层的材料不同于所述第二介电层的材料。根据一些实施例，在所述的存储单元中，其中所述第三部分的侧壁包括倾斜侧壁，且所述第三部分的所述侧壁与包括所述第五侧的平面之间的第二角度约介于从30°到60°的范围内。根据一些实施例，所述的存储单元还包括：阻挡层，包绕所述储存元件结构的侧壁及底表面；硬掩模层，设置在所述顶部电极上，其中所述顶部电极设置在所述硬掩模层与所述储存元件结构之间；以及保护层，设置在所述硬掩模层上且覆盖所述顶部电极的侧壁及所述硬掩模层的侧壁。根据一些实施例，所述的存储单元还包括：选择器，设置在所述顶部电极上且电耦合到所述顶部电极，其中所述选择器的侧壁实质上与所述顶部电极的侧壁对齐，且所述顶部电极夹置在所述选择器与所述储存元件结构之间。
根据一些实施例，一种半导体器件包括衬底、第一内连线结构、存储单元以及第二内连线结构。所述第一内连线结构设置在所述衬底上。所述存储单元设置在所述第一内连线结构上，其中所述存储单元包括存储结构以及顶部电极。所述存储结构设置在所述第一内连线结构上且电耦合到所述第一内连线结构，且所述存储结构包括第一部分以及第二部分。所述第一部分包括第一侧及与所述第一侧相对的第二侧，且所述第一侧的宽度小于所述第二侧的宽度，其中所述第一侧设置在所述第一内连线结构与所述第二侧之间。所述第二部分连接到所述第一部分的所述第二侧，所述第二部分的宽度大于所述第一侧的所述宽度。所述顶部电极设置在所述存储结构上，其中所述第二部分设置在所述第一部分与所述顶部电极之间。所述第二内连线结构设置在所述存储单元上且电耦合到所述顶部电极。
根据一些实施例，在所述的半导体器件中，其中所述存储单元还包括：第一介电层，在侧向上覆盖所述存储结构的所述第一部分；以及第二介电层，在侧向上覆盖所述存储结构的所述第二部分，其中所述第二介电层堆叠在所述第一介电层的顶表面上，其中所述第一介电层的材料不同于所述第二介电层的材料。根据一些实施例，在所述的半导体器件中，其中所述第一部分的侧壁包括倾斜侧壁，且所述第一部分的所述侧壁与所述第一介电层的底表面之间的第一角度约介于从45°到60°的范围内，且其中所述第一介电层的所述底表面沿着所述第一介电层与所述第二介电层的堆叠方向而与所述第一介电层的所述顶表面相对。根据一些实施例，在所述的半导体器件中，其中所述第二部分包括第三侧及与所述第三侧相对的第四侧，所述第三侧连接到所述第二侧，且所述第四侧与所述第二介电层的远离所述第一介电层的表面实质上共面。根据一些实施例，在所述的半导体器件中，其中所述存储结构还包括连接到所述第二部分的第三部分，其中所述第二部分夹置在所述第一部分与所述第三部分之间，且所述第三部分夹置在所述第二部分与所述顶部电极之间，其中所述第三部分具有第五侧及与所述第五侧相对的第六侧，所述第五侧的宽度小于所述第六侧的宽度，且所述第六侧的所述宽度大于所述第二部分的所述宽度。根据一些实施例，在所述的半导体器件中，其中所述介电结构包括：第一介电层，在侧向上覆盖所述存储结构的所述第一部分；以及第二介电层，在侧向上覆盖所述存储结构的所述第二部分及所述第三部分，其中所述第二介电层堆叠在所述第一介电层上，其中所述第一介电层的材料不同于所述第二介电层的材料。根据一些实施例，在所述的半导体器件中，其中所述第三部分的侧壁包括倾斜侧壁，且所述第三部分的所述侧壁与包括所述第五侧的平面之间的第二角度约介于从30°到60°的范围内。
根据一些实施例，一种制造存储单元的方法包括以下步骤：形成包含第一介电材料及第二介电材料的介电结构；将所述第一介电材料图案化以形成第一介电层，所述第一介电层具有贯穿所述第一介电层的第一通孔，所述第一通孔包括第一顶部开口及第一底部开口，且所述第一底部开口的宽度小于所述第一顶部开口的宽度；将所述第二介电材料图案化以形成第二介电层，所述第二介电层具有第二通孔，所述第一底部开口的所述宽度小于所述第二通孔的宽度；在所述第一通孔及所述第二通孔中形成存储元件结构，所述存储元件结构包括设置在所述第一通孔中的第一部分及设置在所述第二通孔中的第二部分，所述第二部分连接到所述第一部分；以及在所述存储元件结构之上形成顶部电极，所述存储元件结构的所述第二部分设置在所述存储元件结构的所述第一部分与所述顶部电极之间。
根据一些实施例，在所述的方法中，其中将所述第二介电材料图案化以形成所述第二介电层在将所述第一介电材料图案化以形成所述第一介电层之前，其中所述第一通孔与所述第二通孔在空间上彼此连通，其中所述第二部分的表面与所述第二介电层的远离所述第一介电层的表面实质上共面，且所述第一部分的在所述第一底部开口处的表面与所述第一介电层的远离所述第二介电层的表面实质上共面。根据一些实施例，在所述的方法中，其中将所述第二介电材料图案化以形成所述第二介电层在将所述第一介电材料图案化以形成所述第一介电层之前，且其中在所述第一通孔及所述第二通孔中形成所述储存元件结构之前，所述方法还包括：将所述第二介电层图案化以在所述第二通孔之上获得沟槽，所述沟槽与所述第二通孔在空间上彼此连通且一起贯穿所述第二介电层，其中所述沟槽包括第二顶部开口及第二底部开口，且所述第二顶部开口的宽度大于所述第二底部开口的宽度及所述第二通孔的所述宽度，且其中在所述第一通孔及所述第二通孔中形成所述储存元件结构包括在所述第一通孔、所述第二通孔及所述沟槽中形成所述储存元件结构，且所述储存元件结构包括设置在所述第一通孔中的第一部分、设置在所述第二通孔中的第二部分以及设置在所述沟槽中的第三部分，所述第二部分连接到所述第一部分及所述第三部分且夹置在所述第一部分与所述第三部分之间，其中所述第三部分的表面与所述第二介电层的远离所述第一介电层的表面实质上共面，且所述第一部分的在所述第一底部开口处的表面与所述第一介电层的远离所述第二介电层的表面实质上共面。根据一些实施例，在所述的方法中，其中在所述第一通孔、所述第二通孔及所述沟槽中形成所述储存元件结构之后，所述方法还包括：执行平坦化工艺以移除所述第三部分，从而通过可触及地的方式显露出所述储存元件结构的所述第二部分。
前述内容概述了若干实施例的特征，以使所属领域的技术人员可更好地理解本公开的各方面。所属领域的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域的技术人员还应意识到此种等效构造并不背离本公开的精神及范围，且他们可在不背离本公开的精神及范围的情况下在本文中作出各种改变、替代及更改。

Claims (10)

1.一种存储单元，包括：
介电结构；
存储元件结构，设置在所述介电结构中，包括：
第一部分，包括第一侧及与所述第一侧相对的第二侧，所述第一侧的宽度小于所述第二侧的宽度；以及
第二部分，连接到所述第一部分的所述第二侧，所述第二部分的宽度大于所述第一侧的所述宽度；以及
顶部电极，设置在所述存储元件结构上，其中所述第二部分设置在所述第一部分与所述顶部电极之间。
2.根据权利要求1所述的存储单元，其中所述介电结构包括：
第一介电层，在侧向上覆盖所述存储元件结构的所述第一部分；以及
第二介电层，在侧向上覆盖所述存储元件结构的所述第二部分，其中所述第二介电层堆叠在所述第一介电层的顶表面上，
其中所述第一介电层的材料不同于所述第二介电层的材料。
3.根据权利要求1所述的存储单元，其中所述存储元件结构还包括连接到所述第二部分的第三部分，其中所述第二部分夹置在所述第一部分与所述第三部分之间，且所述第三部分夹置在所述第二部分与所述顶部电极之间，
其中所述第三部分具有第五侧及与所述第五侧相对的第六侧，所述第五侧的宽度小于所述第六侧的宽度，且所述第六侧的所述宽度大于所述第二部分的所述宽度。
4.根据权利要求1所述的存储单元，还包括：
阻挡层，包绕所述存储元件结构的侧壁及底表面；
硬掩模层，设置在所述顶部电极上，其中所述顶部电极设置在所述硬掩模层与所述存储元件结构之间；以及
保护层，设置在所述硬掩模层上且覆盖所述顶部电极的侧壁及所述硬掩模层的侧壁。
5.根据权利要求1所述的存储单元，还包括：
选择器，设置在所述顶部电极上且电耦合到所述顶部电极，其中所述选择器的侧壁实质上与所述顶部电极的侧壁对齐，且所述顶部电极夹置在所述选择器与所述存储元件结构之间。
6.一种半导体器件，包括：
第一内连线结构，设置在衬底上；
存储单元，设置在所述第一内连线结构上，其中所述存储单元包括：
存储结构，设置在所述第一内连线结构上且电耦合到所述第一内连线结构，包括：
第一部分，包括第一侧及与所述第一侧相对的第二侧，所述第一侧的宽度小于所述第二侧的宽度，其中所述第一侧设置在所述第一内连线结构与所述第二侧之间；以及
第二部分，连接到所述第一部分的所述第二侧，所述第二部分的宽度大于所述第一侧的所述宽度；以及
顶部电极，设置在所述存储结构上，其中所述第二部分设置在所述第一部分与所述顶部电极之间；以及
第二内连线结构，设置在所述存储单元上且电耦合到所述顶部电极。
7.根据权利要求6所述的半导体器件，其中所述存储单元还包括：
第一介电层，在侧向上覆盖所述存储结构的所述第一部分；以及
第二介电层，在侧向上覆盖所述存储结构的所述第二部分，其中所述第二介电层堆叠在所述第一介电层的顶表面上，
其中所述第一介电层的材料不同于所述第二介电层的材料。
8.根据权利要求6所述的半导体器件，其中所述存储结构还包括连接到所述第二部分的第三部分，其中所述第二部分夹置在所述第一部分与所述第三部分之间，且所述第三部分夹置在所述第二部分与所述顶部电极之间，
其中所述第三部分具有第五侧及与所述第五侧相对的第六侧，所述第五侧的宽度小于所述第六侧的宽度，且所述第六侧的所述宽度大于所述第二部分的所述宽度。
9.一种制造存储单元的方法，包括：
形成包含第一介电材料及第二介电材料的介电结构；
将所述第一介电材料图案化以形成第一介电层，所述第一介电层具有贯穿所述第一介电层的第一通孔，所述第一通孔包括第一顶部开口及第一底部开口，且所述第一底部开口的宽度小于所述第一顶部开口的宽度；
将所述第二介电材料图案化以形成第二介电层，所述第二介电层具有第二通孔，所述第一底部开口的所述宽度小于所述第二通孔的宽度；
在所述第一通孔及所述第二通孔中形成存储元件结构，所述存储元件结构包括设置在所述第一通孔中的第一部分及设置在所述第二通孔中的第二部分，所述第二部分连接到所述第一部分；以及
在所述存储元件结构之上形成顶部电极，所述存储元件结构的所述第二部分设置在所述存储元件结构的所述第一部分与所述顶部电极之间。
10.根据权利要求9所述的方法，其中将所述第二介电材料图案化以形成所述第二介电层在将所述第一介电材料图案化以形成所述第一介电层之前，且其中在所述第一通孔及所述第二通孔中形成所述存储元件结构之前，所述方法还包括：
将所述第二介电层图案化以在所述第二通孔之上获得沟槽，所述沟槽与所述第二通孔在空间上彼此连通且一起贯穿所述第二介电层，
其中所述沟槽包括第二顶部开口及第二底部开口，且所述第二顶部开口的宽度大于所述第二底部开口的宽度及所述第二通孔的所述宽度，且
其中在所述第一通孔及所述第二通孔中形成所述存储元件结构包括在所述第一通孔、所述第二通孔及所述沟槽中形成所述存储元件结构，且所述存储元件结构包括设置在所述第一通孔中的第一部分、设置在所述第二通孔中的第二部分以及设置在所述沟槽中的第三部分，所述第二部分连接到所述第一部分及所述第三部分且夹置在所述第一部分与所述第三部分之间，
其中所述第三部分的表面与所述第二介电层的远离所述第一介电层的表面实质上共面，且所述第一部分的在所述第一底部开口处的表面与所述第一介电层的远离所述第二介电层的表面实质上共面。
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