CN114927466A - 半导体装置结构 - Google Patents

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陈冠霖
江国诚
朱熙甯
郑嵘健
王志豪
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Abstract

结构包含第一介电部件，沿第一方向延伸，第一介电部件具有第一侧和与第一侧相对的第二侧。此结构包含第一半导体层，设置相邻于第一介电部件的第一侧，第一半导体层沿垂直于第一方向的第二方向延伸。此结构包含接触蚀刻停止层，接触第一介电部件和第一半导体层的一部分；层间介电层，接触接触蚀刻停止层和第一半导体层的一部分。此结构还包含第二介电部件，沿第一方向延伸，第二介电部件包括：第一介电层，接触接触蚀刻停止层和第一半导体层的一部分；及第二介电层，接触第一介电层和第一半导体层的一部分。

Description

半导体装置结构
技术领域
本发明实施例涉及半导体技术，且特别涉及半导体装置结构及其形成方法。
背景技术
集成电路(integrated circuit，IC)产业已经历了快速成长。在集成电路材料和设计上的技术进步产生了数代集成电路，每一代都比前一代具有更小且更复杂的电路。在集成电路的发展史中，功能密度(即每一芯片区互连的装置数目)增加，同时几何尺寸(即制造过程中所产生的最小的组件或线路)缩小。此元件尺寸微缩化的工艺提供增加生产效率与降低相关费用的优点。此元件尺寸微缩化也带来新的挑战。举例来说，已提出使用纳米线通道的晶体管，以实现增加的装置密度以及在装置中更大的载子移动率和驱动电流。随着装置尺寸缩减，需要持续改善加工及制造集成电路。
发明内容
在一些实施例中，提供半导体装置结构，半导体装置结构包含第一介电部件，沿第一方向延伸，第一介电部件具有第一侧和与第一侧相对的第二侧；第一半导体层，设置相邻于第一介电部件的第一侧，第一半导体层沿垂直于第一方向的第二方向延伸；接触蚀刻停止层，接触第一介电部件和第一半导体层的一部分；层间介电层，接触接触蚀刻停止层和第一半导体层的一部分；以及第二介电部件，沿第一方向延伸，第二介电部件包含：第一介电层，接触接触蚀刻停止层和第一半导体层的一部分；及第二介电层，接触第一介电层和第一半导体层的一部分。
在一些实施例中，提供半导体装置结构，半导体装置结构包含第一介电部件，沿第一方向延伸，第一介电部件具有第一侧和与第一侧相对的第二侧；第一半导体层，设置相邻于第一介电部件的第一侧，第一半导体层沿垂直于第一方向的第二方向延伸；层间介电层，接触第一半导体层的一部分；第二半导体层，设置相邻于第一介电部件的第一侧，第二半导体层平行于第一半导体层；以及介电鳍，沿第一方向延伸，并接触第二半导体层。
在另外一些实施例中，提供半导体装置结构的形成方法，此方法包含从基底形成第一鳍结构、第二鳍结构和第三鳍结构，其中第一鳍结构包含第一多个半导体层，第二鳍结构包含第二多个半导体层，且第三鳍结构包含第三多个半导体层，且其中第一多个半导体层、第二多个半导体层和第三多个半导体层的每一者包含第一半导体层和第二半导体层；在第一鳍结构、第二鳍结构与第三鳍结构之间形成绝缘材料；在第二鳍结构中形成端部切口，端部切口暴露基底的上部；在端部切口中形成介电鳍；在绝缘材料上及第一鳍结构与介电鳍之间形成第一介电部件；在绝缘材料上及介电鳍与第三鳍结构之间形成第二介电部件；在第一鳍结构、第二鳍结构、第三鳍结构、第一介电部件和第二介电部件的一部分上形成牺牲栅极堆叠物；移除未被牺牲栅极堆叠物覆盖的第一鳍结构、第三鳍结构和介电鳍的一部分；移除牺牲栅极堆叠物，以暴露第一鳍结构、第二鳍结构和第三鳍结构的一部分；移除第一多个半导体层、第二多个半导体层和第三多个半导体层的第二半导体层；以及形成栅极电极层，以围绕第一多个半导体层、第二多个半导体层和第三多个半导体层的第一半导体层的至少三个表面。
附图说明
根据以下的详细说明并配合说明书附图可以更加理解本发明实施例。应注意的是，根据本产业的标准惯例，图示中的各种部件(feature)并未必按照比例绘制。事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。
图1-2为依据一些实施例的制造半导体装置结构的各阶段的透视图。
图3A、4A、5A、6A、7A、8A、9A、10A、11A、12A为依据一些实施例，沿图3C的线A-A截取的制造半导体装置结构的各阶段的剖面侧视图。
图3B、4B、5B、6B、7B、8B、9B、10B、11B、12B为依据一些实施例，沿图3C的线B-B截取的制造半导体装置结构的各阶段的剖面侧视图。
图3C、4C、5C、6C、7C、8C、9C、10C、11C、12C为依据一些实施例，图2的半导体装置结构的上视图。
图13为依据一些实施例的制造半导体装置结构的各阶段之一的透视图。
图14A、15A、16A、17A、18A、19A为依据一些实施例，沿图14D的线A-A和图13的线A-A截取的制造半导体装置结构的各阶段的剖面侧视图。
图14B、15B、16B、17B、18B、19B为依据一些实施例，沿图14D的线B-B截取的制造半导体装置结构的各阶段的剖面侧视图。
图14C、15C、16C、17C、18C、19C为依据一些实施例，沿图13的线C-C截取的制造半导体装置结构的各阶段的剖面侧视图。
图14D、15D、16D、17D、18D、19D为依据一些实施例，图13的半导体装置结构的上视图。
图20、21、22、23、24、25图为依据一些实施例，制造图19A的半导体装置结构的各阶段的剖面示意图。
图26为依据一些实施例，制造图19C的半导体装置结构的各阶段之一的剖面侧视图。
图27为依据一些实施例，制造半导体装置结构的各阶段之一的透视图。
图28为依据一些实施例，制造半导体装置结构的各阶段之一的剖面侧视图。
图29为依据一些实施例，制造半导体装置结构的各阶段之一的透视图。
图30A、31A、32A、33A、34A、35A、36A、37A、38A为依据一些实施例，沿图30C的线A-A截取的制造半导体装置结构的各阶段的剖面侧视图。
图30B、31B、32B、33B、34B、35B、36B、37B、38B为依据一些实施例，沿图30C的线B-B截取的制造半导体装置结构的各阶段的剖面侧视图。
图30C、31C、32C、33C、34C、35C、36C、37C、38C为依据一些实施例，制造图29的半导体装置结构的各阶段的上视图。
图39为依据一些实施例，制造半导体装置结构的各阶段之一的透视图。
图40A、41A、42A、43A、44A、45A为依据一些实施例，沿图40D的线A-A和图39的线A-A截取的制造半导体装置结构的各阶段的剖面侧视图。
图40B、41B、42B、43B、44B、45B为依据一些实施例，沿图40D的线B-B截取的制造半导体装置结构的各阶段的剖面侧视图。
图40C、41C、42C、43C、44C、45C为依据一些实施例，沿图39的线C-C截取的制造半导体装置结构的各阶段的剖面侧视图。
图40D、41D、42D、43D、44D、45D为依据一些实施例，图39的半导体装置结构的上视图。
图46、47、48为依据一些实施例，制造图45A的半导体装置结构的各阶段的剖面示意图。
图49为依据一些实施例，制造图45C的半导体装置结构的各阶段之一的剖面侧视图。
图50为依据一些实施例，制造半导体装置结构的各阶段之一的透视图。
图51为依据一些实施例，制造半导体装置结构的各阶段之一的剖面侧视图。
附图标记说明：
100，200：半导体装置结构
101：基底
103，203：静态随机存取存储器单元
104：半导体层
106，106a，106b：第一半导体层
107：牺牲层
108，108a，108b：第二半导体层
110，148：遮罩(掩膜)结构
112，112a，112b，112c：鳍结构
114，114a，114b，114c，114d，211：沟槽
115，215：顶表面
116：井部
117，174，217，274：界面
118，218：绝缘材料
119，219：第三介电层
120，220：隔离区
126，226：第一介电层
128，228：第二介电层
130，230：第一介电部件
131，221：凹口
132，232：包覆层
134，234：第二介电部件
136，236：第四介电层
138，238：第五介电层
139：硅化物层
140：第一高介电常数介电层
141，241：阻剂层
142：牺牲栅极堆叠物
143：第二高介电常数介电层
144：牺牲栅极介电层
145，245：端部切口
146：牺牲栅极电极层
147，247：第一介电结构
149，249：第二介电结构
150：含氧层
151：介电间隙壁
152：含氮层
154：间隙壁
160：外延源极/漏极部件
162：接触蚀刻停止层
164：层间介电层
166，266：开口
178：界面层
180：高介电常数介电层
181，281：端盖区
182，182a，182b，182c：栅极电极层
184：遮罩
188：第一介电材料
190，190a，190b：导电层
192：第二介电材料
193：源极/漏极接点
195：自对准介电结构
213：介电鳍
243：高介电常数介电层
D1：第一距离
D2：第二距离
D3：第三距离
D4：第四距离
H1：高度
T1：第一厚度
T2：第二厚度
T3：第三厚度
W1：第一宽度
W2：第二宽度
具体实施方式
要了解的是以下的公开内容提供许多不同的实施例或范例，以实施提供的主体的不同部件。以下叙述各个构件及其排列方式的特定范例，以求简化公开内容的说明。当然，这些仅为范例并非用以限定本发明。例如，元件的尺寸不限于本披露的一实施方式的范围或数值，但可取决于元件的处理条件及/或要求性质。此外，在随后描述中在第二部件上方或在第二部件上形成第一部件的包括第一及第二部件形成为直接接触的实施例，以及亦可包括额外部件可形成在第一及第二部件之间，使得第一及第二部件可不直接接触的实施例。此外，公开内容中不同范例可能使用重复的参考符号及/或用字。这些重复符号或用字为了简化与清晰的目的，并非用以限定各个实施例及/或所述外观结构之间的关系。
再者，为了方便描述附图中一元件或部件与另一(多个)元件或(多个)部件的关系，可使用空间相关用语，例如“在...之下”、“下方”、“下部”、“在...之下”、“上方”、“上”、“顶部”、“上部”及类似的用语。除了附图所示出的方位之外，空间相关用语也涵盖装置在使用或操作中的不同方位。所述装置也可被另外定位(例如，旋转90度或者位于其他方位)，并对应地解读所使用的空间相关用语的描述。
虽然本发明实施例讨论有关于纳米片通道场效晶体管，本发明实施例的一些方面可用于其他工艺及/或其他装置中，例如平面场效晶体管、鳍式场效晶体管、水平全绕式栅极(Horizontal Gate All Around，HGAA)场效晶体管、垂直全绕式栅极(Vertical GateAll Around，VGAA)场效晶体管以及其他合适的装置。所属技术领域中具通常知识者将容易理解其他可作的修改也在本发明实施例考虑的范围中。在采用全绕式栅极(GAA)晶体管结构的范例中，全绕式栅极晶体管结构可通过任何合适的方法来图案化。举例来说，结构可通过使用一个或多个光微影(光刻)工艺(包含双重图案化或多重图案化工艺)来图案化。一般来说，双重图案化或多重图案化工艺结合了光微影和自对准工艺，以创造具有较小间距的图案，举例来说，此图案具有比使用单一直接光微影工艺可获得的间距更小的图案。举例来说，在一实施例中，牺牲层形成于基底上方并通过使用光微影工艺图案化。间隔物通过使用自对准工艺形成于图案化牺牲层旁边。接着，移除牺牲层，且可接着使用剩下的间隔物来将全绕式栅极结构图案化。
图1-28显示依据一些实施例，制造半导体装置结构100的例示性顺序工艺。应当理解的是，可在图1-28所示的工艺之前、期间及之后提供额外操作，且对于方法的其他实施例，可取代或消除以下描述的一些操作。可互换操作/工艺的顺序。
图1为依据一些实施例的制造半导体装置结构100的各阶段之一的透视图。如图1所示，半导体装置结构100包含形成于基底101的前侧上方的半导体层104的堆叠物。基底101可为半导体基底。基底101可包含单晶半导体材料，例如硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、锑化铟(InSb)、磷化镓(GaP)、锑化镓(GaSb)、砷化铟铝(InAlAs)、砷化铟镓(InGaAs)、磷化镓锑(GaSbP)、锑化镓砷(GaAsSb)和磷化铟(InP)，但不限于此。在此实施例中，基底101由硅制成。在一些实施例中，基底101为绝缘层上覆硅(silicon-on-insulator，SOI)基底，绝缘层上覆硅基底包含设置于两硅层之间的绝缘层(未显示)。在一方面中，绝缘层为氧化物。
基底101可包含掺杂杂质(例如具有p型或n型导电型的掺杂物)的各种区域。取决于电路设计，掺杂物可例如为用于p型(或p通道)场效晶体管(field effect transistor，FET)的硼以及用于n型(或n通道)场效晶体管的磷。
半导体层104的堆叠物包含不同材料制成的交替半导体层，以有利于形成多栅极装置的纳米片通道，例如纳米片通道场效晶体管或叉形片(forksheet)场效晶体管。在一些实施例中，半导体层104的堆叠物包含第一半导体层106(106a-106b)和第二半导体层108(108a-108b)。在一些实施例中，半导体层104的堆叠物包含交替的第一半导体层106和第二半导体层108。第一半导体层106对齐第二半导体层108。第一半导体层106和第二半导体层108由具有不同蚀刻选择性及/或氧化速率的半导体材料制成。举例来说，第一半导体层106可由硅制成，且第二半导体层108可由硅锗制成。在一些范例中，第一半导体层106可由硅锗制成，且第二半导体层108可由硅制成。在一些范例中，第一半导体层106或第二半导体层108中的硅锗可具有锗成分百分比在约10％与约80％之间。替代地，在一些实施例中，第一半导体层106和第二半导体层108的任一者可为或包含其他材料，例如Ge、SiC、GeAs、GaP、InP、InAs、InSb、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP、GaInAsP或任何前述的组合。
第一半导体层106或第一半导体层106的一部分可在后续制造阶段中形成半导体装置结构100的纳米片通道。本文的术语纳米片用于标注具有纳米级或甚至微米级尺寸，以及具有细长形状，与此部分的剖面形状无关的任何材料部分。因此，此术语标注圆形及大致圆形剖面的细长材料形状，以及柱状或棒状材料部分，包含例如圆柱形或大致矩形剖面。栅极电极可围绕半导体装置结构100的纳米片通道。举例来说，叉形片晶体管的纳米片通道可具有通过栅极电极围绕的至少三面。半导体装置结构100可包含纳米片晶体管及/或叉形片晶体管。纳米片晶体管可被称为纳米线晶体管、全绕式栅极(GAA)晶体管、多桥接通道(multi-bridge channel，MBC)晶体管或具有围绕通道的栅极电极的任何晶体管。
应当注意的是，虽然图1显示第一半导体层106的两层和第二半导体层108的两层交替排列，但应当理解的是，取决于半导体装置结构100的通道的预定数量，任何数量的第一半导体层106和第二半导体层108可形成于半导体层104的堆叠物中。在一些实施例中，第一半导体层106的数量(即通道的数量)在3与8之间。
第一半导体层106和第二半导体层108通过任何合适的沉积工艺形成，例如外延。举例来说，半导体层104的堆叠物的各层的外延成长可通过分子束外延(molecular beamepitaxy，MBE)工艺、金属有机化学气相沉积(metalorganic chemical vapor deposition，MOCVD)工艺及/或其他合适的外延成长工艺进行。
基底101可包含在半导体层104的堆叠物上的牺牲层107。牺牲层107在后续工艺期间保护半导体层104的堆叠物，且在形成牺牲栅极堆叠物(图14)之前，一起移除牺牲层107和包覆层(图13)的一部分。在第一半导体层106和半导体层104的堆叠物为硅的范例中，牺牲层107包含外延成长于第一半导体层106上的硅锗。
每个第一半导体层106可具有厚度在约5nm与约30nm之间的范围中。每个第二半导体层108可具有厚度等于、小于或大于第一半导体层106的厚度。在一些实施例中，每个第二半导体层108可具有厚度在约2nm与约50nm之间的范围中。可最终移除第二半导体层108，且可做为定义半导体装置结构100的相邻通道之间的垂直距离。牺牲层107可具有厚度等于、小于或大于第一半导体层106的厚度。牺牲层107的厚度可在约2nm与约50nm之间的范围中。第一半导体层106、第二半导体层108和牺牲层107的厚度可依据应用及/或装置效能考量改变。
遮罩结构110形成于牺牲层107上方。遮罩结构110可包含含氧层和含氮层。含氧层可为垫氧化层，例如SiO2层。含氮层可为垫氮化层，例如Si3N4。遮罩结构110可通过任何合适的沉积工艺形成，例如化学气相沉积(chemical vapor deposition，CVD)工艺。
图2为依据一些实施例的制造半导体装置结构100的各阶段之一的透视图。鳍结构112(112a-112c)从半导体层104的堆叠物形成。每个鳍结构112具有包含半导体层106和108的上部以及从基底101形成的井部116。鳍结构112可通过使用多重图案化操作来制造，多重图案化操作包含光微影和蚀刻工艺。蚀刻工艺可包含干蚀刻、湿蚀刻、反应性离子蚀刻(reactive ion etching，RIE)及/或其他合适的工艺。蚀刻工艺在未保护区中形成沟槽114(例如114a、114b、114c、114d)，沟槽114通过遮罩结构110、半导体层104的堆叠物，并进入基底101中，进而留下多个延伸的鳍结构112(例如112a、112b、112c)。沟槽114沿X方向延伸。可通过使用干蚀刻(例如反应性离子蚀刻)、湿蚀刻及/或前述的组合来蚀刻沟槽114。
如图2所示，鳍结构112a可具有第一宽度W1，鳍结构112b和112c可各具有第二宽度W2。第二宽度W2可等于、小于或大于第一宽度W1。在图2显示的一实施例中，第一宽度W1大于第二宽度W2。第一宽度W1和第二宽度W2可对应装置的通道宽度。在一实施例中，第二宽度W2在约5nm至约120nm之间的范围中，例如约10nm至约100nm。
相邻鳍结构之间的距离可通过一鳍结构的第一侧壁与面对第一侧壁的相邻鳍结构的第二侧壁之间的距离来定义。举例来说，鳍结构112a和鳍结构112b以第一距离D1隔开。鳍结构112b和鳍结构112c以第二距离D2隔开。第一距离D1和第二距离D2可依据静态随机存取存储器(static random access memory，SRAM)单元中的鳍结构的布局而改变。鳍结构112a、112b、112c的宽度也可依据半导体装置结构100中所需装置的通道宽度而改变。具有较宽通道的装置(例如由鳍结构112a、112b制造的装置)可较适用于高速元件应用，例如NAND装置。具有较窄通道的装置(例如由鳍结构112b、112c制造的装置)可较适用于低功率及低漏电元件应用，例如反向器装置。因此，具有较宽的宽度的沟槽(例如沟槽114a)可在装置/晶体管需要较高电压电流及/或较高效能的区域中形成，而具有较窄的宽度的沟槽(例如沟槽114b)可在需要较大密度的装置/晶体管的区域中形成。
第一距离D1和第二距离D2定义后续第一介电部件130和第二介电部件134(图12A-12C)的宽度。在图2所示的实施例中，第一距离D1大于第二距离D2。第二距离D2可在约2nm至约40nm的范围中，例如约3nm至约30nm。随着鳍结构112b与鳍结构112c之间较小的第二距离D2(即减少的鳍与鳍间距)，后续形成于沟槽114b中的第一介电部件130(图4A-4C)的层可合并，而由于较宽的第一距离D1，因此鳍结构112a与鳍结构112b之间的沟槽114a在沉积第一介电部件130之后仍开放。第一介电部件130的合并层允许纳米通道附接至第一介电部件130的两侧，并在后续阶段形成叉形片晶体管。减少的鳍与鳍间距以及叉形纳米片晶体管允许更大的装置密度(甚至更大的通道宽度)以及优越的面积和效能可扩展性。
取决于静态随机存取存储器单元的布局，沟槽114c和114d可具有对应第一距离D1或第二距离D2的宽度。在图2所示的一实施例中，沟槽114c和114d具有对应第一距离D1的宽度。在一些实施例中，具有对应第一宽度W1的鳍结构(未显示)可设置相邻于鳍结构112a，并与鳍结构112a通过沟槽114d间隔开。相似地，具有对应第二宽度W2的鳍结构(未显示)可设置相邻于鳍结构112c，并与鳍结构112c通过沟槽114c间隔开。
图3C-12C为图2的半导体装置结构100的上视图，其可代表静态随机存取存储器单元103中的主动鳍结构的布局的一部分。举例来说，6T静态随机存取存储器单元可包含两个上拉(pull-up，PU)晶体管、两个通道栅极(pass-gate，PG)晶体管以及两个下拉(pull-down，PD)晶体管。在图3C-12C所示的一实施例中，在6T静态随机存取存储器单元中，鳍结构112b和112c可用于形成上拉晶体管，且鳍结构112a可用于形成下拉晶体管或通道栅极晶体管。图3A-12A为依据一些实施例，沿图3C的线A-A截取的制造半导体装置结构100的各阶段的剖面侧视图。图3B-12B为依据一些实施例，沿图3C的线B-B截取的制造半导体装置结构100的各阶段的剖面侧视图。
在图4A-4C中，第一介电部件130形成于鳍结构112b与鳍结构112c之间的沟槽114b(图3A和3B)中。在一些实施例中，第一介电部件130包含第一介电层126、第二介电层128和第三介电层119。第一介电层126接触至少半导体层104的堆叠物(第一半导体层106a和106b以及第二半导体层108a和108b)，第三介电层119形成于第一介电层126上方，且第二介电层128形成于第一介电层126与第三介电层119之间并接触第一介电层126和第三介电层119。在一些实施例中，可省略第一介电层126。也就是说，第二介电层128接触至少半导体层104的堆叠物(第一半导体层106a和106b以及第二半导体层108a和108b)。第一介电层126和第三介电层119可由相同材料形成。在一些实施例中，第一介电层126和第三介电层119包含含氧介电材料，例如SiO2。第二介电层128可为低介电常数介电材料(例如具有介电常数值小于7的材料)。在一些实施例中，第二介电层128包含含硅介电材料，例如SiN、SiCN、SiOC或SiOCN。第一介电层126、第二介电层128和第三介电层119可通过任何合适的沉积工艺形成，例如原子层沉积工艺或任何顺应性沉积工艺。
第一介电部件130可通过在半导体装置结构100、沟槽114a、114b、114c、114d以及鳍结构112a、112b、112c的暴露表面上依序沉积第一介电层126和第二介电层128来形成。接着，第三介电层119形成于第二介电层128上。由于小的第二距离D2，因此第三介电层119沉积于沟槽114b中的速率大于沉积于沟槽114a、114c、114d的速率。因此，在第三介电层119填充沟槽114a、114c、114d之前，第三介电层119可完全填充沟槽114b。接着，第一介电层126、第二介电层128和第三介电层119可通过使用任何合适的移除工艺来凹陷，例如干蚀刻、湿蚀刻或前述的组合。移除工艺可为移除第一介电层126、第二介电层128和第三介电层119的一部分但是不移除遮罩结构110、牺牲层107、第一半导体层106和第二半导体层108的选择性蚀刻工艺。由于不完全填充沟槽114a、114c、114d，且沟槽114a、114c、114d相较于沟槽114b(图2)在Y方向中具有较大尺寸(即第一距离D1)，因此蚀刻剂移除沟槽114a、114c、114d中的第一介电层126、第二介电层128和第三介电层119多于移除沟槽114b中的第一介电层126、第二介电层128和第三介电层119。因此，沟槽114a、114c、114d中的第一介电层126、第二介电层128和第三介电层119的蚀刻速率大于沟槽114b中的第一介电层126、第二介电层128和第三介电层119的蚀刻速率。进行移除工艺直到完全蚀刻移除沟槽114a、114c、114d中的第一介电层126、第二介电层128和第三介电层119。由于移除工艺的缘故，移除半导体装置结构100的暴露表面上的第一介电层126、第二介电层128和第三介电层119，除了填充于沟槽114b中的第一介电层126、第二介电层128和第三介电层119，如图4A和4B所示。虽未显示，但是由于对第一介电层126、第二介电层128和第三介电层119的移除工艺的蚀刻影响，因此第一介电部件130的顶部可具有凹面轮廓。
在第一介电部件130包含第一介电层126的情况中，第一介电层126可具有第一厚度T1在约0.5nm至约5nm的范围中。第二介电层128可形成具有第二厚度T2大于、等于或小于第一介电层126的第一厚度T1。在一些实施例中，第二厚度T2大于第一厚度T1，且第二厚度T2可在约1nm至约10nm的范围中。如以下参考图21将更详细描述，移除第一介电层126不接触第一半导体层106的暴露部分，以允许后续栅极电极层延伸朝向第二介电层128，这在第一半导体层106周围提供更大的表面覆盖，以更好地电性控制纳米片通道。如果第一介电层126的厚度小于约0.5nm，栅极电极层182的延伸可能不足以对纳米片通道提供所期望的电性控制。另一方面，如果第一介电层126的厚度大于约5nm，可缩小第二介电层128和第三介电层119的厚度，且在没有优势下增加了制造成本。
在图5A-5C中，第一介电层126、第二介电层128和第三介电层119的一部分通过除工艺来凹陷。第一介电层126、第二介电层128和第三介电层119的凹陷可通过任何合适的工艺进行，例如干蚀刻、湿蚀刻或前述的组合。移除工艺可为选择性工艺，以移除第一介电层126、第二介电层128和第三介电层119的一部分，而大致不影响遮罩结构110和牺牲层107。可控制凹陷工艺，使得第一介电层126、第二介电层128和第三介电层119的顶部大致在牺牲层107的顶表面以下，但是在半导体层104的堆叠物中最上方第一半导体层106a的顶表面之上的水平高度。在移除工艺之后，凹口131形成于第一介电层126、第二介电层128和第三介电层119之上，且在相邻鳍结构112b与鳍结构112c之间。
在图6A-6C中，第一高介电常数介电层140形成于由于移除第一介电层126、第二介电层128和第三介电层119所形成的每个凹口131(图5A和5B)中。第一高介电常数介电层140可起初形成于凹口131及沟槽114a、114c和114d中以及遮罩结构110上方。由于小的第二距离D2(图2)，因此第一高介电常数介电层140完全填充凹口131的速率大于填充沟槽114a、114c和114d的速率。接着，使用任何合适的移除工艺回蚀刻第一高介电常数介电层140，例如干蚀刻、湿蚀刻或前述的组合。由于未完全填充沟槽114a、114c和114d，且沟槽114a、114c和114d在Y方向中比凹口131具有更大的尺寸(例如第一距离D1)，因此蚀刻剂移除沟槽114a、114c和114d中的第一高介电常数介电层140的速率大于移除凹口131中的第一高介电常数介电层140的速率。进行移除工艺直到完全蚀刻沟槽114a、114c和114d中的高介电常数介电质，如图6A和6B所示。
第一高介电常数介电层140可包含具有比氧化硅更大的介电常数值的材料。在一些实施例中，第一高介电常数介电层140包含具有介电常数值大于7的材料。适用于第一高介电常数介电层140的材料可包含SiN、SiON、SiCN、SiOCN、AlSixOy、Al2O3或类似物，但不限于此。也可使用其他合适的高介电常数材料，例如氧化铪(HfO2)、硅酸铪(HfSiO)、氮氧化铪(HfSiON)、氧化铪铝(HfAlO)、氧化铪镧(HfLaO)、氧化铪锆(HfZrO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化镧(LaO)、氧化锆(ZrO)、氧化锆硅(ZrSiO)、氧化钛(TiO)、氧化钽(Ta2O5)、氧化钇(Y2O3)。第一高介电常数介电层140可通过任何合适的工艺形成，例如化学气相沉积、等离子体辅助化学气相沉积、可流动化学气相沉积或原子层沉积工艺。第一高介电常数介电层140可具有沿Z方向的高度在约10nm至约30nm的范围中。
在图7A-7C中，阻剂层141形成于半导体装置结构100的暴露表面上。阻剂层141可为任何合适的遮罩材料，例如光阻(光刻胶)层、底部抗反射涂布(bottom anti-reflectivecoating，BARC)层、旋涂式玻璃((spin-on-glass，SOG)层或旋涂式碳(spin-on-carbon，SOC)层，且可通过旋涂或任何合适的沉积技术来沉积。将阻剂层141图案化，以暴露半导体装置结构100的特定区域，例如具有端部切口(end cut)145的区域。端部切口145通过移除鳍结构(图7C所示的鳍结构112b)的一部分来形成，以分割剩下的鳍结构112b。此分割将一些晶体管彼此隔开。端部切口145可通过阻剂层141保护鳍结构的一部分来形成。在一个或多个蚀刻工艺中移除鳍结构不被阻剂层141覆盖的暴露部分。在图7B所示的一实施例中，蚀刻工艺移除鳍结构112b(例如半导体层104的堆叠物和井部116)，以暴露第一高介电常数介电层140和第一介电层126的侧壁。进行蚀刻工艺直到暴露基底101的顶部。在一实施例中，移除基底101的顶部，使得基底101暴露的顶表面115在低于或稍低于第一介电层126与基底101之间的界面117的水平高度。
在图8A-8C中，在形成鳍结构112b中的端部切口145之后，阻剂层141通过使用任何合适的移除工艺来移除，例如灰化、干蚀刻、湿蚀刻或前述的组合。接着，绝缘材料118形成于基底101上。绝缘材料118填充沟槽114a、114c、114d及相邻鳍结构112之间的端部切口145，直到鳍结构112完全埋置于绝缘材料118中。接着，进行平坦化操作(例如化学机械研磨(chemical mechanical polishing，CMP)方法及/或回蚀刻方法)，以移除绝缘材料118和遮罩结构110，直到暴露鳍结构112的顶部。接着，将绝缘材料118凹陷，以形成隔离区(或浅沟槽隔离(shallow trench isolation，STI)区)120。绝缘材料118的凹陷暴露鳍结构112的一部分，例如半导体层104的堆叠物。在第一介电层126和绝缘材料118由相同材料形成的一些实施例中，在将绝缘材料118凹陷期间也移除第一介电层126的一部分。因此，暴露第二介电层128和第一高介电常数介电层140的侧壁。绝缘材料118的顶表面可齐平于或稍低于第二半导体层108b与由基底101形成的井部116之间定义的表面。绝缘材料118可由氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、SiCN、氟掺杂硅酸盐玻璃(fluorine-doped silicate glass，FSG)、低介电常数介电材料或任何合适的介电材料。绝缘材料118可通过任何合适的方法形成，例如低压化学气相沉积(low-pressure chemical vapor deposition，LPCVD)、电将辅助化学气相沉积(plasma enhanced CVD，PECVD)或可流动化学气相沉积(flowable CVD，FCVD)。
在图9A-9C中，包覆层132形成于半导体层104的堆叠物的侧壁上。包覆层132可形成于半导体层104的堆叠物、牺牲层107、第一高介电常数介电层140及隔离区120的暴露表面上。包覆层132也形成于第二介电层128和第一高介电常数介电层140的侧壁上。包覆层132可通过顺应性工艺形成，例如原子层沉积工艺。接着，包覆层132的一部分通过非等向性蚀刻工艺移除，以移除在鳍结构112a、112b、112c(例如牺牲层107的顶表面)、第一高介电常数介电层140和绝缘材料118的水平表面上的包覆层132。移除工艺不移除形成于鳍结构112a、112b、112c、第二介电层128和第一高介电常数介电层140的垂直表面(例如侧壁)上的包覆层132。包覆层132可具有第三厚度T3在约2nm至约20nm的范围中，例如在约5nm至约13nm。在一些实施例中，包覆层132包含半导体材料。在一些实施例中，包覆层132和第二半导体层108由具有相同蚀刻选择性的相同材料制成。举例来说，包覆层132和第二半导体层108包含硅锗。可后续移除包覆层132和第二半导体层108，以建构用于栅极电极层的空间。
在图10A-10C中，第二介电部件134形成于沟槽114a、114c、114d(图9A和9B)以及端部切口145(图9B)之上的区域中。第二介电部件134包含第四介电层136及形成于第四介电层136上的第五介电层138。第四介电层136可与第二介电层128包含相同材料，且可与第二介电层128具有大致相同厚度。第五介电层138可包含与第三介电层119相同的材料。第四介电层136可通过顺应性工艺(例如原子层沉积工艺)形成于隔离区120、包覆层132、牺牲层108和第一高介电常数介电层140上。接着，第五介电层138通过可流动工艺(例如可流动化学气相沉积工艺)形成于沟槽114a、114c、114d中的第四介电层136上以及鳍结构112a、112b、112c和第一介电部件130上方。接着，进行化学机械研磨工艺，直到暴露牺牲层107。
在图11A-11C中，第二介电部件134的一部分通过使用任何合适的回蚀刻工艺(例如干蚀刻、湿蚀刻或前述的组合)移除。回蚀刻工艺可为移除第四介电层136和第五介电层138但是不移除包覆层132、牺牲层107和第一高介电常数介电层140的一个或多个选择性蚀刻工艺。进行回蚀刻工艺，使得第四介电层136和第五介电层138的顶部在与第一介电部件130的顶部大致相同的水平高度。回蚀刻工艺形成在第四介电层136和第五介电层138之上且在相邻包覆层132之间的凹口。接着，第二高介电常数介电层143形成于由于移除第四介电层136和第五介电层138的一部分所形成的每个凹口中。接着，第二高介电常数介电层143形成于牺牲层107、包覆层132和第一高介电常数介电层140上方的部分通过平坦化工艺移除，使得牺牲层107、包覆层132和第一高介电常数介电层140的顶表面与第二高介电常数介电层143的顶表面大致共平面。第二高介电常数介电层143可包含或由与第一高介电常数介电层140相同的材料形成。第一高介电常数介电层140和第一介电部件130可被合称为第一介电结构147。相似地，第二高介电常数介电层143和第二介电部件134可被合称为第二介电结构149。
在图12A-12C中，移除牺牲层107和包覆层132的一部分。牺牲层107的移除和包覆层132的凹陷可通过任何合适的回蚀刻工艺来进行，例如干蚀刻、湿蚀刻或前述的组合。可控制蚀刻工艺，使得剩下的包覆层132与半导体层104的堆叠物中的最顶部第一半导体层106a的顶表面在大致相同的水平高度。由于较窄的空间，因此在端部切口145之上且在第一介电结构147与第二介电结构149之间的包覆层132的顶部可在高于其他的包覆层132的顶部的水平高度。在包覆层132和牺牲层107由硅锗制成的范例中，回蚀刻工艺可为移除包覆层132和牺牲层107但是不移除第一介电结构147和第二介电结构149的选择性蚀刻工艺。牺牲层107和包覆层132的移除暴露鳍结构112a、112b、112c的顶表面以及第一介电层126和第四介电层136的一部分。
图13为依据一些实施例的制造半导体装置结构100的各阶段之一的透视图。图14D-19D为图13的半导体装置结构100的上视图，其可代表静态随机存取存储器单元103中的鳍结构的布局的一部分。图14A-19A为依据一些实施例，沿图14D的线A-A和图13的线A-A截取的制造半导体装置结构100的各阶段的剖面侧视图。图14B-19B为依据一些实施例，沿图14D的线B-B截取的制造半导体装置结构100的各阶段的剖面侧视图。图14C-19C为依据一些实施例，沿图13的线C-C截取的制造半导体装置结构100的各阶段的剖面侧视图。
如图13和14A所示，一个或多个牺牲栅极堆叠物142形成于半导体装置结构100上。牺牲栅极堆叠物142可各包含牺牲栅极介电层144、牺牲栅极电极层146和遮罩结构148。牺牲栅极介电层144可包含一层或多层介电材料，例如SiO2、SiN、高介电常数介电材料及/或其他合适的介电材料。在一些实施例中，牺牲栅极介电层144可通过化学气相沉积工艺、次常压化学气相沉积(sub-atmospheric CVD，SACVD)工艺、可流动化学气相沉积工艺、原子层沉积工艺、物理气相沉积工艺或其他合适的工艺来沉积。牺牲栅极电极层146可包含多晶硅(polycrystalline silicon，polysilicon)。遮罩结构148可包含含氧层150以及含氮层152。牺牲栅极电极层146和遮罩结构148可通过各种工艺形成，例如层沉积，举例来说，化学气相沉积(包含低压化学气相沉积和等离子体辅助化学气相沉积)、物理气相沉积、原子层沉积、热氧化、电子束蒸镀或其他合适的沉积技术或前述的组合。
牺牲栅极堆叠物142可通过先沉积牺牲栅极介电层144、牺牲栅极电极层146和遮罩结构148的毯覆层，接着通过图案化和蚀刻工艺形成。通过将牺牲栅极堆叠物142图案化，鳍结构112a、112b、112c的半导体层104的堆叠物部分暴露于牺牲栅极堆叠物142的两侧。虽然显示两个牺牲栅极堆叠物142，但是牺牲栅极堆叠物142的数量不限于两个。在一些实施例中，多于两个的牺牲栅极堆叠物142沿X方向排列。接着，间隙壁154形成于牺牲栅极堆叠物142的侧壁上，如图13、14C和14D所示。间隙壁154可通过先沉积顺应性层(例如通过原子层沉积工艺)，接着回蚀刻(例如反应性离子蚀刻)来形成。在非等向性蚀刻工艺期间，从水平表面(例如鳍结构112a、112b、112c、包覆层132、第一介电结构147和第二介电结构149的顶部)移除大部分之间隙壁154，在垂直表面(例如牺牲栅极堆叠物142的侧壁)上保留间隙壁154。间隙壁154可由介电材料制成，例如氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN、碳氧化硅、SiOCN及/或前述的组合。
在图15A-15D中，通过使用一个或多个合适的蚀刻工艺将鳍结构112、包覆层132以及第一介电结构147和第二介电结构149未被牺牲栅极堆叠物142和间隙壁154覆盖的的暴露部分选择性凹陷，合适的蚀刻工艺例如干蚀刻、湿蚀刻或前述的组合。在一些实施例中，移除鳍结构112的半导体层104的堆叠物的暴露部分，暴露井部116的一部分，如图15B所示。在一些实施例中，将鳍结构112的暴露部分凹陷至齐平于或稍低于绝缘材料118的顶表面的水平高度。
在图16A-16D中，沿X方向水平移除半导体层104的堆叠物的每个第二半导体层108(例如第二半导体层108a和108b)的边缘部分。第二半导体层108的边缘部分的移除形成空腔。在一些实施例中，第二半导体层108的此部分通过选择性湿蚀刻工艺移除。在第二半导体层108由硅锗制成且第一半导体层106由硅制成的情况中，可通过使用湿蚀刻剂选择性蚀刻第二半导体层108，湿蚀刻剂例如氢氧化铵(NH4OH)、四甲基氢氧化铵(tetramethylammonium hydroxide，TMAH)、乙二胺邻苯二酚(ethylenediaminepyrocatechol，EDP)或氢氧化钾(KOH)溶液，但不限于此。
在移除每个第二半导体层108的边缘部分之后，在空腔中沉积介电层，以形成介电间隙壁151。介电间隙壁151可由低介电常数介电材料制成，例如SiON、SiCN、SiOC、SiOCN或SiN。介电间隙壁151可通过先使用顺应性沉积工艺(例如原子层沉积)形成顺应性介垫层，接着进行非等向性蚀刻以移除非介电间隙壁151的顺应性介电层的部分来形成。在非等向性蚀刻工艺期间，第一半导体层106保护介电间隙壁151。剩下的第二半导体层108(例如第二半导体层108a和108b)沿X方向被覆盖在介电间隙壁151之间。
在图17A-17D中，外延源极/漏极部件160形成于鳍结构112a、112b、112c的井部116上。外延源极/漏极部件160可为源极/漏极区。举例来说，位于半导体层104的堆叠物的一侧上的一对外延源极/漏极部件160的一者可为源极区，而位于半导体层104的堆叠物的另一侧上的此对外延源极/漏极部件160的另一者可为漏极区。一对外延源极/漏极部件160包含通过纳米片通道(即第一半导体层106)连接的源极外延部件和漏极外延部件。在本文中，可互换使用源极和漏极，且源极和漏极的结构大致相同。
对于n通道场效晶体管，外延源极/漏极部件160可包含一层或多层的Si、SiC、SiCP或第III-V族材料(InP、GaAs、AlAs、InAs、InAlAs、InGaAs)。在一些实施例中，外延源极/漏极部件160可掺杂n型掺杂物，例如用于n型装置的磷(P)、砷(As)等。对于p通道场效晶体管，外延源极/漏极部件160可包含一层或多层的Si、SiGe、SiGeB、Ge或第III-V族材料(InSb、GaSb、InGaSb)。在一些实施例中，外延源极/漏极部件160可掺杂p型掺杂物，例如硼(B)。可垂直和水平成长外延源极/漏极部件160，以形成刻面，这些刻面对应用于基底101的材料的晶面。外延源极/漏极部件160可通过使用化学气相沉积、原子层沉积或分子束外延的外延成长方法来形成。
在形成外延源极/漏极部件160之后，移除第一高介电常数介电层140和第二高介电常数介电层143，以降低半导体装置结构100的整体介电常数值。第一高介电常数介电层140和第二高介电常数介电层143可通过使用合适的移除工艺来移除，例如干蚀刻、湿蚀刻或前述的组合。移除工艺可为移除第一高介电常数介电层140和第二高介电常数介电层143但是不移除第一介电层126、第二介电层128、第四介电层136、绝缘材料118和基底101的井部116的选择性蚀刻工艺。第一高介电常数介电层140和第二高介电常数介电层143的移除暴露第二介电层128、第三介电层119、第四介电层136、第五介电层138的顶部。
在图18A-18D中，接触蚀刻停止层(contact etch stop layer，CESL)162形成于外延源极/漏极部件160、第二介电层128、第三介电层119、第四介电层136、第五介电层138的顶部以及遮罩结构148的含氮层152上。接触蚀刻停止层162也形成于绝缘材料118的一部分以及与端部切口126相邻的第一介电层126上。接触蚀刻停止层162可包含含氧材料或含氮材料，例如氮化硅、氮碳化硅、氮氧化硅、氮化碳、氧化硅、碳氧化硅或类似物或前述的组合。接触蚀刻停止层162可通过化学气相沉积、等离子体辅助化学气相沉积、原子层沉积或任何合适的沉积技术形成。在一些实施例中，接触蚀刻停止层162为通过原子层沉积工艺形成的顺应性层。接着，层间介电(interlayer dielectric，ILD)层164形成于接触蚀刻停止层162上。用于层间介电层164的材料可包含由四乙氧基硅烷(tetraethylorthosilicate，TEOS)形成的氧化物、未掺杂硅酸盐玻璃或掺杂氧化硅，例如硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、熔融硅石玻璃(fused silica glass，FSG)、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼掺杂硅玻璃(boron doped silicon glass，BSG)及/或其他合适的介电材料。层间介电层164可通过等离子体辅助化学气相沉积工艺或其他合适的沉积技术沉积。在一些实施例中，在形成层间介电层164之后，可对半导体装置结构100进行热工艺，以将层间介电层164退火。
在图19A-19D中，进行化学机械研磨工艺，直到暴露牺牲栅极电极层146和间隙壁154。平坦化工艺移除层间介电层164和接触蚀刻停止层162设置于牺牲栅极堆叠物142上的部分。在一些实施例中，可将层间介电层164凹陷至牺牲栅极电极层146的顶部的水平高度。在此情况中，含氮层(未显示)(例如SiCN层)可形成于凹陷的层间介电层164上，以在后续蚀刻工艺期间保护层间介电层164。
图20-25为依据一些实施例，制造图19A的半导体装置结构100的各阶段的剖面示意图。
在图20中，移除牺牲栅极电极层146(图19A和19C)和牺牲栅极介电层144(图19A和19C)，暴露包覆层132的顶表面和半导体层104的堆叠物(例如最顶部第一半导体层106a)。牺牲栅极电极层146可先通过任何合适的工艺移除，例如干蚀刻、湿蚀刻或前述的组合，接着可通过任何合适的工艺移除牺牲栅极介电层144，例如干蚀刻、湿蚀刻或前述的组合。在一些实施例中，可使用湿蚀刻剂(例如四甲基氢氧化铵(TMAH)溶液)，以选择性移除牺牲栅极电极层146但是不移除间隙壁154、第一介电结构147和第二介电结构149、接触蚀刻停止层162和层间介电层164。
接着，移除包覆层132和第二半导体层108。移除工艺暴露第一介电结构147和第二介电结构149的一部分(例如第一介电层126、第四介电层136、第一高介电常数介电层140和第二高介电常数介电层143)、第一半导体层106和绝缘材料118的一部分。移除工艺可为任何合适的工艺，例如干蚀刻、湿蚀刻或前述的组合。移除工艺可为移除包覆层132和第二半导体层108，但是不移除第一半导体层106、间隙壁154、第一介电部件130、第二介电部件134和接触蚀刻停止层162的选择性蚀刻工艺。在包覆层132和第二半导体层108由硅锗制成，且第一半导体层106由硅制成的情况中，可使用包含氨和过氧化氢混合物(ammonia andhydrogen peroxide mixtures，APM)的选择性湿蚀刻。由于蚀刻工艺的缘故，形成开口166，留下从第一介电部件130的两侧突出的第一半导体层106(例如第一半导体层106a和106b)。特别来说，每个第一半导体层106a和106b具有接触第一介电层126的第一端以及延伸远离第一端的第二端(即远端)，如图20所示。具有直接连接至第一介电部件130的一部分的第一半导体层106a和106b的第一端节省了后续金属栅极的空间，并增加整体图案密度。第一半导体层106未被介电间隙壁151覆盖的部分暴露于开口166中。每个第一半导体层106作为纳米片晶体管/叉形片栅极纳米片晶体管的纳米片通道。
在移除包覆层132和第二半导体层108之后，端盖区181形成于第一半导体层106(例如第一半导体层106a和106b)的远端与第二介电部件134的侧壁之间。在一些实施例中，端盖区181沿Y方向具有第三距离D3在约2nm至约15nm的范围中。也就是说，第二介电结构149与第一半导体层106的远端间隔开第三距离D3。取决于包覆层132的厚度，可改变第三距离D3。如果第三距离D3小于约2nm，后续的界面层178和高介电常数介电层180(图22)可未完全阻挡在最顶部第一半导体层106a的远端处的端盖区181，其导致防止后续层(例如栅极电极层182)进入以及形成于第一半导体层106a和106b周围。
在图21中，在移除包覆层132和第二半导体层108之后，第一介电层126的一部分通过移除工艺移除。移除工艺为控制的等向性工艺，以移除第一介电层126的暴露部分(例如第一介电层126暴露于开口166的部分)，而第二介电层128与第一半导体层106a和106b之间的第一介电层126大致保持原状。也就是说，第一介电层126未接触第一半导体层106a和106b的部分通过移除工艺完全移除。移除工艺可为移除第一介电层126但是不移除第一半导体层106a和106b、间隙壁154、第二介电层128、第四介电层136和接触蚀刻停止层162的选择性蚀刻工艺。暴露的第一介电层126的移除增加了在第一半导体层106a和106b的至少三个表面周围的栅极电极层182(图22)的表面覆盖。特别来说，暴露的第一介电层126的移除允许栅极电极层182延伸朝向第二介电层128，并延伸至通过第一介电层126与第一半导体层106a和106b之间的界面174定义的平面上方。由于栅极电极层182提供第一半导体层106a和106b周围较大的表面覆盖，因此实现了对纳米片通道(例如第一半导体层106a和106b)较佳的电性控制，进而减少关态的漏电。
在图22中，形成界面层(interfacial layer，IL)178，以围绕第一半导体层106(例如第一半导体层106a和106b)的至少三个表面(除了接触第一介电层126和外延源极/漏极部件160的表面)。界面层178也可形成于暴露的第一介电层126上(例如设置于第二介电层128与第一半导体层106a和106b之间的第一介电层126)以及基底101的井部116的暴露表面上。在一些实施例中，界面层178可形成于第一介电层106上，但是不形成于暴露的第一介电层126上。界面层178可包含或由含氧材料或含硅材料制成，例如氧化硅、氮氧化硅、氮氧化物、硅酸铪等。界面层178可通过化学气相沉积、原子层沉积或任何合适的顺应性沉积技术形成。在一实施例中，界面层178通过使用原子层沉积形成。依据装置效能考量来选择界面层178的厚度。在一些实施例中，界面层178具有厚度在约0.5nm至约2nm的范围中。
接着，高介电常数(high-k，HK)介电层180形成于半导体装置结构100的暴露表面上。在一些实施例中，高介电常数介电层180形成于界面层178、绝缘材料118的一部分以及第一介电结构147和第二介电结构149的暴露表面(例如第二介电层128、第四介电层136、第一高介电常数介电层140和第二高介电常数介电层143)上，如图22所示。高介电常数介电层180可包含或由与第一高介电常数介电层140和第二高介电常数介电层143相同的材料制成。高介电常数介电层180可为通过顺应性工艺(例如原子层沉积工艺或化学气相沉积工艺)形成的顺应性层。高介电常数介电层180可具有厚度在约0.5nm至约3nm，此厚度可依据应用而改变。
在形成界面层178和高介电常数介电层180之后，栅极电极层182形成于开口(图21)中。栅极电极层182形成于高介电常数介电层180上，以围绕每个第一半导体层106a和106b的一部分，并在接触第一介电结构147和第二介电结构149以及绝缘材料118的高介电常数介电层180上。栅极电极层182可包含一层或多层导电材料，例如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料及/或前述的组合。栅极电极层182可通过化学气相沉积、原子层沉积、电镀或其他合适的方法形成。栅极电极层182形成至在第一介电结构147和第二介电结构149之上的预定高度，如图22所示。
在图23中，进行一个或多个金属栅极回蚀刻(metal gate etching back，MGEB)工艺，以将栅极电极层182凹陷至与第一介电部件130和第二介电部件134的顶表面相同的水平高度。金属栅极回蚀刻工艺可为任何合适的工艺，例如干蚀刻、湿蚀刻或前述的组合。在一些实施例中，金属栅极回蚀刻工艺包含移除栅极电极层182但是大致不影响高介电常数介电层180、间隙壁154(图19C)、接触蚀刻停止层162(图19C)和层间介电层164的选择性干蚀刻工艺在一些实施例中，可回蚀刻间隙壁154的一部分，使得间隙壁154的顶表面高于栅极电极层182和高介电常数介电层180的顶表面。在此情况中，由于金属栅极回蚀刻工艺形成于栅极电极层182之上的沟槽可填充自对准接触(self-aligned contact，SAC)层。自对准接触层可为具有不同于接触蚀刻停止层162的蚀刻选择性的任何介电材料形成，且作为后续用于金属接点的沟槽和导通孔图案化期间的蚀刻停止层。
在金属栅极回蚀刻工艺之后，移除第一高介电常数介电层140和第二高介电常数介电层143以及形成于其上的高介电常数介电层180的一部分。移除工艺可为任何合适的工艺，例如干蚀刻、湿蚀刻或前述的组合。在一些实施例中，移除工艺为移除第一高介电常数介电层140和第二高介电常数介电层143、高介电常数介电层180，但是不移除栅极电极层182的选择性蚀刻工艺。进行移除工艺直到暴露第一介电部件130和第二介电部件134的顶表面。在移除工艺之后，栅极电极层182、高介电常数介电层180以及第一介电部件130和第二介电部件134大致共平面。在移除第一高介电常数介电层140和第二高介电常数介电层143之后，相邻的栅极电极层182通过第一介电部件130和第二介电部件134隔开(或截断)，如图23所示。
在图24中，遮罩184形成于栅极电极层182、第一介电部件130和第二介电部件134、层间介电层164(图19C)、接触蚀刻停止层162(图19C)、间隙壁154(图19C)和高介电常数介电层180的暴露表面上。遮罩184可包含或由半导体材料制成，例如非晶硅、多晶硅或类似物，且可通过任何合适的沉积技术形成，例如化学气相沉积、等离子体辅助化学气相沉积、金属有机化学气相沉积、可流动化学气相沉积或分子束外延。在一实施例中，遮罩184包含非晶硅。接着，在遮罩184中形成开口，且在开口中和遮罩184上形成第一介电材料188。开口暴露第一介电部件130的顶表面(例如第一介电层126和第二介电层128的顶表面)的一部分，且可透过光微影工艺和一个或多个蚀刻工艺形成。第一介电材料188接触至少第二介电层128和第三介电层119的顶表面(且共平面)。第一介电材料188可包含或由含氮层形成，例如氮化物。在一些实施例中，第一介电材料188包含SiN。形成于遮罩184上方的第一介电材料188可通过使用例如化学机械研磨移除，直到暴露遮罩184的顶表面。虽未显示，但是两个或多个开口可形成于遮罩184中，以暴露设置于其他区域中的第一介电部件130的顶表面。
在图25中，移除遮罩184，并在移除遮罩184的区域中形成导电层190。遮罩184可通过使用任何合适的工艺移除，例如干蚀刻、湿蚀刻或前述的组合。在一些实施例中，移除工艺为移除遮罩184，但是不移除第一介电材料188、栅极电极层182、第一介电部件130、第二介电部件134、层间介电层164(图19C)、接触蚀刻停止层162(图19C)、间隙壁154(图19C)和高介电常数介电层180的选择性蚀刻工艺。导电层190可包含或由具有W、Ru、Mo、Co、Ni、Ti、Ta、Cu、Al、TiN和TaN的一者或多者制成，且可通过任何合适的工艺形成，例如物理气相沉积电化学电镀(electrochemical plating，ECP)、或化学气相沉积。接着，可进行平坦化工艺，直到暴露第一介电材料188。
接着，第二介电材料192形成于导电层190和第一介电材料188上，直到达到所期望的厚度。第二介电材料192可包含或由与第一介电材料188相同的材料形成。在一些实施例中，第二介电材料192包含氮化物，例如SiN。第一介电材料188和第二介电材料192作为自对准介电结构195，如图25所示。导电层190可提供信号(例如电流)至位于下方的栅极电极层182。在图25所示的实施例中，可通过导电层190提供信号至相邻的栅极电极层182(例如栅极电极层182a和182b)。在此情况中，送至栅极电极层182a或栅极电极层182b的单一信号可控制两个纳米片通道区。期间，自对准介电结构195截断导电层190(即导电层190a和190b通过自对准介电结构195彼此隔开)。由于第一介电部件130也将栅极电极层182b与栅极电极层182c隔开，因此传递至导电层190a以及接触导电层190a的栅极电极层182a和182b的信号(例如电流)不提供至或与在自对准介电结构195的另一侧的导电层190b和栅极电极层182c共享。
已观察到的是，当在形成介电墙之前在鳍结构中制成端部切口时，可以不连续的方式形成介电墙，且由于介电墙的布连续性的缘故，牺牲栅极堆叠物的材料(例如牺牲栅极介电层和牺牲栅极电极层)沉积于半导体装置结构的暴露表面上。因此，小间隙或空隙可形成于牺牲栅极堆叠物与不连续的介电部件之间的区域。当移除包覆层和第二半导体层以暴露纳米片通道时，这些小间隙或空隙可捕获半导体材料(例如包覆层132和第二半导体层108)的一部分，并变成电性短路的缺陷源。相较于在形成介电墙之前在鳍结构中制作端部切口的方法，图25显示的实施例提出在鳍结构中的端部切口之前，形成连续的介电墙(例如第一介电部件130)。第一介电部件130向下延伸至基底101的井部116。第一介电部件130形成将相邻主动鳍结构(例如鳍结构112b、112c)隔开的一个介电墙，这在静态随机存取存储器单元中形成叉形片场效晶体管。对于其他主动鳍结构(例如鳍结构112a、112b)，使用第二介电部件134来将鳍结构112a和112b的上部(例如第一半导体层106a和106b)隔开，且使用绝缘材料118(例如浅沟槽隔离区)来将鳍结构112a和112b的下部(例如基底101的井部116)隔开。因此，为了有效隔离晶体管，介电墙在两个鳍结构之间连续延伸，例如静态随机存取存储器单元中的两相邻上拉晶体管。由于在鳍结构上制作端部切口之前形成介电墙，因此消除了上述任何电性短路的缺陷源。
图26为依据一些实施例，制造图19C的半导体装置结构100的各阶段之一的剖面侧视图。在图26中，源极/漏极接点193形成通过层间介电层164(图19C)和接触蚀刻停止层162(图19C)，以通过硅化物层139接触外延源极/漏极部件160。源极/漏极接点193可由Ru、Mo、Co、Ni、Ti、Ta、Cu、Al、TiN和TaN、任何合适的金属材料的一者或多者制成，且可通过化学气相沉积、原子层沉积、电镀或其他合适的沉积技术形成。硅化物层139可由金属或金属合金硅化物制成，且金属包含贵金属、耐火金属、稀土金属、前述的合金或前述的组合。对于n通道场效晶体管，硅化物层139可由包含TiSi、CrSi、TaSi、MoSi、ZrSi、HfSi、ScSi、Ysi、HoSi、TbSI、GdSi、LuSi、DySi、ErSi、YbSi的一者或多者的材料或前述的组合制成。对于p通道场效晶体管，硅化物层139可由包含NiSi、CoSi、MnSi、WSi、FeSi、RhSi、PdSi、RuSi、PtSi、IrSi、OsSi的一者或多者的材料或前述的组合制成。当形成源极/漏极接点193之后，进行平坦化工艺(例如化学机械研磨)，以暴露第二介电材料192的顶表面(或如有使用自对准接触层，暴露自对准接触层的顶表面)。
图27为依据一些实施例，制造半导体装置结构100的各阶段之一的透视图。图27显示由于移除鳍结构112(例如鳍结构112b)以形成端部切口145的缘故，第一半导体层106(例如第一半导体层106a和106b)接触至少第四介电层136、第五介电层138、接触蚀刻停止层162和层间介电层164。在图27显示的实施例中，接触蚀刻停止层162直接接触第一介电层126、第二介电层128、绝缘材料118、第四介电层136、第五介电层138、层间介电层164、间隙壁154和第一半导体层106(例如第一半导体层106a和106b)。
图28为依据一些实施例，制造半导体装置结构100的各阶段之一的剖面侧视图。图28显示半导体装置结构100的一部分，半导体装置结构100的此部分显示第一半导体层106与第一半导体层106暴露或接触的各层之间的结构关系。虚线表示剖面侧视图隐藏的第一半导体层106a和106b。如图27和28所示的实施例可以看到，从第一介电部件130(例如第二介电层128)的一侧延伸的纳米片通道(例如第一半导体层106a和106b)的至少一部分接触四个介电层，也就是接触蚀刻停止层162、层间介电层164、第四介电层136、第五介电层138。此外，从第一介电部件130的另一侧延伸的纳米片通道(例如第一半导体层106a和106b)的至少一部分接触外延源极/漏极部件160。
图29-50显示依据一些其他实施例，制造半导体装置结构200的例示性顺序工艺。应当理解的是，可在图29-50所示的工艺之前、期间及之后提供额外操作，且对于方法的其他实施例，可取代或消除以下描述的一些操作。可互换操作/工艺的顺序。图29为依据一些实施例，制造半导体装置结构200的各阶段之一的透视图。图29显示在半导体层104的堆叠物、牺牲层107和遮罩结构110形成于基底101上，并将其图案化以形成鳍结构112a、112b、112c之后，半导体装置结构200的状态。接着，绝缘材料218(例如绝缘材料118)形成于沟槽114a、114b、114c、114d(图2)中及鳍结构112a、112b、112c上方。接着，对半导体装置结构200进行平坦化工艺，以暴露鳍结构112a、112b、112c的顶部。
图30C-38C为图29的半导体装置结构200的上视图，其可代表静态随机存取存储器单元203中的主动鳍结构的布局的一部分。在图30C-38C所示的一实施例中，在6T静态随机存取存储器单元中，鳍结构112b和112c可用于形成上拉(PU)晶体管，且鳍结构112a可用于形成下拉(PD)晶体管或通道栅极(PG)晶体管。图30A-38A为依据一些实施例，沿图30C的线A-A截取的制造半导体装置结构200的各阶段的剖面侧视图。图30B-38B为依据一些实施例，沿图30C的线B-B截取的制造半导体装置结构200的各阶段的剖面侧视图。
在图30A-30C中，阻剂层241(例如阻剂层141)形成于半导体装置结构200的暴露表面上。将阻剂层241图案化，以暴露半导体装置结构200的特定区域，例如具有端部切口245的区域。相似于端部切口145，端部切口245通过移除鳍结构(例如鳍结构112b)的一部分来形成，以将一些晶体管彼此隔开。在一个或多个蚀刻工艺中移除鳍结构不被阻剂层241覆盖的暴露部分。蚀刻工艺移除鳍结构112b(例如半导体层104的堆叠物和井部116)，以暴露基底101的顶部。在图30所示的一实施例中，移除基底101的顶部，使得基底101暴露的顶表面215在低于或稍低于绝缘材料118与基底101之间的界面217的水平高度。鳍结构112b的移除在端部切口245形成沟槽211。沟槽211暴露绝缘材料218和基底101的顶表面215。
在图31A-31C中，在形成鳍结构112b中的端部切口245之后，阻剂层241可通过使用任何合适的移除工艺来移除，例如灰化、干蚀刻、湿蚀刻或前述的组合。接着，介电鳍213形成于沟槽211(图30B)中以及绝缘材料218和遮罩结构110上方。介电鳍213接触基底101的顶表面215和绝缘材料218。介电鳍213可由具有不同于绝缘材料218的蚀刻选择性的任何合适的介电材料形成。在一实施例中，介电鳍213包含或由与第二介电层128相同的材料制成，且可通过上述相同的沉积工艺形成。接着，对半导体装置结构200进行平坦化操作(例如化学机械研磨)，直到暴露绝缘材料218。接着，回蚀刻介电鳍213，使得介电鳍213的顶部在与牺牲层107相同的高度。介电鳍213具有高度在约20nm至约300nm的范围中，此高度可依据鳍结构112的原始高度而改变。回蚀刻工艺可为任何合适的工艺，例如干蚀刻、湿蚀刻或前述的组合。在一实施例中，回蚀刻为移除介电鳍213，但是不移除绝缘材料218的选择性蚀刻工艺。
在图32A-32C中，移除遮罩结构110，并将绝缘材料218凹陷，以形成隔离区(或浅沟槽隔离(STI)区)220。绝缘材料218的凹陷暴露介电鳍213和鳍结构112的一部分，例如半导体层104的堆叠物的侧壁。绝缘材料218的顶表面可齐平于或稍低于第二半导体层108b与由基底101形成的井部116之间定义的表面。遮罩结构110和绝缘材料218的一部分可通过使用任何合适的工艺移除，例如干蚀刻、湿蚀刻或前述的组合。在将绝缘材料218凹陷之后，形成沟槽114a、114b、114c、114d和凹口221(形成于鳍结构112c与介电鳍213之间)。
在图33A-33C中，第一介电层226、第二介电层228和第三介电层219形成于半导体装置结构200的暴露表面上。在一实施例中，第一介电层226、第二介电层228和第三介电层219形成于沟槽114a、114b、114c、114d和凹口221中以及介电鳍213和鳍结构112a、112b、112c上方。第一介电层226可包含或由与第一介电层126相同的材料形成。第二介电层228可包含或由与第二介电层128相同的材料形成。第三介电层219可包含或由与第三介电层119相同的材料形成。第一介电层226、第二介电层228和第三介电层219可通过原子层沉积工艺或任何顺应性沉积工艺形成。在一些实施例中，第一介电层226为选择性且可被省略的。在图33A和33B所示的实施例中，第一介电层226接触至少绝缘材料218、半导体层104的堆叠物(例如第一半导体层106a和106b以及第二半导体层108a和108b)、牺牲层107和介电鳍213。接着，第二介电层228和第三介电层219依序形成于第一介电层226上。由于小的第二距离D2(图2)的缘故，第三介电层219沉积于沟槽114b和凹口221(图32A和32B)中的速率大于第三介电层219沉积于沟槽114a、114c、114d中的速率。因此，在沟槽114a、114c、114d填充第三介电层219之前，第三介电层219可完全填充沟槽114b和凹口221。
第一介电层226、第二介电层228和第三介电层219可具有与第一介电层126、第二介电层128和第三介电层119相同的厚度。相似地，后续移除第一介电层226不接触第一半导体层106的暴露部分，以允许后续栅极电极层延伸朝向第二介电层228，这在第一半导体层106周围提供更大的表面覆盖，以更好地电性控制纳米片通道。
在图34A-34C中，第一介电层226、第二介电层228和第三介电层219可通过使用任何合适的移除工艺来凹陷，例如干蚀刻、湿蚀刻或前述的组合。移除工艺可为移除第一介电层226、第二介电层228和第三介电层219的一部分，但是不移除牺牲层107、第一半导体层106、第二半导体层108、绝缘材料218和介电鳍213的选择性蚀刻工艺。由于不完全填充沟槽114a、114c、114d，且沟槽114a、114c、114d相较于沟槽114b和凹口221(图32A和32B)在Y方向中具有较大尺寸(即第一距离D1，图2)，因此沟槽114a、114c、114d中的第一介电层226、第二介电层228和第三介电层219的蚀刻速率大于沟槽114b和凹口221中的第一介电层226、第二介电层228和第三介电层219的蚀刻速率。进行移除工艺直到完全蚀刻移除沟槽114a、114c、114d中的第一介电层226、第二介电层228和第三介电层219。沟槽114b(图32A)和凹口221(图32B)中的第一介电层226、第二介电层228和第三介电层219被合称为第一介电部件230。第一介电部件230和绝缘材料218将两相邻鳍结构(例如鳍结构112b、112c)隔开。
在图35A-35C中，包覆层232(例如包覆层132)形成于半导体层104的堆叠物的侧壁、介电鳍213的暴露表面、牺牲层107和绝缘材料218的一部分上。包覆层232可通过使用与形成包覆层132相同的方法形成。包覆层232可具有与包覆层132相同的厚度。
在图36A-36C中，第二介电部件234(例如第二介电部件134)形成于沟槽114a、114c、114d(图35A和35B)中。第二介电部件234包含第四介电层236及形成于第四介电层236上的第五介电层238。第四介电层236可包含与第四介电层136相同的材料。第五介电层238可包含与第五介电层138相同的材料。第四介电层236通过顺应性工艺(例如原子层沉积工艺)形成于绝缘材料218的一部分、包覆层232、介电鳍213、第一介电部件230的顶部以及牺牲层107上。接着，第五介电层238通过可流动工艺(例如可流动化学气相沉积工艺)形成于沟槽114a、114c、114d中的第四介电层236上以及鳍结构112a、112b、112c、介电鳍213、第一介电部件230的顶部和牺牲层107上方。接着，进行平坦化工艺(例如化学机械研磨工艺)，直到暴露牺牲层107。
第四介电层236可具有与第四介电层136大致相同的厚度，例如约1nm至约12nm。如以下参考图46将讨论的，在移除包覆层232之后，端盖区281形成于第一半导体层106的远端与第四介电层236之间。因此，如果第四介电层236的厚度大于12nm，端盖区281可能变窄，使得后续层(例如界面层178和高介电常数介电层180)可能未完全阻挡端盖区181，并防止后续层(例如栅极电极层182)进入以及形成于第一半导体层106周围。另一方面，如果第四介电层236的厚度小于1nm，在各种蚀刻工艺期间可能不足以保护第五介电层238，因此损害了第二介电部件234的目的。
在图37A-37C中，使用相同于上述用以移除第二介电部件134的移除工艺来移除第二介电部件234的一部分。进行移除工艺，使得第四介电层236和第五介电层238的顶部在或稍高于最顶部第一半导体层106a的顶表面。接着，高介电常数介电层243(例如第二高介电常数介电层143)形成于由于移除第四介电层236和第五介电层238的一部分所形成的每个凹口中。高介电常数介电层243可通过相同于形成第二高介电常数介电层143的方法来形成。高介电常数介电层243和第一介电部件230可被合称为第一介电结构247。相似地，高介电常数介电层243和第二介电部件234可被合称为第二介电结构249。
在图38A-38C中，移除牺牲层107和包覆层232的一部分。移除工艺可相同于上述用以移除包覆层132的回蚀刻工艺，且可控制移除工艺，使得剩下的包覆层232与半导体层104的堆叠物中的最顶部第一半导体层106a的顶表面在大致相同的水平高度。由于较窄的空间，因此在端部切口245之上且在介电鳍213与第二介电结构249之间的包覆层232的顶部可在高于其他的包覆层232的顶部的水平高度。牺牲层107和包覆层232的移除暴露鳍结构112a、112b、112c的顶表面以及第一介电层226、第四介电层236以及介电鳍213的一部分。
图39为依据一些实施例的制造半导体装置结构200的各阶段之一的透视图。图40D-45D为图39的半导体装置结构200的上视图，其可代表静态随机存取存储器单元203中的鳍结构的布局的一部分。图40A-45A为依据一些实施例，沿图40D的线A-A和图39的线A-A截取的制造半导体装置结构200的各阶段的剖面侧视图。图40B-45B为依据一些实施例，沿图40D的线B-B截取的制造半导体装置结构200的各阶段的剖面侧视图。图40C-45C为依据一些实施例，沿图39的线C-C截取的制造半导体装置结构200的各阶段的剖面侧视图。
如图39和40A所示，如以上图13所示及讨论的，一个或多个牺牲栅极堆叠物142形成于半导体装置结构200上。一个或多个牺牲栅极堆叠物142可通过使用与以上参考图13所讨论的相同工艺形成。
在图41A-41D中，如以上参考图15A-15D所讨论的方式，通过使用一个或多个合适的蚀刻工艺将未被牺牲栅极堆叠物142和间隙壁154覆盖的鳍结构112的暴露部分、包覆层232的暴露部分以及第一介电结构247和第二介电结构249的暴露部分选择性凹陷。在一些实施例中，移除鳍结构112的半导体层104的堆叠物的一部分，以暴露井部116的一部分，如图41B所示。在一些实施例中，用以移除半导体层104的堆叠物和包覆层232的蚀刻剂也可移除介电鳍213的一部分。因此，将介电鳍213凹陷，使介电鳍213具有小于高度H1(图31B)的高度H2。蚀刻剂可以速率约2：1(半导体层104的堆叠物/包覆层232：介电鳍213)来蚀刻半导体层104的堆叠物/包覆层232和介电鳍213。在一些实施例中，将介电鳍231凹陷，使得介电鳍213的顶表面223在或低于第一介电结构247和第二介电结构249的顶部。在一些实施例中，将介电鳍231凹陷，使得介电鳍213的顶表面223在或低于第一介电部件230和第二介电部件234的顶部。在一些实施例中，将介电鳍231凹陷，使得介电鳍213的顶表面223在第一介电部件230和第二介电部件234的高度的约40％至约75％的水平高度，例如在第一介电部件230和第二介电部件234的高度的约50％。
在图42A-42D中，移除半导体层104的堆叠物的每个第二半导体层108(例如第二半导体层108a和108b)的边缘部分，并以介电间隙壁151取代这些边缘部分。剩下的第二半导体层108(例如第二半导体层108a和108b)沿X方向被覆盖在介电间隙壁151之间。介电间隙壁151可与以上参考图16A-16D所讨论的相似方式形成。
在图43A-43D中，外延源极/漏极部件160形成于鳍结构112a、112b、112c的井部116上。外延源极/漏极部件160可与以上参考图17A-17D所讨论的相似方式形成。在形成外延源极/漏极部件160之后，移除高介电常数介电层243，以降低半导体装置结构200的整体介电常数值。高介电常数介电层243的移除暴露第二介电层228、第三介电层219、第四介电层236和第五介电层238的顶部。
在图44A-44D中，接触蚀刻停止层162形成于外延源极/漏极部件160、第二介电层228、第三介电层219、第四介电层236、第五介电层238的顶部以及遮罩结构148的含氮层152上。接触蚀刻停止层162也形成于绝缘材料218的一部分以及与端部切口226相邻的第一介电层226上。接着，层间介电层164形成于接触蚀刻停止层162上。接触蚀刻停止层162和层间介电层164可与以上参考图18A-18D所讨论的相似方式形成。
在图45A-45D中，进行平坦化工艺(例如化学机械研磨工艺)，直到暴露牺牲栅极电极层146和间隙壁154的顶部。如图45B所示，相邻鳍结构112(例如鳍结构112a和112c)的外延源极/漏极部件160通过至少从基底101和层间介电层164向上延伸的介电鳍213以及第一介电部件230和第二介电部件234以及延伸至第一介电部件230和第二介电部件234下方或上方的绝缘材料218和层间介电层164彼此隔开。
图46-48为依据一些实施例，制造图45A的半导体装置结构200的各阶段的剖面示意图。在图46中，移除牺牲栅极电极层146(图45A和45C)、牺牲栅极介电层144(图45A和45C)和包覆层232，暴露包覆层232和半导体层104的堆叠物(例如最顶部第一半导体层106a)的顶表面。牺牲栅极电极层146、牺牲栅极介电层144和包覆层232可与以上参考图20所讨论的相似方式来移除。由于移除牺牲栅极电极层146、牺牲栅极介电层144和包覆层232的缘故，形成开口266，留下从第一介电部件230的两侧突出的第一半导体层106(例如第一半导体层106a和106b)。特别来说，每个第一半导体层106a和106b具有接触第一介电层226的第一端以及延伸远离第一端的第二端(即远端)，如图46所示。第一半导体层106未被介电间隙壁151覆盖的部分暴露于开口266中。每个第一半导体层106a和106b作为纳米片晶体管/叉形片栅极纳米片晶体管的纳米片通道。
相似地，在移除包覆层232和第二半导体层108之后，端盖区281形成于第一半导体层106(例如第一半导体层106a和106b)的远端与第二介电部件234的侧壁之间。在一些实施例中，端盖区281沿Y方向具有第四距离D4在约2nm至约15nm的范围中。取决于第四介电层236的厚度，可改变第四距离D4。如果第四距离D4小于约2nm，后续的界面层178和高介电常数介电层180(图47)可未完全阻挡在最顶部第一半导体层106a的远端处的端盖区281，其导致防止后续层(例如栅极电极层182)进入以及形成于第一半导体层106a和106b周围。
接着，第一介电层226的暴露部分通过移除工艺来移除，例如以上参考图21所讨论的控制的等向性工艺。第二介电层228与第一半导体层106a和106b之间的第一介电层226大致保持原状。相似地，暴露的第一介电层226的移除允许栅极电极层182延伸朝向第二介电层228，并延伸至通过第一介电层226与第一半导体层106a和106b之间的界面274定义的平面上方，进而提供对纳米片通道(例如第一半导体层106a和106b)较佳的电性控制。
在图47中，形成界面层178，以围绕第一半导体层106(例如第一半导体层106a和106b)的至少三个表面(除了接触第一介电层226的表面)。界面层178也可形成于第一介电层226上的暴露表面上(例如设置于第二介电层228与第一半导体层106a和106b之间的第一介电层226)以及基底101的井部116的暴露表面上。接着，高介电常数介电层180形成于界面层178、绝缘材料218的一部分以及第一介电结构230和第二介电结构234的暴露表面上(例如第二介电层228、第四介电层236)。接着，栅极电极层182形成于开口266(图46)中。界面层178、高介电常数介电层180和栅极电极层182可与以上参考图22所讨论的相似方式形成。
接着，以上参考图23所讨论的相似方式，进行一个或多个金属栅极回蚀刻(MGEB)工艺，以将栅极电极层182凹陷至与第一介电部件230和第二介电部件234的顶表面相同的水平高度。在金属栅极回蚀刻工艺之后，移除高介电常数介电层243和形成于其上的高介电常数介电层180的一部分。在移除工艺之后，栅极电极层182、高介电常数介电层180以及第一介电部件230和第二介电部件234大致共平面。在移除高介电常数介电层243之后，相邻的栅极电极层182通过第一介电部件230和第二介电部件234隔开(或截断)，如图47所示。
在图48中，导电层190和自对准介电结构195形成于栅极电极层182、第一介电部件230、第二介电部件234、层间介电层164(图45C)、接触蚀刻停止层162(图45C)、间隙壁154(图45C)和高介电常数介电层180的暴露表面上。导电层190包含通过自对准介电结构195彼此隔开的导电层190a和190b。导电层190和自对准介电结构195可与以上参考图24和25所讨论的相似方式形成。导电层190可提供信号(例如电流)至位于下方的栅极电极层182。
在图48所示的实施例中，可通过导电层190提供信号(例如电流)至相邻的栅极电极层182(例如栅极电极层182a和182b)。在此情况中，送至栅极电极层182a或栅极电极层182b的单一信号可控制两个纳米片通道区。由于第一介电部件230也将栅极电极层182b与栅极电极层182c隔开，因此传递至导电层190a以及接触导电层190a的栅极电极层182a和182b的信号不提供至或与在自对准介电结构195的另一侧的导电层190b和栅极电极层182c共享。
如图48所示，自对准介电结构195以及所提出的一路延伸至基底101的井部116的的第一介电部件230形成连续的介电墙，此介电墙可有效隔开两个直接相邻的鳍结构112(例如鳍结构112b、112c)。此外，第二介电部件234将鳍结构112a和112b的上部(例如第一半导体层106a和106b)隔开，且绝缘材料218(例如浅沟槽隔离区)来将鳍结构112a和112b的下部(例如基底101的井部116)隔开。使用所提出的第一介电部件230、第二介电部件234和绝缘材料218在两相邻的鳍结构112之间形成连续的介电墙，且相较于使用不连续的介电部件的传统装置，可消除任何电性短路源，如以上参考图25所讨论。
图49为依据一些实施例，制造图45C的半导体装置结构200的各阶段之一的剖面侧视图。在图49中，源极/漏极接点193形成通过层间介电层164(图45C)和接触蚀刻停止层162(图45C)，以通过硅化物层139接触外延源极/漏极部件160。源极/漏极接点193和硅化物层139可与以上参考图26所讨论的相似方式形成。当形成源极/漏极接点193之后，进行平坦化工艺，以暴露第二介电材料192的顶表面(或如有使用自对准接触层，暴露自对准接触层的顶表面)。
图50为依据一些实施例，制造半导体装置结构200的各阶段之一的透视图。图50显示由于移除鳍结构112(例如图29的鳍结构112b)的缘故，在端部切口245提供介电鳍213。介电鳍213形成具有在两相邻第一半导体层106a与106b之间的水平高度处的高度。因此，第一半导体层106(例如第一半导体层106a)的上部接触层间介电层164，而第一半导体层106(例如第一半导体层106b)的下部接触介电鳍213。
图51为依据一些实施例，制造半导体装置结构200的各阶段之一的剖面侧视图。图51显示半导体装置结构200的一部分，半导体装置结构200的此部分显示第一半导体层106(以虚线表示)与第一半导体层106暴露或接触的各层之间的结构关系。在图51显示的一实施例中，从第一介电部件230的一侧延伸的纳米片通道(例如第一半导体层106a)的至少一部分接触层间介电层164，从第一介电部件230的一侧延伸的纳米片通道(例如第一半导体层106b)的至少一部分接触介电鳍213。换句话说，半导体层104的堆叠物中的半导体层接触不同介电层。此外，从第一介电部件230的另一侧延伸的纳米片通道(例如第一半导体层106a和106b)的至少一部分接触外延源极/漏极部件160。
应当理解的是，半导体装置结构100和200可更经历互补式金属氧化物半导体(complementary metal oxide semiconductor，CMOS)及/或后段(back-end-of-line，BEOL)工艺，以形成各种部件，例如晶体管、接点/导通孔、互连金属层、介电层、保护层等。通过翻转半导体装置结构100，移除基底101，以及将外延源极/漏极部件160的源极或漏极部件/端子通过背侧接点选择性连接至背侧电源轨(例如正电压VDD或负电压VSS)，半导体装置结构100和200也可包含在基底101的背侧上的背侧接点(未显示)。取决于应用，外延源极/漏极部件160的源极或漏极部件/端子和栅极电极层182可连接至前侧电源轨。
本文描述的各种实施例提供优于现有技术的多个优点。依据本发明实施例，在鳍结构上制作端部切口之前，具有低介电常数/氧化物/低介电常数的至少一介电部件形成于基底上，并在两主动鳍结构之间连续延伸。介电部件可为具有其底部直接接触基底的一介电结构。替代地，介电部件可包含由介电结构形成的上部以及由绝缘材料(例如浅沟槽隔离区)形成的下部。其他地或替代地，介电部件可通过以介电鳍填充主动鳍结构的端部切口来形成。在任何情况中，介电部件避免晶体管(例如静态随机存取存储器单元中的两相邻上拉晶体管)的电性短路。此外，将介电部件上的高介电常数介电层的一部分横向凹陷，以允许后续栅极电极层形成于纳米片通道周围，以具有较大的表面覆盖。因此，实现了对纳米片通道较佳的电性控制。
一实施例为半导体装置结构，此结构包含第一介电部件，沿第一方向延伸，第一介电部件具有第一侧和与第一侧相对的第二侧。此结构包含第一半导体层，设置相邻于第一介电部件的第一侧，第一半导体层沿垂直于第一方向的第二方向延伸。此结构包含接触蚀刻停止层，接触第一介电部件和第一半导体层的一部分；层间介电层，接触接触蚀刻停止层和第一半导体层的一部分。此结构还包含第二介电部件，沿第一方向延伸，第二介电部件包括：第一介电层，接触接触蚀刻停止层和第一半导体层的一部分；及第二介电层，接触第一介电层和第一半导体层的一部分。
在一些其他实施例中，其中第一介电部件还包含：第一介电层，接触接触蚀刻停止层的一部分；第二介电层，接触第一介电部件的第一介电层和接触蚀刻停止层的一部分；以及第三介电层，接触第二介电层。
在一些其他实施例中，其中第一介电部件的第一介电层设置于第一半导体层与第一介电部件的第二介电层之间，并接触第一半导体层和第一介电部件的第二介电层。
在一些其他实施例中，上述半导体装置装置结构还包含：第二半导体层，设置相邻于第一介电部件的第二侧，第二半导体层沿第二方向延伸。
在一些其他实施例中，上述半导体装置装置结构还包含：源极/漏极部件，接触第二半导体层和第一介电部件的第二介电层。
在一些其他实施例中，上述半导体装置装置结构还包含：栅极电极层，围绕第一半导体层的至少三个表面。
在一些其他实施例中，上述半导体装置装置结构还包含：绝缘材料，接触第一介电部件的第一介电层、接触蚀刻停止层和第二介电部件的第一介电层。
另一实施例为半导体装置结构，此结构包含第一介电部件，沿第一方向延伸，第一介电部件具有第一侧和与第一侧相对的第二侧。此结构包含第一半导体层，设置相邻于第一介电部件的第一侧，第一半导体层沿垂直于第一方向的第二方向延伸。此结构包含层间介电(ILD)层，接触第一半导体层的一部分；第二半导体层，设置相邻于第一介电部件的第一侧，第二半导体层平行于第一半导体层。此结构还包含介电鳍，沿第一方向延伸，并接触第二半导体层。
在一些其他实施例中，其中介电鳍的顶部在第一半导体层与第二半导体层之间的水平高度。
在一些其他实施例中，其中第一介电部件还包含：第一介电层，接触介电鳍；第二介电层，接触第一介电层；以及第三介电层，接触第二介电层。
在一些其他实施例中，上述半导体装置装置结构还包含：接触蚀刻停止层，接触介电鳍、层间介电层、第一介电部件和第二介电层。
在一些其他实施例中，上述半导体装置装置结构还包含：绝缘材料，接触介电鳍、第一介电层和第二介电层。
在一些其他实施例中，上述半导体装置装置结构还包含：第三半导体层，设置相邻于第一介电部件的第二侧，第三半导体层沿第二方向延伸。
在一些其他实施例中，上述半导体装置装置结构还包含：源极/漏极部件，接触第三半导体层和第二介电层。
在一些其他实施例中，上述半导体装置装置结构还包含：栅极电极层，围绕第一半导体层和第二半导体层的至少三个表面。
在一些其他实施例中，上述半导体装置装置结构还包含：界面层，接触第一半导体层、第二半导体层和第三半导体层的至少三个表面；以及高介电常数介电层，接触界面层和栅极电极层。
在一些其他实施例中，其中第一介电层设置于第一半导体层与第二介电层之间，并接触第一半导体层和第二介电层，且第一介电层接触界面层。
另一实施例为方法，此方法包含从基底形成第一鳍结构、第二鳍结构和第三鳍结构，其中第一鳍结构包含第一多个半导体层，第二鳍结构包含第二多个半导体层，且第三鳍结构包含第三多个半导体层，且其中第一多个半导体层、第二多个半导体层和第三多个半导体层的每一者包含第一半导体层和第二半导体层。此方法包含在第一鳍结构、第二鳍结构与第三鳍结构之间形成绝缘材料；在第二鳍结构中形成端部切口，端部切口暴露基底的上部；在端部切口中形成介电鳍；在绝缘材料上及第一鳍结构与介电鳍之间形成第一介电部件；在绝缘材料上及介电鳍与第三鳍结构之间形成第二介电部件；在第一鳍结构、第二鳍结构、第三鳍结构、第一介电部件和第二介电部件的一部分上形成牺牲栅极堆叠物；移除未被牺牲栅极堆叠物覆盖的第一鳍结构、第三鳍结构和介电鳍的一部分；移除牺牲栅极堆叠物，以暴露第一鳍结构、第二鳍结构和第三鳍结构的一部分；移除第一多个半导体层、第二多个半导体层和第三多个半导体层的第二半导体层。此方法还包含形成栅极电极层，以围绕第一多个半导体层、第二多个半导体层和第三多个半导体层的第一半导体层的至少三个表面。
在一些其他实施例中，上述方法还包含在移除第一鳍结构、第三鳍结构和介电鳍的一部分之后，在未被牺牲栅极堆叠物覆盖的第一鳍结构和第三鳍结构的暴露部分上形成源极/漏极部件。
在一些其他实施例中，上述方法还包含在第一介电部件、第二介电部件、介电鳍和源极/漏极部件上方形成层间介电层，使得第二多个半导体层的第一半导体层的至少一部分接触层间介电层，且第二多个半导体层的第一半导体层的至少一部分接触介电鳍。
前述内文概述了许多实施例的特征，使本技术领域中技术人员可以从各个方面更加了解本发明实施例。本技术领域中技术人员应可理解，且可轻易地以本发明实施例为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中技术人员也应了解这些相等的结构并未背离本发明的发明构思与范围。在不背离本发明的发明构思与范围的前提下，可对本发明实施例进行各种改变、置换或修改。

Claims (1)

1.一种半导体装置结构，包括：
一第一介电部件，沿一第一方向延伸，该第一介电部件具有一第一侧和与该第一侧相对的一第二侧；
一第一半导体层，设置相邻于该第一介电部件的该第一侧，该第一半导体层沿垂直于该第一方向的一第二方向延伸；
一接触蚀刻停止层，接触该第一介电部件和该第一半导体层的一部分；
一层间介电层，接触该接触蚀刻停止层和该第一半导体层的一部分；以及
一第二介电部件，沿该第一方向延伸，该第二介电部件包括：
一第一介电层，接触该接触蚀刻停止层和该第一半导体层的一部分；及
一第二介电层，接触该第一介电层和该第一半导体层的一部分。
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