CN114925018B - 片上交叉开关系统及芯片 - Google Patents

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Abstract

本文公开片上交叉开关系统及芯片。片上交叉开关系统包括：N个输入端口、M个输出端口和级联的第一交叉开关单元组和第二交叉开关单元组；第一交叉开关单元组包括n个a*b结构的第一交叉开关单元，第二交叉开关单元组包括m个c*d结构的第二交叉开关单元；n个第一交叉开关单元的第一输入端口与N个输入端口一一对应连接，m个第二交叉开关单元的第二输出端口与M个输出端口一一对应连接，任意第一交叉开关单元的b个第一输出端口分别连接至b个不同的第二交叉开关单元的第二输入端口，任意第二交叉开关单元的c个第二输入端口分别连接至c个不同的第一交叉开关单元的第一输出端口。本文的方案能降低布线复杂度及缩短信号时延。

Description

片上交叉开关系统及芯片
技术领域
本文涉及但不限于集成电路技术领域，尤其涉及一种片上交叉开关系统及芯片。
背景技术
随着半导体工艺制成的持续发展以及大数据和计算需求日益增强，越来越多的片上系统需要网络互联功能，交叉开关是比较常用的结构。交叉开关，又名crossbar，在集成电路领域，具有多个输入端口和多个输出端口，通过开关和线交叉开关成矩阵结构，实现多个输入端口与多个输出端口的网络互联功能。
随着电路集成度呈现越来越高的趋势，性能的要求也越来越高，交叉开关的规模越来越大。交叉开关主要由开关结构和线组成，当规模较大时，导致迂回绕线严重，布线距离长增加了时延，限制了频率的升高。因此，随着交叉开关规模的增大，物理后端的实现难度成指数增长，系统性能也受到影响。
发明内容
第一方面，本公开提供了一种片上交叉开关系统，包括：N个输入端口、M个输出端口、和级联的第一交叉开关单元组和第二交叉开关单元组；
所述第一交叉开关单元组包括n个a*b结构的第一交叉开关单元，任意一个第一交叉开关单元包括a个第一输入端口和b个第一输出端口，配置为在a个第一输入端口和b个第一输出端口之间建立a*b条路由路径；
所述第二交叉开关单元组包括m个c*d结构的第二交叉开关单元，任意一个第二交叉开关单元包括c个第二输入端口和d个第二输出端口，配置为在c个第二输入端口和d个第二输出端口之间建立c*d条路由路径；
n个第一交叉开关单元的第一输入端口与所述片上交叉开关系统的N个输入端口一一对应连接，m个第二交叉开关单元的第二输出端口与所述片上交叉开关系统的M个输出端口一一对应连接，任意一个第一交叉开关单元的b个第一输出端口分别连接至b个不同的第二交叉开关单元的第二输入端口，任意一个第二交叉开关单元的c个第二输入端口分别连接至c个不同的第一交叉开关单元的第一输出端口，n*b个第一输出端口与m*c个第二输入端口一一对应连接；其中，N=n*a ，M=m*d ，n*b=m*c。
第二方面，本公开提供了一种芯片，包括上述片上交叉开关系统。
本公开实施例提供的片上交叉开关系统，N个输入端口中的任意一个可以通过一个第一交叉开关单元连接至m个第二交叉开关单元，然后通过m个第二交叉开关单元到达片上交叉开关系统的M个输出端口中的任意一个。由于第一交叉开关单元组和第二交叉开关单元组组内的交叉开关单元包含的输入端口数和输出端口数较少，因此可以通过较短的线长完成布线，布线难度低且信号时延短。在第一交叉开关单元组和第二交叉开关单元组之间布线时，n*b个第一输出端口和m*c个第二输入端口之间是一一对应连接，只需要布线n*b条（n*b=m*c），相较于相关技术中在N个输入端口和M个输出端口之间全连接布线N*M条，布线数量大幅减少，因此迂回绕线的情况得到改善，走线长度减短，信号时延也得到改善。上述实施例提供的片上交叉开关系统，能够降低布线复杂度，缩短信号时延，有利于提高系统的时钟频率。
附图说明
附图用来提供对本公开技术方案的理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开技术方案的限制。
图1为本公开实施例提供的一种片上交叉开关系统的结构示意图；
图2为本公开实施例提供的一种第一交叉开关单元的结构示意图；
图3为本公开实施例提供的一种第二交叉开关单元的结构示意图；
图4为本公开实施例提供的一种第一路由结构的结构示意图；
图5为本公开实施例提供的一种第二路由结构的结构示意图。
具体实施方式
本申请描述了多个实施例，但是该描述是示例性的，而不是限制性的，并且对于本领域的普通技术人员来说显而易见的是，在本申请所描述的实施例包含的范围内可以有更多的实施例和实现方案。尽管在附图中示出了许多可能的特征交叉开关，并在具体实施方式中进行了讨论，但是所公开的特征的许多其它交叉开关方式也是可能的。除非特意加以限制的情况以外，任何实施例的任何特征或元件可以与任何其它实施例中的任何其他特征或元件结合使用，或可以替代任何其它实施例中的任何其他特征或元件。
本申请包括并设想了与本领域普通技术人员已知的特征和元件的交叉开关。本申请已经公开的实施例、特征和元件也可以与任何常规特征或元件交叉开关，以形成由所附权利要求限定的独特的发明方案。任何实施例的任何特征或元件也可以与来自其它发明方案的特征或元件交叉开关，以形成另一个由所附权利要求限定的独特的发明方案。因此，应当理解，在本申请中示出和/或讨论的任何特征可以单独地或以任何适当的交叉开关来实现。因此，除了根据所附权利要求及其等同替换所做的限制以外，实施例不受其它限制。此外，可以在所附权利要求的保护范围内进行各种修改和改变。
如图1所示，本公开实施例提供了一种片上交叉开关系统，包括：N个输入端口、M个输出端口、和级联的第一交叉开关单元组和第二交叉开关单元组；
所述第一交叉开关单元组包括n个a*b结构的第一交叉开关单元，任意一个第一交叉开关单元包括a个第一输入端口和b个第一输出端口，配置为在a个第一输入端口和b个第一输出端口之间建立a*b条路由路径；
所述第二交叉开关单元组包括m个c*d结构的第二交叉开关单元，任意一个第二交叉开关单元包括c个第二输入端口和d个第二输出端口，配置为在c个第二输入端口和d个第二输出端口之间建立c*d条路由路径；
n个第一交叉开关单元的第一输入端口与所述片上交叉开关系统的N个输入端口一一对应连接，m个第二交叉开关单元的第二输出端口与所述片上交叉开关系统的M个输出端口一一对应连接，任意一个第一交叉开关单元的b个第一输出端口分别连接至b个不同的第二交叉开关单元的第二输入端口，任意一个第二交叉开关单元的c个第二输入端口分别连接至c个不同的第一交叉开关单元的第一输出端口，n*b个第一输出端口与m*c个第二输入端口一一对应连接；其中，N=n*a ，M=m*d ，n*b=m*c。
相关技术中，N*M的交叉开关需要布线的数量为：N*M，由于输入端口和输出端口数量较多，因此需要通过长度较长的走线避免线间交叉，线长长且布线难度大，信号时延严重，导致系统的时钟频率难以提升。
而本申请实施例提供的交叉开关系统，n个第一交叉开关单元的第一输入端口与所述片上交叉开关系统的N个输入端口一一对应连接，m个第二交叉开关单元的第二输出端口与所述片上交叉开关系统的M个输出端口一一对应连接，任意一个第一交叉开关单元的b个第一输出端口分别连接至b个不同的第二交叉开关单元的第二输入端口，任意一个第二交叉开关单元的c个第二输入端口分别连接至c个不同的第一交叉开关单元的第一输出端口，n*b个第一输出端口与m*c个第二输入端口一一对应连接，也即，片上交叉开关系统的N个输入端口中的任意一个可以通过一个第一交叉开关单元连接至m个第二交叉开关单元，然后通过m个第二交叉开关单元到达片上交叉开关系统的M个输出端口中的任意一个。由于第一交叉开关单元组和第二交叉开关单元组组内的交叉开关单元包含的输入端口数和输出端口数较少，因此可以通过较短的线长完成布线，布线难度低且信号时延短。在第一交叉开关单元组和第二交叉开关单元组之间布线时，n*b个第一输出端口和m*c个第二输入端口之间是一一对应连接，只需要布线n*b条（n*b=m*c），相较于相关技术中在N个输入端口和M个输出端口之间全连接布线N*M条，布线数量大幅减少，因此迂回绕线的情况得到改善，走线长度减短，信号时延也得到改善。上述实施例提供的片上交叉开关系统，能够降低布线复杂度，缩短信号时延，有利于提高系统的时钟频率。
在一些示例性的实施方式中，如图2所示，第一交叉开关单元包括：a个第一输入端口、b个第一输出端口和第一路由结构；
所述第一路由结构，配置为在a个第一输入端口和b个第一输出端口之间建立a*b条路由路径。
在一些示例性的实施方式中，如图3所示，第二交叉开关单元包括：c个第二输入端口、d个第二输出端口和第二路由结构；
所述第二路由结构，配置为在c个第二输入端口和d个第二输出端口之间建立c*d条路由路径。
在一些示例性的实施方式中，如图4所示，所述第一路由结构包括：a个第一路由器和b个第一仲裁器；a个第一路由器分别与a个第一输入端口一一对应连接，b个第一仲裁器分别与b个第二输出端口一一对应连接；
任意一个第一路由器与b个第一仲裁器分别连接，任意一个第一仲裁器与a个第一路由器分别连接；
第一路由器，配置为按照路由规则将第一输入端口输入的数据传递到对应的第一仲裁器；
第一仲裁器，配置为按照仲裁规则将来自第一路由器的数据传递到对应的第一输出端口。
在一些示例性的实施方式中，如图5所示，所述第二路由结构包括：c个第二路由器和d个第二仲裁器；c个第二路由器分别与c个第二输入端口一一对应连接，d个第二仲裁器分别与d个第二输出端口一一对应连接；
任意一个第二路由器与d个第二仲裁器分别连接，任意一个第二仲裁器与c个第二路由器分别连接；
第二路由器，配置为按照路由规则将第二输入端口输入的数据传递到对应的第二仲裁器；
第二仲裁器，配置为按照仲裁规则将来自第二路由器的数据传递到对应的第二输出端口。
路由器一般具有一个或多个输入端口，多个输出端口，作用是按照既定的路由规则将数据传递到适当的输出端口。仲裁器一般具有多个输入端口，一个或多个输出端口，作用是将多个输入端口到达的数据按照既定的仲裁规则传递到适当的输出端口。
在一些示例性的实施方式中，a、b、c、d、n和m通过以下方式确定：
根据N确定a和n的数值：N=n*a；
确定b、m和c：b=a，m=a，c=n；
确定d：d=M/m 。
比如，N=128，M=96。设置n为16，则a=N/n=128/16=8，设置b=a，则b=8。设置m=a，则m=8；设置c=n，则c=16；d=M/m=96/8=12。因此，第一层交叉开关单元组包括16个8*8结构的第一交叉开关单元，第二层交叉开关单元组包括8个16*12结构的第二交叉开关单元。相关技术中，128*96结构的交叉开关系统需要布线128*96=12288条，为了避免线间交叉，这些线需要迂回走线，物理上难以实现。本申请上述实施例提供的片上交叉开关系统，采用两级级联的交叉开关单元组，第一层交叉开关单元组包括16个8*8结构的第一交叉开关单元，每个第一交叉单元内部布线8*8=64条，由于输入端口数8和输出端口数8较少，这些线可以设置为短线，第一交叉开关单元组内部一共布线64*16=1024条。第二层交叉开关单元组包括8个16*12结构的第二交叉开关单元，每个第二交叉单元内部布线16*12=192条，由于输入端口数16和输出端口数12较少，这些线可以设置为短线，第二交叉开关单元组内部一共布线192*8=1536条。因此，本申请上述实施例提供的片上交叉开关系统，两级交叉开关单元组内部一共布短线1024+1536=2560条，两级交叉开关单元组之间一共布长线16*8=128条（或者8*16=128条），短线和长线共计2560+128=2688条。长线数量大幅减少，有利于减少信号时延。布线总数大幅减少，便于物理实现以及减少布线面积。
在一些示例性的实施方式中，a、b、c、d、n和m通过以下方式确定：
根据M确定m和d的数值：M=m*d；
确定c、n和b：c=d，n=d，b=m；
确定a：a=N/n 。
比如，N=128，M=128。设置m为16，则d=M/m=128/16=8，设置c=d，则c=8。设置n=d，则n=8；设置b=m，则b=16；a=N/n=128/8=16；因此，第一层交叉开关单元组包括8个16*16结构的第一交叉开关单元，第二层交叉开关单元组包括16个8*8结构的第二交叉开关单元。相关技术中，128*128结构的交叉开关系统需要布线128*128=16384条，为了避免线间交叉，这些线需要迂回走线，物理上难以实现。本申请上述实施例提供的片上交叉开关系统，采用两级级联的交叉开关单元组，第一层交叉开关单元组包括8个16*16结构的第一交叉开关单元，每个第一交叉单元内部布线16*16=256条，由于输入端口数16和输出端口数16较少，这些线可以设置为短线，第二交叉开关单元组内部一共布线256*8=2048条。第二层交叉开关单元组包括16个8*8结构的第二交叉开关单元，每个第二交叉单元内部布线8*8=64条，由于输入端口数8和输出端口数8较少，这些线可以设置为短线，第二交叉开关单元组内部一共布线64*16=1024条。因此，本申请上述实施例提供的片上交叉开关系统，两级交叉开关单元组内部一共布短线2048+1024=3072条，两级交叉开关单元组之间一共布长线8*16=128条（或者16*8=128条），短线和长线共计3072+128=3200条。长线数量大幅减少，有利于减少信号时延。布线总数大幅减少，便于物理实现以及减少布线面积。
在一些示例性的实施方式中，如果第一交叉开关单元的第一输入端口数a和第一输出端口数b均大于第一阈值，则所述第一交叉开关单元包括a个第一输入端口、b个第一输出端口、和级联的第三交叉开关单元组和第四交叉开关单元组；
所述第三交叉开关单元组包括n1个a1*b1结构的第三交叉开关单元，任意一个第三交叉开关单元包括a1个第三输入端口和b1个第三输出端口，配置为在a1个第三输入端口和b1个第三输出端口之间建立a1*b1条路由路径；
所述第四交叉开关单元组包括m1个c1*d1结构的第四交叉开关单元，任意一个第四交叉开关单元包括c1个第四输入端口和d1个第四输出端口，配置为在c1个第四输入端口和d1个第四输出端口之间建立c1*d1条路由路径；
Figure DEST_PATH_IMAGE001
个第三交叉开关单元的第三输入端口与所述第一交叉开关单元的a个第一输入端口一一对应连接，m1个第四交叉开关单元的第四输出端口与所述第一交叉开关单元的b个第一输出端口一一对应连接，任意一个第三交叉开关单元的b1个第三输出端口分别连接至b1个不同的第四交叉开关单元的第四输入端口，任意一个第四交叉开关单元的c1个第四输入端口分别连接至c1个不同的第三交叉开关单元的第三输出端口，n1*b1个第三输出端口与m1*c1个第四输入端口一一对应连接；其中，a=n1*a1 ，b=m1*d1 ，n1*b1=m1*c1。
在一些示例性的实施方式中，如果第二交叉开关单元的第二输入端口数c和第二输出端口数d均大于第一阈值，则所述第二交叉开关单元包括c个第二输入端口、d个第二输出端口、和级联的第五交叉开关单元组和第六交叉开关单元组；
所述第五交叉开关单元组包括n2个a2*b2结构的第五交叉开关单元，任意一个第五交叉开关单元包括a2个第五输入端口和b2个第五输出端口，配置为在a2个第五输入端口和b2个第五输出端口之间建立a2*b2条路由路径；
所述第六交叉开关单元组包括m2个c2*d2结构的第六交叉开关单元，任意一个第六交叉开关单元包括c2个第六输入端口和d2个第六输出端口，配置为在c2个第六输入端口和d2个第六输出端口之间建立c2*d2条路由路径；
Figure 435085DEST_PATH_IMAGE002
个第五交叉开关单元的第五输入端口与所述第二交叉开关单元的c个第二输入端口一一对应连接，m2个第六交叉开关单元的第六输出端口与所述第二交叉开关单元的d个第二输出端口一一对应连接，任意一个第五交叉开关单元的b2个第五输出端口分别连接至b2个不同的第六交叉开关单元的第六输入端口，任意一个第六交叉开关单元的c2个第六输入端口分别连接至c2个不同的第五交叉开关单元的第五输出端口，n2*b2个第五输出端口与m2*c2个第六输入端口一一对应连接；其中，c=n2*a2 ，d=m2*d2 ，n2*b2=m2*c2。
在一些示例性的实施方式中，如果第三交叉开关单元、第四交叉开关单元、第五交叉开关单元和第六交叉开关单元中的任意一个的输入端口数和输出端口数大于第二阈值，则可以按照第一交叉开关单元或第二交叉开关单元的构成方法引入两级级联的交叉开关单元组进行搭建。
所述第一阈值和第二阈值可以根据布线的难度进行设定。比如，第一阈值可以设置为整数y1，16≤y1≤64，第二阈值可以设置为整数y2，16≤y2≤64。
本公开实施例还提供了一种芯片，包括上述片上交叉开关系统。
本领域普通技术人员可以理解，上文中所公开的装置中的功能模块/单元可以被实施为软件、固件、硬件及其适当的交叉开关。在硬件实施方式中，在以上描述中提及的功能模块/单元之间的划分不一定对应于物理组件的划分；例如，一个物理组件可以具有多个功能，或者一个功能或步骤可以由若干物理组件合作执行。某些组件或所有组件可以被实施为由处理器，如数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。这样的软件可以分布在计算机可读介质上，计算机可读介质可以包括计算机存储介质（或非暂时性介质）和通信介质（或暂时性介质）。如本领域普通技术人员公知的，术语计算机存储介质包括在用于存储信息（诸如计算机可读指令、数据结构、程序模块或其他数据）的任何方法或技术中实施的易失性和非易失性、可移除和不可移除介质。计算机存储介质包括但不限于RAM、ROM、EEPROM、闪存或其他存储器技术、CD-ROM、数字多功能盘（DVD）或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置、或者可以用于存储期望的信息并且可以被计算机访问的任何其他的介质。此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。

Claims (10)

1.一种片上交叉开关系统，包括：N个输入端口、M个输出端口、和级联的第一交叉开关单元组和第二交叉开关单元组；
所述第一交叉开关单元组包括n个a*b结构的第一交叉开关单元，任意一个第一交叉开关单元包括a个第一输入端口和b个第一输出端口，配置为在a个第一输入端口和b个第一输出端口之间建立a*b条路由路径；
所述第二交叉开关单元组包括m个c*d结构的第二交叉开关单元，任意一个第二交叉开关单元包括c个第二输入端口和d个第二输出端口，配置为在c个第二输入端口和d个第二输出端口之间建立c*d条路由路径；
n个第一交叉开关单元的第一输入端口与所述片上交叉开关系统的N个输入端口一一对应连接，m个第二交叉开关单元的第二输出端口与所述片上交叉开关系统的M个输出端口一一对应连接，任意一个第一交叉开关单元的b个第一输出端口分别连接至b个不同的第二交叉开关单元的第二输入端口，任意一个第二交叉开关单元的c个第二输入端口分别连接至c个不同的第一交叉开关单元的第一输出端口，n*b个第一输出端口与m*c个第二输入端口一一对应连接；其中，N=n*a ，M=m*d ，n*b=m*c；
所述第一交叉开关单元包括：a个第一输入端口、b个第一输出端口和第一路由结构；所述第一路由结构包括：a个第一路由器和b个第一仲裁器；a个第一路由器分别与a个第一输入端口一一对应连接，b个第一仲裁器分别与b个第二输出端口一一对应连接；任意一个第一路由器与b个第一仲裁器分别连接，任意一个第一仲裁器与a个第一路由器分别连接。
2.根据权利要求1所述的片上交叉开关系统，其特征在于：
如果第一交叉开关单元的第一输入端口数a和第一输出端口数b均大于第一阈值，则所述第一交叉开关单元包括a个第一输入端口、b个第一输出端口、和级联的第三交叉开关单元组和第四交叉开关单元组；
所述第三交叉开关单元组包括n1个a1*b1结构的第三交叉开关单元，任意一个第三交叉开关单元包括a1个第三输入端口和b1个第三输出端口，配置为在a1个第三输入端口和b1个第三输出端口之间建立a1*b1条路由路径；
所述第四交叉开关单元组包括m1个c1*d1结构的第四交叉开关单元，任意一个第四交叉开关单元包括c1个第四输入端口和d1个第四输出端口，配置为在c1个第四输入端口和d1个第四输出端口之间建立c1*d1条路由路径；
Figure DEST_PATH_IMAGE002
个第三交叉开关单元的第三输入端口与所述第一交叉开关单元的a个第一输入端口一一对应连接，m1个第四交叉开关单元的第四输出端口与所述第一交叉开关单元的b个第一输出端口一一对应连接，任意一个第三交叉开关单元的b1个第三输出端口分别连接至b1个不同的第四交叉开关单元的第四输入端口，任意一个第四交叉开关单元的c1个第四输入端口分别连接至c1个不同的第三交叉开关单元的第三输出端口，n1*b1个第三输出端口与m1*c1个第四输入端口一一对应连接；其中，a=n1*a1 ，b=m1*d1 ，n1*b1=m1*c1。
3.根据权利要求1所述的片上交叉开关系统，其特征在于：
如果第二交叉开关单元的第二输入端口数c和第二输出端口数d均大于第一阈值，则所述第二交叉开关单元包括c个第二输入端口、d个第二输出端口、和级联的第五交叉开关单元组和第六交叉开关单元组；
所述第五交叉开关单元组包括n2个a2*b2结构的第五交叉开关单元，任意一个第五交叉开关单元包括a2个第五输入端口和b2个第五输出端口，配置为在a2个第五输入端口和b2个第五输出端口之间建立a2*b2条路由路径；
所述第六交叉开关单元组包括m2个c2*d2结构的第六交叉开关单元，任意一个第六交叉开关单元包括c2个第六输入端口和d2个第六输出端口，配置为在c2个第六输入端口和d2个第六输出端口之间建立c2*d2条路由路径；
Figure DEST_PATH_IMAGE004
个第五交叉开关单元的第五输入端口与所述第二交叉开关单元的c个第二输入端口一一对应连接，m2个第六交叉开关单元的第六输出端口与所述第二交叉开关单元的d个第二输出端口一一对应连接，任意一个第五交叉开关单元的b2个第五输出端口分别连接至b2个不同的第六交叉开关单元的第六输入端口，任意一个第六交叉开关单元的c2个第六输入端口分别连接至c2个不同的第五交叉开关单元的第五输出端口，n2*b2个第五输出端口与m2*c2个第六输入端口一一对应连接；其中，c=n2*a2 ，d=m2*d2 ，n2*b2=m2*c2。
4.根据权利要求1所述的片上交叉开关系统，其特征在于：
所述第一路由结构，配置为在a个第一输入端口和b个第一输出端口之间建立a*b条路由路径。
5.根据权利要求4所述的片上交叉开关系统，其特征在于：
第一路由器，配置为按照路由规则将第一输入端口输入的数据传递到对应的第一仲裁器；
第一仲裁器，配置为按照仲裁规则将来自第一路由器的数据传递到对应的第一输出端口。
6.根据权利要求1所述的片上交叉开关系统，其特征在于：
第二交叉开关单元包括：c个第二输入端口、d个第二输出端口和第二路由结构；
所述第二路由结构，配置为在c个第二输入端口和d个第二输出端口之间建立c*d条路由路径。
7.根据权利要求6所述的片上交叉开关系统，其特征在于：
所述第二路由结构包括：c个第二路由器和d个第二仲裁器；c个第二路由器分别与c个第二输入端口一一对应连接，d个第二仲裁器分别与d个第二输出端口一一对应连接；
任意一个第二路由器与d个第二仲裁器分别连接，任意一个第二仲裁器与c个第二路由器分别连接；
第二路由器，配置为按照路由规则将第二输入端口输入的数据传递到对应的第二仲裁器；
第二仲裁器，配置为按照仲裁规则将来自第二路由器的数据传递到对应的第二输出端口。
8.根据权利要求1-7中任一项所述的片上交叉开关系统，其特征在于：
a、b、c、d、n和m通过以下方式确定：
根据N确定a和n的数值：N=n*a；
确定b、m和c：b=a，m=a，c=n；
确定d：d=M/m 。
9.根据权利要求1-7中任一项所述的片上交叉开关系统，其特征在于：
a、b、c、d、n和m通过以下方式确定：
根据M确定m和d的数值：M=m*d；
确定c、n和b：c=d，n=d，b=m；
确定a：a=N/n。
10.一种芯片，包括：权利要求1-9中任一项所述的片上交叉开关系统。
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CN114925018B (zh) * 2022-07-22 2022-10-21 中科声龙科技发展（北京）有限公司 片上交叉开关系统及芯片
CN115314438B (zh) * 2022-10-09 2023-01-13 中科声龙科技发展（北京）有限公司 芯片的地址重构方法、装置以及电子设备、存储介质

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6970454B1 (en) * 2001-08-09 2005-11-29 Pasternak Solutions Llc Sliced crossbar architecture with inter-slice communication
CN101232456B (zh) * 2008-01-25 2010-09-08 浙江大学 一种分布式可测试片上网络路由器
CN101442488B (zh) * 2008-12-25 2012-10-10 中国科学院计算技术研究所 一种大端口交换芯片的交换系统及方法
CN102035723A (zh) * 2009-09-28 2011-04-27 清华大学 一种片上网络路由及实现方法
CN102281478B (zh) * 2011-09-13 2014-08-06 西安电子科技大学 用于混合交换的片上光路由器
CN102629913B (zh) * 2012-04-11 2014-12-24 浙江大学 适用于全局异步局部同步片上互连网络的路由器装置
EP2893678B1 (en) * 2012-09-10 2019-11-06 Marvell World Trade Ltd. Apparatus for transferring packets between interface control modules of line cards
US9612840B2 (en) * 2014-03-28 2017-04-04 Intel Corporation Method and apparatus for implementing a dynamic out-of-order processor pipeline
CN105099956B (zh) * 2015-06-25 2018-08-14 华为技术有限公司 交换网系统和数据交换方法
KR20210152244A (ko) * 2020-06-08 2021-12-15 삼성전자주식회사 뉴럴 네트워크를 구현하는 장치 및 그 동작 방법
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