CN114883197A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN114883197A
CN114883197A CN202111150670.8A CN202111150670A CN114883197A CN 114883197 A CN114883197 A CN 114883197A CN 202111150670 A CN202111150670 A CN 202111150670A CN 114883197 A CN114883197 A CN 114883197A
Authority
CN
China
Prior art keywords
conductive
antenna pad
conductive pattern
antenna
ground plane
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111150670.8A
Other languages
English (en)
Inventor
廖文翔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN114883197A publication Critical patent/CN114883197A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/12—Supports; Mounting means
    • H01Q1/22—Supports; Mounting means by structural association with other equipment or articles
    • H01Q1/2283—Supports; Mounting means by structural association with other equipment or articles mounted in or on the surface of a semiconductor substrate as a chip-type antenna or integrated with other components into an IC package
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/36—Structural form of radiating elements, e.g. cone, spiral, umbrella; Particular materials used therewith
    • H01Q1/38—Structural form of radiating elements, e.g. cone, spiral, umbrella; Particular materials used therewith formed by a conductive layer on an insulating support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/48—Earthing means; Earth screens; Counterpoises
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6616—Vertical connections, e.g. vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明实施例的一种半导体结构包括天线垫、接地平面以及多个导通孔。接地平面位于所述天线垫之上，包括彼此隔开的多个第一导电图案。导通孔位于所述天线垫与所述接地平面之间，其中所述多个导通孔被排列成环绕所述天线垫的区域且电连接到所述天线垫，且所述多个第一导电图案与所述天线垫的所述区域交叠。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及一种半导体结构及其形成方法。
背景技术
在现代半导体器件及系统中，组件的整合及小型化以越来越快的速度发展。在无线应用中，整合工艺中遇到的越来越大的挑战之一是射频器件或天线的设置。由于大小减小的竞争目标，与集成电路相关联的天线常常被设计成具有有限的性能及能力。因此，需要改善的集成天线结构。
发明内容
根据本发明的实施例，一种半导体结构包括天线垫、接地平面以及多个导通孔。接地平面位于所述天线垫之上，包括彼此隔开的多个第一导电图案。导通孔位于所述天线垫与所述接地平面之间，其中所述多个导通孔被排列成环绕所述天线垫的区域且电连接到所述天线垫，且所述多个第一导电图案与所述天线垫的所述区域交叠。
根据本发明的实施例，一种半导体结构包括中介物、天线垫、至少一个第一导电图案、至少一个第二导电图案、接地平面以及至少一个管芯。天线垫位于所述中介物之上。至少一个第一导电图案沿着所述天线垫的外围设置。至少一个第二导电图案位于所述至少一个第一导电图案之上。接地平面位于所述至少一个第二导电图案之上，包括彼此隔开且与所述天线垫交叠的多个第三导电图案。至少一个管芯设置在所述接地平面之上且电连接到所述天线垫。
根据本发明的实施例，一种形成半导体结构的方法包括以下步骤。在中介物之上形成天线垫。在所述天线垫之上且沿着所述天线垫的外围形成至少一个第一导电图案。在所述至少一个第一导电图案之上形成接地平面，其中所述接地平面包括彼此隔开且与所述天线垫交叠的多个第二导电图案。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并未按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A到图1G示出根据本公开一些实施例的形成半导体结构的方法的示意性剖视图。
图2示出根据本公开一些实施例的图1G所示半导体结构的示意性俯视图。
图3A示出根据本公开一些实施例的半导体结构的示意性剖视图，且图3B示出根据本公开一些实施例的图3A所示半导体结构的示意性俯视图。
图4示出根据本公开一些实施例的半导体结构的示意性俯视图。
图5示出根据本公开一些实施例的半导体结构的示意性俯视图。
图6示出根据本公开一些实施例的半导体结构的示意性俯视图。
图7示出根据本公开一些实施例的半导体结构的示意性俯视图。
图8示出根据本公开一些实施例的半导体结构的示意性俯视图。
图9A示出根据本公开一些实施例的半导体结构的示意性剖视图，且图9B示出根据本公开一些实施例的图9A所示半导体结构的示意性俯视图。
图10示出根据本公开一些实施例的形成半导体封装的方法的流程图。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。举例来说，在以下说明中，在第二特征之上或第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中在第一特征与第二特征之间可形成附加特征从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复使用参考编号和/或字母。此种重复使用是为了简明及清晰起见，且自身并不表示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在…之下(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示一个元件或特征与另一(其他)元件或特征的关系。除了图中所绘示的取向以外，所述空间相对性用语还旨在囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地作出解释。
也可包括其他特征及工艺。举例来说，可包括测试结构以帮助对三维(threedimensional，3D)封装或三维集成电路(three-dimensional integrated circuit，3DIC)器件进行验证测试。所述测试结构可例如包括在重布线层中或在衬底上形成的测试垫(test pad)，以便能够对3D封装或3DIC进行测试、对探针和/或探针卡(probe card)进行使用等。可对中间结构以及最终结构执行验证测试。另外，可将本文中所公开的结构及方法与包括对已知良好管芯进行中间验证的测试方法结合使用，以提高良率并降低成本。
图1A到图1G示出根据本公开一些实施例的形成半导体结构的方法的示意性剖视图。应理解，本公开并不受以下阐述的方法限制。对于所述方法的附加实施例，可在所述方法之前、期间和/或之后提供附加操作且可替换或消除以下阐述的操作中的一些操作。
尽管图1A到图1G是针对一种方法进行阐述，然而应理解，图1A到图1G中所公开的结构并不仅限于此种方法，而相反可作为独立于所述方法的结构而单独存在。
参照图1A，提供载体101且在载体101上形成中介物104。载体101可为坯料玻璃载体(blank glass carrier)、坯料陶瓷载体等。在一些实施例中，在中介物104与载体101之间形成剥离层(de-bonding layer)102。剥离层102可由例如紫外(ultra-violet，UV)胶、光热转换(Light-to-Heat Conversion，LTHC)胶等粘合剂形成，但也可使用其他类型的粘合剂。在替代实施例中，在剥离层与载体101之间形成缓冲层。缓冲层可包含介电材料，例如苯并环丁烯(benzocyclobutene，“BCB”)、聚苯并恶唑(polybenzoxazole，“PBO”)或任何其他合适的聚合物系介电材料。
在一些实施例中，中介物104包括衬底106及位于衬底106中的多个贯穿孔(through via)108。衬底106可为半导体衬底且可由以下材料制成：合适的元素半导体，例如结晶硅、金刚石或锗；合适的化合物半导体，例如砷化镓、碳化硅、砷化铟或磷化铟；或者合适的合金半导体，例如碳化硅锗、磷化镓砷或磷化镓铟。在一些实施例中，贯穿孔108穿透过衬底106。举例来说，贯穿孔108从衬底106的第一表面延伸到衬底106的与第一表面相对的第二表面。在一些实施例中，贯穿孔108由导电材料制成。举例来说，贯穿孔108的材料包括铝、钛、铜、镍、钨和/或其合金。在一些实施例中，在贯穿孔108与衬底106之间进一步形成衬层107。在一些实施例中，衬层107由例如氧化硅等介电材料制成。在一些实施例中，中介物104为相邻的管芯或器件提供内连特征。在此种情形中，可不存在形成在中介物104中的有源器件或无源器件。
参照图1B到图1E，在中介物104之上形成电连接到中介物104的重布线层(redistribution layer，RDL)结构110，且在RDL结构110中形成天线腔135。
在一些实施例中，如图1B中所示，在贯穿孔108之上形成多个导通孔114a，以对贯穿孔108进行电连接。在一些实施例中，在中介物104的顶表面上形成介电层112a，且在介电层112a中形成导通孔114a。在一些实施例中，介电层112a包含氧化硅、氮化硅或氮氧化硅。在替代实施例中，介电层112a包含介电常数(dielectric constant，k)小于4的低介电常数介电材料。低介电常数介电材料具有从约1.2到约3.5的介电常数。在替代实施例中，介电层112a包含原硅酸四乙酯(tetraethylorthosilicate，TEOS)形成的氧化物、未经掺杂的硅酸盐玻璃或经掺杂的硅酸盐玻璃，例如硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、氟化二氧化硅玻璃(fluorinated silica glass，FSG)、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼硅酸盐玻璃(boro-silicate glass，BSG)和/或其他合适的介电材料。在一些实施例中，通过化学气相沉积(chemical vapor deposition，CVD)、等离子体增强型化学气相沉积(plasma-enhanced CVD，PECVD)、物理气相沉积(physicalvapor deposition，PVD)、旋转涂布、类似方法或其组合来沉积介电层112a。接着，将介电层112a图案化以形成多个开口。举例来说，利用光刻技术与蚀刻技术的组合将介电层112a图案化，以形成与导通孔114a的期望图案对应的开口。此后，使用导电材料填充开口以形成导通孔114a。在一些实施例中，在开口的表面上沉积晶种层，且接着通过电镀使导电材料填充开口。晶种层的合适材料包括铜、铜合金等，且导电材料的合适材料包括铜、银、金、钨、铝、其组合等。可使用化学机械平坦化(chemical mechanical planarization，CMP)工艺等从介电层112a的表面移除多余的晶种层和/或导电材料，且将介电层112a的表面及导通孔114a的表面平坦化以用于进行后续处理。
接着，在中介物104之上形成天线垫120。在一些实施例中，天线垫120形成在位于介电层112a之上的介电层112b中。天线垫120可通过介电层112a而与中介物104电隔离。介电层112b的材料及形成方法可相似于或相同于以上针对介电层112a阐述的材料及形成方法。举例来说，介电层112b包含氧化硅。
在一些实施例中，在天线垫120旁边在介电层112a中形成多条导电线116a。导电线116a通过位于导电线116a与贯穿孔108之间的导通孔114a电连接到贯穿孔108。导电线116a也可被称为RDL结构110的第一层阶导电线。在一些实施例中，天线垫120被设置成与导电线116a相邻且嵌置在RDL结构110的第一层阶导电线中。天线垫120可通过相同的工艺与RDL结构110的第一层阶导电线同时形成。举例来说，利用光刻技术与刻蚀技术的组合将介电层112b图案化，以形与天线垫120的期望图案及导电线116a的期望图案对应的沟槽。此后，使用导电材料填充沟槽以形成天线垫120及导电线116a。在一些实施例中，在沟槽的表面上沉积晶种层，且接着通过电镀使导电材料填充沟槽。晶种层的合适材料包括铜、铜合金等，且导电材料的合适材料包括铜、银、金、钨、铝、其组合等。可使用化学机械平坦化(CMP)工艺等从介电层112b的表面移除多余的晶种层和/或导电材料，且将介电层112b的表面、天线垫120的表面及导电线116a的表面平坦化以用于进行后续处理。在一些实施例中，天线垫120的顶表面及底表面分别与导电线116a的顶表面及底表面实质上共面。举例来说，天线垫120的材料实质上相同于导电线116a的材料。在替代实施例中，天线垫120与导电线116a分开形成。在此种实施例中，天线垫120的材料实质上相同于或不同于导电线116a的材料。在一些实施例中，为清晰起见示出一个天线垫120，然而可存在多个天线垫。在一些实施例中，导通孔114a与导电线116a分开形成且分别设置在不同的介电层中。然而，本公开并不仅限于此。可通过双镶嵌工艺同时形成导通孔114a与导电线116a，且导通孔114a与导电线116a可形成在同一介电层中。在此种实施例中，省略介电层112a及112b中的一者。
如图2中所示，在俯视图中，天线垫120可为矩形形状的。天线垫120在第一方向D1上具有第一尺寸(例如，长度)且在与第一方向D1垂直的第二方向D2上具有第二尺寸(例如，宽度)。在一些实施例中，第一方向D1及第二方向D2二者均垂直于中介物104与天线垫120的堆叠方向。天线垫120的第一尺寸和/或第二尺寸可介于从0.4mm到约4.5mm的范围内。中介物104在第一方向D1上具有第一尺寸(例如，长度)且在第二方向D2上具有第二尺寸(例如，宽度)。中介物104的第一尺寸和/或第二尺寸可介于从约0.5mm到约10mm的范围内。
参照图1C，在天线垫120之上形成多个导电图案122且在导电线116a之上形成多个导通孔114b。在一些实施例中，导电图案122及导通孔114b形成在位于介电层112b之上的介电层112c中。介电层112c的材料及形成方法可相似于或相同于以上针对介电层112a阐述的材料及形成方法。举例来说，介电层112c包含氧化硅。
在一些实施例中，导电图案122是导通孔。导电图案122可直接形成在天线垫120上。举例来说，导电图案122与天线垫120直接接触且电连接到天线垫120。在一些实施例中，如图2中所示，导电图案122沿着天线垫120的外围120p设置，以环绕天线垫120的区域AR。举例来说，导电图案122沿着环绕区域AR的环形路径P排列。在一些实施例中，导电图案122规则地排列，即相邻的导电图案122之间的距离是恒定的。在替代实施例中，导电图案122不规则地或随机地排列，即导电图案122之间的距离不是恒定的。在一些实施例中，环形路径P是例如矩形。然而，可依据半导体管芯的形状和/或要求将环形路径P设计为其他合适的环形状，例如圆形、正方形或多边形。在一些实施例中，导电图案122实质上具有相同的直径。然而，本公开并不仅限于此。在替代实施例中，导电图案122具有不同的直径。在一些实施例中，导电图案122的直径介于从约0.1μm到约100μm的范围内。在一些实施例中，导电图案122的直径实质上相同于或不同于导通孔114b的直径。
在一些实施例中，导电图案122包含导电材料，例如铜、银、金、钨、铝、其组合等。在实施例中，导电图案122还包括铜或铜合金形成的晶种层。在一些实施例中，导通孔114b电连接到导电线116a。举例来说，导通孔114b与位于导通孔114b之下的导电线116a直接接触。导通孔114b可具有与导电图案122相同的材料且可与导电图案122同时形成。举例来说，利用光刻技术与刻蚀技术的组合将介电层112c图案化，以形成与导电图案122的期望图案及导通孔114b的期望图案对应的开口。此后，使用导电材料填充开口以形成导电图案122及导通孔114b。在一些实施例中，在开口的表面上沉积晶种层，且接着通过电镀使导电材料填充开口。可使用化学机械平坦化(CMP)工艺等从介电层112c的表面移除多余的晶种层和/或导电材料，且将介电层112c的表面、导电图案122的表面及导通孔114b的表面平坦化以用于进行后续处理。在一些实施例中，天线垫120与导电图案122设置在不同的介电层112b与介电层112c中。相似地，导通孔114b与导电线116a设置在不同的介电层112b与介电层112c中。然而，本公开并不仅限于此。在替代实施例中，天线垫120与位于天线垫120之上的导电图案122以及导电线116a与位于导电线116a之上的导通孔114b设置在同一介电层中。举例来说，通过在介电层112b之上形成导电层且将所述导电层图案化来形成天线垫120及导电线116a。在此种实施例中，接着形成介电层以覆盖天线垫120的顶表面及导电线116a的顶表面。此后，举例来说，通过以下方法在介电层中形成导电图案122及导通孔114b：将介电层图案化以形成暴露出天线垫120及导电线116a的多个开口，且在开口中填充导电材料。在此种实施例中，省略介电层112b及112c中的一者。
接着，举例来说，在导电图案122之上形成多个导电图案124，且在导通孔114b之上形成多条导电线116b。在一些实施例中，导电图案124及导电线116b形成在位于介电层112c之上的介电层112d中。介电层112d的材料及形成方法可相似于或相同于以上针对介电层112a阐述的材料及形成方法。举例来说，介电层112d包含氧化硅。
导电图案124电连接到导电图案122。导电图案124可设置在天线垫120的不同的侧(例如，第一侧到第四侧)处，以覆盖天线垫120的相应的侧处的导电图案122且对天线垫120的相应的侧处的导电图案122进行电连接。举例来说，设置在天线垫120的第一侧处的导电图案124覆盖天线垫120的第一侧处的导电图案122且对天线垫120的第一侧处的导电图案122进行电连接，且设置在天线垫120的第二侧处的导电图案124覆盖天线垫120的第二侧处的导电图案122且对天线垫120的第二侧处的导电图案122进行电连接。导电图案124可为板、条或任何其他合适的形状。然而，本公开并不仅限于此。在替代实施例中，多于一个的导电图案124对设置在天线垫120的同一侧处的导电图案122进行电连接。在替代实施例中，一个导电图案124对设置在天线垫120的不同侧处的导电图案122进行电连接。
在一些实施例中，导电线116b通过位于导电线116b与导电线116a之间的导通孔114b电连接到导电线116a。导电线116b也可被称为RDL结构110的第二层阶导电线。在一些实施例中，导电图案124被设置成与导电线116b相邻且嵌置在RDL结构110的第二层阶导电线中。导电图案124可通过相同的工艺与RDL结构110的第二层阶导电线同时形成。举例来说，利用光刻技术与刻蚀技术的组合将介电层112d图案化，以形成与导电图案124的期望图案及导电线116b的期望图案对应的开口。此后，使用导电材料填充开口以形成导电图案124及导电线116b。在一些实施例中，在开口的表面上沉积晶种层，且接着通过电镀使导电材料填充开口。晶种层的合适材料包括铜、铜合金等，且导电材料的合适材料包括铜、银、金、钨、铝、其组合等。可使用化学机械平坦化(CMP)工艺等从介电层112d的表面移除多余的晶种层和/或导电材料，且将介电层112d的表面、导电图案124的表面及导电线116b的表面平坦化以用于进行后续处理。在一些实施例中，导电图案124的材料实质上相同于导电线116b。导电图案124的顶表面及底表面可分别与导电线116b的顶表面及底表面实质上共面。在替代实施例中，导电图案124与导电线116b分开形成。在此种实施例中，天线垫120的材料实质上相同于或不同于导电线116a的材料。在一些实施例中，导通孔114b与导电线116b分开形成且分别设置在不同的介电层中。然而，本公开并不仅限于此。可通过双镶嵌工艺同时形成导通孔114b与导电线116b，且导通孔114b与导电线116b可形成在同一介电层中。在此种实施例中，省略介电层112c及112d中的一者。
参照图1D，在天线垫120之上形成接地平面130，且在导电线116b之上形成多条导电线116c。在一些实施例中，在形成接地平面130及导电线116c之前，在导电线116b与导电线116c之间形成位于介电层112e中的多个导通孔114c，以对导电线116b与导电线116c进行电连接。在一些实施例中，接地平面130及导电线116c形成在位于介电层112e之上的介电层112f中。介电层112e及112f的材料及形成方法可相似于或相同于以上针对介电层112a阐述的材料及形成方法。举例来说，介电层112e及112f包含氧化硅。
接地平面130包括位于天线垫120之上的多个导电图案132a、132b。导电图案132b(即，内部导电图案)设置在导电图案132a(即，外部导电图案)之间。在一些实施例中，导电图案132a、132b彼此隔开，且在相邻的导电图案132a、132b之间形成多个狭缝(slit)134。狭缝134也可被称为空间或间距。举例来说，导电图案132a、132b接地。在一些实施例中，接地平面130也被称为光栅接地元件(grated grounding element)。举例来说，接地平面130与导电图案122、导电图案124及导电线116c电隔离。在一些实施例中，导电图案132a、132b分别沿着一方向(例如，第二方向D2)延伸，且导电图案132a、132b沿着与所述方向实质上垂直的方向(例如，第一方向D1)排列。举例来说，导电图案132a、132b可实质上彼此平行。在一些实施例中，使用介电层112f填充狭缝134。举例来说，介电层112f包括分别对狭缝134进行填充的多个介电图案113。在一些实施例中，狭缝134在第一方向D1上的尺寸(例如，宽度)是恒定的。狭缝134在第一方向D1上的尺寸介于例如从约0.1μm到约1000μm的范围内。然而，本公开并不仅限于此。狭缝134可具有不同的宽度。在替代实施例中，导电图案132a、132b在其端部进行实体连接。举例来说，接地平面130还包括连接图案(未示出)，且连接图案在实体上连接导电图案132a、132b的端部。连接图案的延伸方向可实质上垂直于导电图案132a、132b的延伸方向。在此种实施例中，接地平面130是梳状的。
在一些实施例中，包括导电图案132a、132b及狭缝134的接地平面130至少覆盖天线垫120的被导电图案122环绕的区域AR。举例来说，如图1D及图2中所示，包括导电图案132a、132b及狭缝134的接地平面130在中介物104的顶表面上的投影大于天线垫120的区域AR在中介物104的顶表面上的投影且与天线垫120的区域AR在中介物104的顶表面上的投影交叠。在一些实施例中，包括导电图案132a、132b及狭缝134的接地平面130完全覆盖位于接地平面130下方的天线垫120。举例来说，导电图案132a、132b及狭缝134中的每一者与天线垫120交叠。
在一些实施例中，如图1D中所示，在天线垫120、导电图案122、导电图案124及接地平面130的堆叠方向上，狭缝134不与位于接地平面130与天线垫120之间的任何导电元件交叠。举例来说，如图1D及图2中所示，狭缝134在天线垫120上的投影不与导电图案124在天线垫120上的投影交叠。相似地，狭缝134在天线垫120上的投影不与导电图案122在天线垫120上的投影交叠。在一些实施例中，导电图案124及导电图案122实质上不与天线垫120的区域AR交叠。在一些实施例中，如图1D中所示，导电图案124的内侧壁125与最外部导电图案132a的内侧壁133实质上齐平。然而，本公开并不仅限于此。在替代实施例中，导电图案124的内侧壁125设置在最外部导电图案132a的内侧壁133与导电图案122的内侧壁之间。在一些实施例中，在天线垫120、接地平面130及导电图案122的内侧壁123、导电图案124的内侧壁125之间形成天线腔135。举例来说，天线腔135形成在天线垫120的区域AR、接地平面130、导电图案122的内侧壁123及导电图案124的内侧壁125之间。在一些实施例中，导电图案122的内侧壁123、导电图案124的内侧壁125协作形成天线腔135的环绕侧壁。天线腔135的环绕侧壁可为离散的或连续的。天线腔135是允许电磁波辐射到天线垫120或从天线垫120辐射出的谐振腔(resonant cavity)。在一些实施例中，天线腔135也被称为振荡腔(oscillationcavity)。可使用介电材料填充天线腔135。在一些实施例中，使用RDL结构110的至少一个介电层的介电材料填充天线腔135。举例来说，使用RDL结构110的介电层112c、112d及112e的介电材料填充天线腔135。在一些实施例中，RDL结构110的介电层112c、112d及112e的介电材料相同。举例来说，RDL结构110的介电层112c、112d及112e的介电材料是氧化硅。然而，本公开并不仅限于此。在替代实施例中，对天线腔135进行填充的介电材料是不同的。
导电线116c也可被称为RDL结构110的第三层阶导电线。在一些实施例中，接地平面130的导电图案132a、132b被设置成与导电线116c相邻且嵌置在RDL结构110的第三层阶导电线中。接地平面130可通过相同的工艺与RDL结构110的第三层阶导电线同时形成。举例来说，利用光刻技术与蚀刻技术的组合将介电层112f图案化，以形成与导电图案132a的期望图案、导电图案132b的期望图案及导电线116c的期望图案对应的开口。此后，使用导电材料填充开口以形成导电图案132a、132b及导电线116c。在一些实施例中，在开口的表面上沉积晶种层，且接着通过电镀使导电材料填充开口。晶种层的合适材料包括铜、铜合金等，且导电材料的合适材料包括铜、银、金、钨、铝、其组合等。可使用化学机械平坦化(CMP)工艺等从介电层112f的表面移除多余的晶种层和/或导电材料，且将介电层112f的表面、导电图案132a的表面、导电图案132b的表面及导电线116c的表面平坦化以用于进行后续处理。在替代实施例中，接地平面130与导电线116c分开形成。在一些实施例中，导通孔114c与导电线116c分开形成且分别设置在不同的介电层中。然而，本公开并不仅限于此。可通过双镶嵌工艺同时形成导通孔114c与导电线116c，且导通孔114c与导电线116c可形成在同一介电层中。在此种实施例中，省略介电层112e及112f中的一者。
在一些实施例中，导电图案132a、132b的材料实质上相同于导电线116c。然而，本公开并不仅限于此。在替代实施例中，导电图案132a、132b的材料不同于导电线116c。在一些实施例中，导电图案132a、132b的顶表面及底表面分别与导电线116c的顶表面及底表面实质上共面。
参照图1E，在形成接地平面130之后，在接地平面130之上形成多个导通孔142及多个导电图案144。在一些实施例中，导通孔142设置在位于介电层112f之上的介电层112g中，且导电图案144设置在位于介电层112g之上的钝化层146中。然而，本公开并不仅限于此。导通孔142与导电图案144可形成在同一介电层中且通过相同的工艺形成。在一些实施例中，导通孔142及导电图案144包含导电材料，例如铜、银、金、钨、铝、其组合等。在实施例中，导通孔142是铝通孔，且导电图案144是铝垫。
接着，在一些实施例中，形成钝化层146以覆盖导电图案144，且在钝化层146中形成导电图案150以对导电图案144进行电连接。导电图案150可为凸块下金属(under-bumpmetallurgy，UBM)图案。在形成导电图案150之后，在导电图案150上分别形成多个电连接件152，以对位于导电图案150下方的导电图案144进行电连接。在一些实施例中，电连接件152是微凸块、例如球栅阵列(ball grid array，BGA)等焊料球、金属柱、无电镀镍钯浸金技术(electroless nickel-electroless palladium-immersion gold technique，ENEPIG)形成的凸块等。在此种实施例中，凸块电连接件152包含导电材料，例如焊料、铜、铝、金、镍、银、钯、锡、类似材料或其组合。在实施例中，通过以下方法形成电连接件152：在开始时通过合适的方法(例如蒸镀、电镀、印刷、焊料转移、植球等)形成焊料层。一旦已在所述结构上形成焊料层，便可执行回焊，以将材料塑形成期望的凸块形状。
参照图1F，通过电连接件152在RDL结构110之上形成多个管芯160A、160B。管芯160A、160B可各自包括半导体衬底162、位于半导体衬底162之上的保护层164及位于保护层164中的导电连接件166。半导体衬底162可为半导体衬底且可由以下材料制成：合适的元素半导体，例如结晶硅、金刚石或锗；合适的化合物半导体，例如砷化镓、碳化硅、砷化铟或磷化铟；或者合适的合金半导体，例如碳化硅锗、磷化镓砷或磷化镓铟。在一些实施例中，保护层164的材料包括聚苯并恶唑、聚酰亚胺、合适的有机材料或无机材料等。在一些实施例中，导电连接件166包括由焊料、金、铜或任何其他合适的导电材料制成的导通孔、通孔、凸块和/或柱。在一些实施例中，管芯160A、160B的导电连接件166分别结合到电连接件152。管芯160A、160B可包括适合于特定应用的各种电路。所述电路可包括各种器件，例如晶体管、电容器、电阻器、二极管等。在一些实施例中，所述电路包括电连接到天线垫120且用于配置电磁信号的传输及接收的晶体管。在一些实施例中，管芯160A、160B是管芯、芯片或封装。在一些实施例中，管芯160A、160B是逻辑器件管芯、中央处理器(central processing unit，CPU)管芯、图形处理单元(graphics processing unit，GPU)管芯、移动电话应用处理(application processing，AP)管芯、将多个电子组件整合到单个管芯中的系统芯片(system on chip，SoC)或者高带宽存储器(high bandwidth memory，HBM)管芯。管芯160B可与管芯160A成对地操作。在一些实施例中，管芯160A是射频(radio frequency，RF)控制器管芯(例如，RF收发器管芯)，且管芯160B是基带管芯。在一些实施例中，RF收发器管芯包括被配置成产生电信号的发射器电路及被配置成接收电信号的接收电路。
接着，可在管芯160A、160B与RDL结构110之间形成底部填充剂170，以环绕管芯160A、160B的导电连接件166。可在贴合管芯160A、160B之后通过毛细流动工艺(capillaryflow process)形成底部填充剂170，或者可在贴合管芯160A、160B之前通过合适的沉积方法形成底部填充剂170。
在形成底部填充剂170之后，在管芯160A、160B及底部填充剂170之上形成包封体172。包封体172可为模塑化合物、环氧树脂等且可通过压缩模塑、转移模塑等施加。包封体172可形成在重布线层结构110之上，使得管芯160A、160B被隐埋或覆盖。接着使包封体172固化。
参照图1G，将载体101从中介物104剥离并使其与中介物104隔开。在一些实施例中，剥离工艺包括将例如激光或UV光等光投射在剥离层102(例如，LTHC释放层)上，使得载体101可与剥离层102一起被容易地移除。在剥离步骤期间，在将载体101及剥离层102剥离之前，可使用胶带(未示出)来固定所述结构。在移除载体101及剥离层102之后，在贯穿孔108上分别形成多个导电图案180，例如UBM图案。在形成导电图案180之后，在导电图案180上分别形成多个电连接件182，以对位于电连接件182下方的导电图案180进行电连接。在一些实施例中，电连接件182是受控塌陷芯片连接(controlled collapse chip connection，C4)凸块、例如球栅阵列(BGA)等焊料球、金属柱、无电镀镍钯浸金技术(ENEPIG)形成的凸块等。在此种实施例中，凸块电连接件182包含导电材料，例如焊料、铜、铝、金、镍、银、钯、锡、类似材料或其组合。在实施例中，通过以下方法形成电连接件182：在开始时通过合适的方法(例如蒸镀、电镀、印刷、焊料转移、植球等)形成焊料层。一旦已在所述结构上形成焊料层，便可执行回焊，以将材料塑形成期望的凸块形状。可在包封体172位于胶带上的同时执行载体101及剥离层102的移除和/或导电图案180及电连接件182的形成。电连接件182与管芯160A、160B设置在中介物104的相对的侧处。在一些实施例中，在形成电连接件182之后，形成半导体结构100。在一些实施例中，半导体结构100是半导体封装。在一些实施例中，半导体结构100是集成扇出型(integrated fan out，InFO)封装，其中管芯160A或管芯160B的输入/输出(input/output，I/O)端子被扇出且在管芯160A或管芯160B的表面之上以更大的面积进行重布线。在一些实施例中，半导体结构100是衬底上晶片上芯片(chip-on-wafer-on-substrate，CoWoS)封装器件。在一些实施例中，半导体结构100是三维集成电路(3DIC)。在一些实施例中，半导体结构100被配置成以高频率执行超高速信号传输，例如，在半导体结构100内以实质上大于约10(GHz)的频率进行信号传输。
电连接件182可被配置成从其他计算器件(未示出)向管芯160A、160B提供电力和/或信号。举例来说，如图1G中所示，电连接件182中的一者通过中介物104、RDL结构110及电连接件152电连接到管芯160B。相似地，尽管在图1G中未示出，然而电连接件182可通过中介物104、RDL结构110及电连接件152电连接到管芯160A。另外，电连接件182中的一者可电连接到接地平面130。
管芯160A可向天线垫120提供RF信号。举例来说，如图1G中所示，管芯160A依序通过电连接件152、导电图案150、导电图案144、导通孔142、导电线116c、导通孔114c、导电图案124及导电图案122向天线垫120提供RF信号。在一些实施例中，如图1G中所示，RF信号190通过天线腔135从天线垫120发射且通过穿过接地平面130的狭缝134而向上传输。RF信号190可为频率实质上大于约10GHz的信号。举例来说，RF信号190是频率实质上大于约100GHz的信号。在一些实施例中，天线垫120、导电图案122、124及接地平面130嵌置在RDL结构110中。因此，被导电图案122、124的侧壁环绕的天线腔135也嵌置在RDL结构110中。换句话说，半导体结构100可为具有用于RF向上传输的嵌置式天线腔的半导体封装。因此，具有天线腔135的半导体结构100可具有减小的大小。在一些实施例中，天线垫120、导电图案122、124及接地平面130与RDL结构110同时形成，且因此制造半导体结构100的成本和/或时间不会大幅增加。另外，可基于需求来调整中介物104的厚度。
在一些实施例中，天线腔135旁边的导电图案122被示出为沿着一个环形路径P排列的多个离散贯穿孔，然而，本公开并不仅限于此。换句话说，导电图案122可沿着多个环形路径排列。在一些实施例中，如图3A及图3B中所示，导电图案122a、122b包括沿着多个环形路径P1、P2排列的多个贯穿孔。在一些实施例中，第一群组的离散导电图案122a沿着第一环形路径P1排列，第二群组的离散导电图案122b沿着被第一环形路径P1环绕的第二环形路径P2排列，且环形路径P1、P2分别环绕区域AR。在一些实施例中，第一环形路径P1设置在第二环形路径P2与天线垫120的外围120p之间。在一些实施例中，第二群组的导电图案122b设置在第一群组的导电图案122a与区域AR之间。在一些实施例中，导电图案122a的直径(例如，宽度)相同于或不同于导电图案122b的直径(例如，宽度)。在一些实施例中，在与堆叠方向垂直的方向(例如第一方向D1或第二方向D2)上，第一群组的导电图案122a中的一者不与第二群组的导电图案122b中的一者交叠。因此，导电图案122a与导电图案122b可紧密排列。在此种实施例中，与仅设置导电图案122a或导电图案122b相比，导电图案122a与导电图案122b协作形成天线腔135的环绕侧壁。在一些实施例中，如图4中所示，在与堆叠方向垂直的方向(例如第一方向D1或第二方向D2)上，导电图案122a与导电图案122b彼此局部交叠。在替代实施例(未示出)中，在与堆叠方向垂直的方向(例如第一方向D1或第二方向D2)上，导电图案122a与导电图案122b彼此完全交叠。在此种实施例中，导电图案122a与导电图案122b彼此对准。
导电图案122可具有其他配置。举例来说，如图5中所示，导电图案122是环绕区域AR的环形结构。导电图案122沿着环形路径p连续地形成。在一些实施例中，导电图案122具有均匀的尺寸(即，宽度)。然而，本公开并不仅限于此。在替代实施例中，导电图案122具有不同的尺寸(即，宽度)。在一些实施例中，导电图案122的尺寸(即，宽度)介于从约0.1μm到约100μm的范围内。在替代实施例中，如图6及图7中所示，导电图案122是多个离散的壁形结构。在一些实施例中，如图6中所示，导电图案122(即，壁形结构)彼此隔开且沿着一个环形路径P排列。在一些实施例中，如图7中所示，第一群组的离散导电图案122a(即，壁形结构)沿着第一环形路径P1排列，且第二群组的离散导电图案122b(即，壁形结构)沿着被第一环形路径P1环绕的第二环形路径P2排列，且环形路径P1、P2分别环绕区域AR。因此，导电图案122a与导电图案122b可紧密排列。在此种实施例中，与仅设置导电图案122a或导电图案122b相比，导电图案122a与导电图案122b协作形成天线腔135的更有效的侧壁。在一些实施例中，导电图案122、122a、122b分别设置在天线垫120的一侧处。然而，本公开并不仅限于此。在一些实施例中，如图8中所示，导电图案122中的至少一者连续地设置在天线垫120的两个相邻的侧处。在替代实施例中，导电图案122中的至少一者连续地设置在天线垫120的三个相邻的侧处或四个相邻的侧处。
在一些实施例中，如图9A及图9B中所示，导电图案122仅被形成用于天线垫120与导电图案124之间的电连接。换句话说，导电图案122可不被排列成环绕天线垫120的区域AR。在此种实施例中，天线垫120与导电图案124之间的垂直距离相对小，且因此天线腔135由天线垫120、接地平面130及导电图案124的内侧壁形成。导电图案122可具有其他配置和/或排列。
图10示出根据一些实施例的形成半导体结构的方法。尽管所述方法被示出和/或阐述为一系列动作或事件，然而应理解，所述方法不限于所示次序或动作。因此，在一些实施例中，可以与所示次序不同的次序施行所述动作和/或可同时施行所述动作。此外，在一些实施例中，可将所示动作或事件细分成多个动作或事件，所述多个动作或事件可分次单独施行或与其他动作或子动作同时施行。在一些实施例中，可省略一些所示动作或事件，且可包括其他未示出的动作或事件。
在动作S200处，在中介物之上形成天线垫。图1B及图3A示出与动作S200的一些实施例对应的各种视图。
在动作S202处，在天线垫之上且沿着天线垫的外围形成至少一个第一导电图案。图1C、图2、图3A、图3B、图4、图5、图6、图7及图8示出与动作S202的一些实施例对应的各种视图。
在动作S204处，在所述至少一个第一导电图案之上形成接地平面，其中接地平面包括彼此隔开且与天线垫交叠的多个第二导电图案。图1D、图2、图3A、图3B、图4、图5、图6、图7及图8示出与动作S204的一些实施例对应的各种视图。
根据本公开的一些实施例，一种半导体结构包括天线垫、接地平面以及多个导通孔。接地平面位于所述天线垫之上，包括彼此隔开的多个第一导电图案。导通孔位于所述天线垫与所述接地平面之间，其中所述多个导通孔被排列成环绕所述天线垫的区域且电连接到所述天线垫，且所述多个第一导电图案与所述天线垫的所述区域交叠。
在一些实施例中，所述半导体结构还包括介电材料，所述介电材料对由所述天线垫的所述区域、所述接地平面及所述多个导通孔的内侧壁界定的天线腔进行填充。
在一些实施例中，所述多个导通孔包括沿着第一环形路径排列的多个第一导通孔及沿着第二环形路径排列的多个第二导通孔，且所述第一环形路径位于所述第二环形路径与所述天线垫的外围之间。
在一些实施例中，所述半导体结构还包括位于所述接地平面的所述多个第一导电图案之间的多个介电图案。
在一些实施例中，所述多个导通孔与所述天线垫直接接触。
在一些实施例中，所述半导体结构还包括位于所述多个导通孔与所述多个第一导电图案之间的第二导电图案，其中所述第二导电图案覆盖所述多个导通孔的一些部分且对所述多个导通孔的所述一些部分进行电连接。
根据本公开的一些实施例，一种半导体结构包括中介物、天线垫、至少一个第一导电图案、至少一个第二导电图案、接地平面以及至少一个管芯。天线垫位于所述中介物之上。至少一个第一导电图案沿着所述天线垫的外围设置。至少一个第二导电图案位于所述至少一个第一导电图案之上。接地平面位于所述至少一个第二导电图案之上，包括彼此隔开且与所述天线垫交叠的多个第三导电图案。至少一个管芯设置在所述接地平面之上且电连接到所述天线垫。
在一些实施例中，所述至少一个第一导电图案包括多个导通孔。
在一些实施例中，所述至少一个第一导电图案包括多个壁形结构。
在一些实施例中，所述至少一个第一导电图案包括沿着所述天线垫的所述外围连续地设置的壁形结构。
在一些实施例中，所述半导体结构还包括介电材料，所述介电材料填充在所述天线垫、所述接地平面、所述至少一个第一导电图案的侧壁及所述至少一个第二导电图案的侧壁之间的天线腔中。
在一些实施例中，所述半导体结构还包括重布线层结构，其中所述重布线层结构包括：第一导电线及第一介电层，所述第一介电层位于所述第一导电线及所述天线垫旁边；第一导通孔及第二介电层，所述第二介电层位于所述第一导通孔及所述至少一个第一导电图案旁边；第二导电线及第三介电层，所述第三介电层位于所述第二导电线及所述至少一个第二导电图案旁边；以及第三导电线及第四介电层，所述第四介电层位于所述第三导电线及所述多个第三导电图案旁边。
在一些实施例中，所述天线垫的顶表面与所述第一导电线的顶表面实质上共面，且所述天线垫的底表面与所述第一导电线的底表面实质上共面。
在一些实施例中，所述至少一个管芯通过所述至少一个第一导电图案及所述至少一个第二导电图案电连接到所述天线垫。
在一些实施例中，所述多个第三导电图案中的最外部第三导电图案的内侧壁与所述至少一个第二导电图案的内侧壁实质上齐平。
在一些实施例中，所述半导体结构还包括多个电连接件，其中所述多个电连接件与所述至少一个管芯设置在所述中介物的相对的侧处。
根据本公开的一些实施例，一种形成半导体结构的方法包括以下步骤。在中介物之上形成天线垫。在所述天线垫之上且沿着所述天线垫的外围形成至少一个第一导电图案。在所述至少一个第一导电图案之上形成接地平面，其中所述接地平面包括彼此隔开且与所述天线垫交叠的多个第二导电图案。
在一些实施例中，形成所述至少一个第一导电图案包括沿着所述天线垫的所述外围形成多个导通孔。
在一些实施例中，所述的方法还包括形成第三导电图案以覆盖所述至少一个第一导电图案的一些部分。
在一些实施例中，所述方法还包括：在所述天线垫、所述接地平面及所述至少一个第一导电图案的侧壁之间形成天线腔；以及在所述天线腔内填充介电材料。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、替代及变更。

Claims (10)

1.一种半导体结构，包括：
天线垫；
接地平面，位于所述天线垫之上，包括彼此隔开的多个第一导电图案；以及
多个导通孔，位于所述天线垫与所述接地平面之间，其中所述多个导通孔被排列成环绕所述天线垫的区域且电连接到所述天线垫，且所述多个第一导电图案与所述天线垫的所述区域交叠。
2.根据权利要求1所述的半导体结构，还包括介电材料，所述介电材料对由所述天线垫的所述区域、所述接地平面及所述多个导通孔的内侧壁界定的天线腔进行填充。
3.根据权利要求1所述的半导体结构，其中所述多个导通孔包括沿着第一环形路径排列的多个第一导通孔及沿着第二环形路径排列的多个第二导通孔，且所述第一环形路径位于所述第二环形路径与所述天线垫的外围之间。
4.根据权利要求1所述的半导体结构，还包括位于所述接地平面的所述多个第一导电图案之间的多个介电图案。
5.根据权利要求1所述的半导体结构，其中所述多个导通孔与所述天线垫直接接触。
6.根据权利要求1所述的半导体结构，还包括位于所述多个导通孔与所述多个第一导电图案之间的第二导电图案，其中所述第二导电图案覆盖所述多个导通孔的一些部分且对所述多个导通孔的所述一些部分进行电连接。
7.一种半导体结构，包括：
中介物；
天线垫，位于所述中介物之上；
至少一个第一导电图案，沿着所述天线垫的外围设置；
至少一个第二导电图案，位于所述至少一个第一导电图案之上；
接地平面，位于所述至少一个第二导电图案之上，包括彼此隔开且与所述天线垫交叠的多个第三导电图案；以及
至少一个管芯，设置在所述接地平面之上且电连接到所述天线垫。
8.根据权利要求7所述的半导体结构，其中所述至少一个第一导电图案包括多个导通孔。
9.一种形成半导体结构的方法，包括：
在中介物之上形成天线垫；
在所述天线垫之上且沿着所述天线垫的外围形成至少一个第一导电图案；以及
在所述至少一个第一导电图案之上形成接地平面，其中所述接地平面包括彼此隔开且与所述天线垫交叠的多个第二导电图案。
10.根据权利要求9所述的方法，其中形成所述至少一个第一导电图案包括沿着所述天线垫的所述外围形成多个导通孔。
CN202111150670.8A 2021-04-09 2021-09-29 半导体结构及其形成方法 Pending CN114883197A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163172714P 2021-04-09 2021-04-09
US63/172,714 2021-04-09
US17/361,269 US20220328952A1 (en) 2021-04-09 2021-06-28 Semiconductor structures and method of forming the same
US17/361,269 2021-06-28

Publications (1)

Publication Number Publication Date
CN114883197A true CN114883197A (zh) 2022-08-09

Family

ID=82666988

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111150670.8A Pending CN114883197A (zh) 2021-04-09 2021-09-29 半导体结构及其形成方法

Country Status (3)

Country Link
US (1) US20220328952A1 (zh)
CN (1) CN114883197A (zh)
TW (1) TW202240814A (zh)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9740079B1 (en) * 2016-10-28 2017-08-22 National Technology & Engineering Solutions Of Sandia, Llc Integrated optical transceiver with electronically controlled optical beamsteering
US11024979B2 (en) * 2017-09-29 2021-06-01 Taiwan Semiconductor Manufacturing Co., Ltd. 3D IC antenna array with laminated high-k dielectric
US10672728B2 (en) * 2018-09-27 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package
US11049824B2 (en) * 2019-10-17 2021-06-29 Viasat, Inc. Antenna apparatus with integrated antenna array and low loss multi-layer interposer

Also Published As

Publication number Publication date
US20220328952A1 (en) 2022-10-13
TW202240814A (zh) 2022-10-16

Similar Documents

Publication Publication Date Title
US10153239B2 (en) Antennas and waveguides in InFO structures
TWI708363B (zh) 封裝、半導體封裝及封裝結構的形成方法
JP6297126B2 (ja) パッケージ、および、その伝送線の形成方法
CN111799227B (zh) 半导体器件及其形成方法
US11348886B2 (en) Integrated fan-out package
US11145633B2 (en) Semiconductor package and manufacturing method thereof
US11635566B2 (en) Package and method of forming same
US12027478B2 (en) Manufacturing method of semiconductor structure
US20230387049A1 (en) Antenna Apparatus and Method
US20240096827A1 (en) Semiconductor device and method
US11749625B2 (en) Semiconductor structure including one or more antenna structures
CN114883197A (zh) 半导体结构及其形成方法
CN220510028U (zh) 封装结构与封装
CN221008932U (zh) 天线装置
US11955423B2 (en) Semiconductor device and method
CN113675161B (zh) 封装结构及其形成方法
US20240072443A1 (en) Dual band fan out device and method
US20230266528A1 (en) Package and method of forming same
KR20210147850A (ko) 반도체 패키지 및 이를 제조하는 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication