CN114859341A - 同步电路、数据处理芯片及雷达 - Google Patents

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Abstract

本发明实施例提供一种同步电路、数据处理芯片及雷达。同步电路配置为接收TDC异步输出的数据信号并将数据信号同步输出，其包括同步模块和先进先出模块。同步模块包括第一组存储器，同步模块基于TDC产生的第一触发信号而将数据信号循环地输入到第一组存储器中的相应存储器，第一触发信号的频率为第一频率，以及控制第一组存储器以第二频率输出数据信号，第二频率小于第一频率；先进先出模块包括第二组存储器，用于写入第一组存储器输出的数据信号。本发明实施例的技术方案可以通过较低的第二频率输出数据信号，从而降低了电路的功耗、系统设计的复杂程度和器件的工艺要求等。

Description

同步电路、数据处理芯片及雷达
技术领域
本发明涉及信号处理技术领域，尤其涉及同步电路、数据处理芯片及雷达。
背景技术
时间数字转换器(Time to Digital Convert，TDC)作为一种专用时间间隔量化的器件，是目前实现时间间隔测量技术的主要途径。目前常用的异步采样TDC基于事件触发的异步模式而输出数据信号，这些数据信号需要先与系统时钟信号同步，然后再进行处理。
在与系统时钟信号同步时，通常基于时钟信号触发对TDC异步输出的数据进行同步采样；为了避免数据丢失，时钟信号的采样频率需要大于TDC的最大吞吐率。但是，TDC具有皮秒量级的分辨率，通过高频时钟信号对具有高吞吐率的数据信号进行数据同步，使得电路的功耗、系统设计的复杂程度和器件的工艺要求都很高。
发明内容
本发明解决的技术问题包括需要用高频时钟信号对具有高吞吐率的数据信号进行同步等。
为解决上述技术问题，本发明实施例提供一种同步电路，其配置为接收TDC异步输出的数据信号并将数据信号同步输出，并且包括同步模块和先进先出模块。
同步模块包括第一组存储器，同步模块基于TDC产生的第一触发信号而将数据信号循环地输入到第一组存储器中的相应存储器，第一触发信号的频率为第一频率，以及控制第一组存储器以第二频率输出数据信号，第二频率小于第一频率。
先进先出模块包括第二组存储器，用于写入第一组存储器输出的数据信号。
可选地，第一组存储器中存储器的个数为x，与TDC连接的光电探测器的个数为y，其中，x和y均为正整数，并且x≥y。
可选地，同步电路包括格雷码计数器，其输入端接收第一触发信号，并且适于基于第一触发信号而产生格雷码，同步模块包括控制逻辑模块，其输入端连接格雷码计数器而输出端连接第一组存储器，并且适于接收格雷码而产生第一控制信号以循环地选通第一组存储器中的相应存储器以将数据信号写入其中。
可选地，如果第一组存储器中存储器的个数小于2的M次方而不小于2的M-1次方，则格雷码的位数等于M；如果第一组存储器中存储器的个数等于2的M次方，则格雷码的位数等于M+1。
可选地，控制逻辑模块适于将格雷码转换成独热码，并且基于独热码产生第一控制信号。
可选地，独热码的位数与第一组存储器中依次排列的存储器一一对应，独热码中某一位为1而其余位为0，其中为1的位所对应的存储器选通。
可选地，格雷码计数器的每一次计数使得独热码中的1向后移动一位或者自最后一位移动至第一位。
可选地，同步模块包括延迟模块，其输入端接收第一触发信号而输出端连接第一组开关的输入端，并且适于使第一触发信号延时而产生第二触发信号，其中，第一组开关适于选通第一组存储器中的相应存储器以写入数据信号。
可选地，第二组存储器包括多个集合，每个集合包括一个或者若干个依次连接以传输数据信号的存储器，并且每个集合的输入端与第一组存储器的输出端一一对应，以写入第一组存储器输出的数据信号。
可选地，同步电路包括格雷码计数器，先进先出模块包括写入控制模块，其输出端连接第二组存储器，并且适于接收格雷码计数器输出的格雷码而产生第二控制信号，选通相应的集合以将第一组存储器输出的数据信号写入其中。
可选地写入控制模块适于以第二频率对格雷码计数器进行采样，基于当次采样信号和前次采样信号确定当次第一组存储器写入数据信号的写入地址、以及控制第二组存储器中与写入地址对应的存储器写入第一组存储器输出的数据信号。
可选地先进先出模块的写入时钟信号的频率为第二频率。
可选地，先进先出模块包括均连接于格雷码计数器的二个采样器，其适于以第二频率从格雷码计数器分别获取当前一拍格雷码和上一拍格雷码，写入控制模块适于基于当前一拍格雷码和上一拍格雷码的差确定第一组存储器中写入数据信号的写入地址并且产生第二控制信号以控制与写入地址对应的、第二组存储器中相应存储器的选通。
可选地，第一组存储器的写入地址与第二组存储器写入数据信号分别由同一时钟信号的不同跳边沿触发。
可选地，第一组存储器的写入地址由同步模块的第一读出时钟信号的跳边沿触发，第二组存储器写入数据信号由先进先出模块的写入时钟信号的跳边沿触发，第一读出时钟信号和写入时钟信号具有相同的频率和固定的相位差。
可选地，先进先出模块包括读出控制模块，其输入端连接写入控制模块，读出控制模块适于获取写入控制模块输出的、第二组存储器写入数据信号的写入地址。
可选地，读出控制模块响应于先进先出模块的第二读出时钟信号获取第二组存储器的写入地址，第二读出时钟信号的频率是写入时钟信号的频率的N倍，N为正整数。
可选地，先进先出模块包括选择器，其输入端适于接收第二组存储器中每个集合输出的数据信号，控制端连接读出控制模块的输出端以接收其输出的写入地址，从而适于基于写入地址而控制相应存储器输出数据信号，其中，对于第二组存储器中的每个集合，如果其第一个存储器接收到数据信号，则除每个集合中最后一个存储器外的每一个存储器之前保存的数据依次输出到其后面的一个存储器保存。
可选地，先进先出模块包括第三存储器，其输入端连接选择器的输出端，并且适于基于第二读出时钟信号而将选择器输出的数据信号写入其中。
本发明实施例还提供一种数据处理芯片，包括TDC和上述同步电路。其中，TDC适于与一个或多个光电探测器配合，接收光电探测器的电信号并生成相应的数据信号；同步电路与TDC相连、接收TDC异步输出的数据信号、并且将异步输出的数据信号同步输出。
本发明实施例还提供一种雷达，包括发射模块、接收模块、TDC和上述同步电路。其中，发射模块适于发出探测光束；接收模块包括一个或多个光电探测器，适于接收探测光束被目标物反射的回波光束，并转换为电信号；TDC适于与一个或多个光电探测器配合，接收光电探测器的电信号并生成相应的数据信号；同步电路与TDC相连、接收TDC异步输出的数据信号、并且将异步输出的数据信号同步输出。
与现有技术相比，本发明实施例的技术方案具有有益的技术效果。
例如，在本发明实施例的技术方案中，同步模块基于TDC产生的第一触发信号(其具有第一频率)而将数据信号循环地输入到第一组存储器中的相应存储器，并且控制第一组存储器以第二频率输出数据信号，其中，第二频率小于第一频率；对于TDC异步输出的、具有高吞吐率的数据信号，如具有高于1GHz吞吐率的数据信号、或者具有高瞬时吞吐率且低平均吞吐率的数据信号，可以通过较低的第二频率输出数据信号，从而降低了电路的功耗、系统设计的复杂程度和器件的工艺要求等。
附图说明
图1为本发明实施例中数据处理芯片的电路结构的示意图；
图2为本发明实施例中SPAD、TDC和同步电路工作的时序图；
图3为本发明实施例中同步电路的结构示意图；
图4为本发明实施例中一个具体同步电路的结构示意图；
图5为本发明实施例中第一组存储器写入数据信号的时序图；
图6为本发明实施例中第一组存储器读出数据信号的时序图；
图7本发明实施例中FIFO模块写入和读出数据信号的时序图；
图8为本发明实施例中另一个具体同步电路的结构示意图；
图9为本发明实施例中又一个具体同步电路的结构示意图。
具体实施方式
为使本发明实施例的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例进行详细说明。
本发明实施例提供一种数据处理芯片。
如图1和2示意，数据处理芯片100的电路结构包括TDC 130和同步电路200，其在工作时具有相应的时序。
TDC 130可以与一个或多个光电探测器配合，以接收光电探测器的电信号，并且基于该电信号生成相应的数据信号。
TDC 130可以对多相位时钟进行采样，输出量化的时间信息。在本实施例中，采用压控振荡器(Voltage Controlled Oscillator，VCO)140提供多相位时钟。
光电探测器可以包括单光子雪崩二极管(Single Photon Avalanche Diode，SPAD)。在激光测距应用中，单个SPAD器件作为像素的方案会带来明显的噪声干扰，难以将暗计数、环境光等噪声因素与有效信号区分开，相对应用效果会差一些。因此，通常将多个SPAD器件作为一个像素，即多个SPAD输出端并联至一个TDC，通过后续信号处理过程中的条件判断，可以实现噪声的滤除，能更准确地获得有效信号。同时，多个像素以一定的阵列排布，组成面阵SPAD(s)探测器。
图1示意了由四个SPAD组成的一个像素110，多个点线框示意了多个像素以一定的阵列排布，如排列为线性阵列或矩形阵列。
在本实施例中，像素110中的多个SPAD分别与前端电路120电连接，具体地，前端电路120包括淬灭电路(未图示)和复位电路(未图示)。光子到达之前，SPAD上的反向偏压大于击穿电压，此时处于待检测状态；一旦有光子到达SPAD，激发光生载流子，载流子在内电场的作用下被引导至雪崩倍增区，便能触发雪崩，淬灭电路在SPAD两端产生压降，SPAD两端电压被降至击穿电压以下，雪崩被淬灭。之后，复位电路对SPAD两端充电，使SPAD恢复到待检测状态，继续对下一个光子进行探测。淬灭电路和复位电路与SPAD一一对应，对每个SPAD的淬灭和复位进行独立控制。
SPAD触发雪崩之后，产生高电平脉冲SPADi，例如，图2示意了一定时间内的四个高电平脉冲SPAD1、SPAD2、SPAD3、SPAD4。
前端电路120基于高电平脉冲SPADi产生初始触发信号TRG，TRG中每个脉冲的宽度都很窄，例如约1纳秒(ns)。TRG为非连续的异步脉冲信号。
一个TRG的脉冲可能对应一个、二个或者多个SPAD触发的雪崩。
如图1和2所示，前端电路120响应于像素110中SPAD雪崩后产生的SPAD1信号中第一个脉冲而产生TRG的第一个脉冲，响应于像素110中SPAD雪崩后产生的SPAD2信号中第一个脉冲而产生TRG的第二个脉冲，响应于像素110中SPAD雪崩后产生的SPAD3中第一个脉冲而产生TRG的第三个脉冲。因为SPAD4中第一个脉冲的上升沿位于TRG的第三个脉冲的持续时间内，因此未再形成一个新的TRG脉冲。
前端电路120还输出关于光子个数的信号(Photon count)，其表示在TRG的一个脉冲持续时间内被触发的SPAD的个数(Cnt)。例如，Cnt等于1表示在TRG的一个脉冲持续时间内被触发的SPAD的个数为1，Cnt等于2表示在TRG的一个脉冲持续时间内被触发的SPAD的个数为2。
TRG的上升沿可以触发TDC 130对压控振荡器140产生的多相位时钟信号进行采样，输出时间信息Time。
如图2所示，量化的时间信息通过T0、T1、T2、T3等表示。
同步电路200与TDC 130相连、接收TDC 130异步输出的数据信号、并且将异步输出的数据信号同步地输出。
如图3所示，同步电路200包括同步模块(SYNC模块)210和先进先出模块(FIFO模块)220。
同步电路200接收TDC异步输出的数据信号(TDC_DATA_IN)，其包括关于光子个数的信号(Photon count)和关于量化时间的信号(Time)。
TDC基于TRG产生第一触发信号，即写脉冲信号(Event driven write，EDW)。与TRG类似，EDW也是非连续的异步脉冲信号，其用于将TDC异步输出的数据信号异步地写入同步电路200中。
FIFO模块220还接收第二读出时钟信号(RCK2)，并且基于该读出时钟信号将异步写入到FIFO模块中的数据信号同步地读出来而作为同步数据信号(Sync Data)，其包括同步的光子个数信号(Photon count SYNC)和同步的量化时间信号(Time)。
FIFO模块220还接收空标志信号(Empty flag)，如果其为低电平，则FIFO模块中的数据信号允许读出，否则FIFO模块220中的数据信号不允许读出。在数据信号从FIFO模块220内读完而其中没有数据信号(即读空)时，将空标志信号置为高电平。
在本发明的实施例中，SYNC模块210包括第一组存储器211，SYNC模块210接收TDC产生的EDW(其具有第一频率)，基于该信号将数据信号TDC_DATA_IN循环地输入到第一组存储器211中的相应存储器。
具体而言，可以将第一组存储器211中的所有存储器排序，然后基于EDW将数据信号TDC_DATA_IN依次输入到各个存储器，当每个存储器都接收到一个数据信号TDC_DATA_IN时，就完成了一个周期的数据信号输入；可以重复该一个周期的数据信号输入，从而将数据信号TDC_DATA_IN循环地输入到第一组存储器211中的相应存储器。
可以控制第一组存储器211以第二频率将数据信号读出，并且写入至FIFO模块220，其中，第二频率小于第一频率。
第一组存储器211中的存储器(Reg)为可存储数据的任意装置，例如为D型触发器(D type flip-flop，DFF)。
SPAD对于激光雷达常用探测光波段的光子探测效率(Photon detectionefficiency，PDE)较低，一次探测时间内可能只发生少数几次触发，即图2所示的高电平脉冲SPADi及对应的TRG的脉冲之间有较大的时间间隔。但TDC具有极高的精度，如ps量级的时间分辨率，能够分辨时间间隔为ps量级的两个TRG脉冲并输出相应的数据，最高瞬时频率可达到1GHz。在本实施例中，第一频率表示TDC产生触发的最高频率，或者称为TDC的吞吐率。
如图4所示，同步电路200可以为具体实施例的同步电路300。其中，同步电路300包括SYNC模块310和FIFO模块320。
第一组存储器311可以包括若干个存储器。
同步电路300可以包括格雷码计数器(Gray Counter)330，其输入端接收EDW，并且可以基于EDW而产生格雷码(Gray code)。
SYNC模块310可以包括控制逻辑模块340，其输入端连接格雷码计数器330、输出端连接第一组存储器311，并且可以接收格雷码而产生第一控制信号以循环地选通第一组存储器311中的相应存储器，从而将数据信号写入其中。
一个像素可以包含P个SPAD，P为正整数；每个SPAD触发雪崩的最高瞬时频率以及对应的TRG的最高瞬时频率都很大，例如1GHz。但是，该像素在一个SPAD死时间(Dead time)的时间段内最多出现P个TRG，产生P个时间戳(Timestamp)。例如，一个像素包含4个SPAD，假设各SPAD的dead time均为10ns，则在10ns内最多出现4个TRG，产生4个Timestamp。
因此，可以使第一组存储器311中存储器的个数(即第一深度)大于或等于P，从而可以用一个频率不小于SPAD dead time所对应的频率、但远小于上述最高瞬时频率的慢速时钟信号对具有很高瞬时频率的Timestamp进行同步。
在具体实施中，可以设置第一组存储器311中存储器的个数为x，与TDC连接的一个像素中光电探测器的个数为y，x和y应满足x≥y，其中，x和y均为正整数。
第一组存储器311中x个存储器各自的输入端分别与TDC的数据输出端连接，各自的使能端分别通过第一组开关312中的相应开关接收控制逻辑模块340输出的第一控制信号，例如，SEL<a1>、SEL<a2>、……、SEL<ax>；在图4中，第一控制信号示意为SEL<1>、SEL<2>、SEL<3>、SEL<4>。
SYNC模块310可以包括延时模块(Delay)350，其输入端接收EDW而输出端连接第一组开关312的输入端，并且可以使EDW延时而产生第二触发信号，其中，第一组开关312可以选通第一组存储器311中的相应存储器，从而相应存储器可以响应于第二触发信号以写入数据信号。
基于循环方式，控制逻辑模块340每次输出一个高电平，以使第一组开关312中的一个开关闭合，从而将TDC输出的数据信号循环地异步输入到第一组存储器311中需要写入的存储器中。
具体而言，第一组存储器311中存储器的第一深度为x，在一个EDW对应的数据信号写入第i个存储器后，下一个EDW对应的数据信号则写入第i+1个存储器；而在一个EDW对应的数据信号写入第x个存储器后，下一个EDW对应的数据信号则写入第1个存储器。
对于一个其中SPAD个数不超过x的像素，通过该循环方式，在一个SPAD的deadtime的时间段内，第一组存储器311中的一个存储器最多进行一次异步写入，该一次异步写入的数据可以在一个SPAD的dead time的时间段内被读出以及写入到FIFO模块320，使得该一个存储器不会同时保存二个EDW所对应的二个数据信号，也使得FIFO模块320不会漏读数据信号。
以下具体描述该循环方式。
EDW信号的跳变沿(例如上升沿)驱动格雷码计数器330进行翻转，控制逻辑模块340可以将格雷码计数器输出的格雷码转换成独热码(One hot code)，例如通过控制逻辑模块340中的格雷码-独热码译码器译码然后转换成独热码。控制逻辑模块340可以基于独热码产生第一控制信号。
独热码的位数与第一组存储器311中依次排列的存储器一一对应，独热码中某一位为“1”而其余位为“0”，其中为“1”的位所对应的存储器选通，为“0”的其余位所对应的存储器未选通。
格雷码计数器330的每一次翻转或者计数使得独热码中的“1”向后移动一位或者自最后一位移动至第一位，从而可以通过循环方式控制第一组存储器311中的各存储器被循环地选通。
在图4所示的实施例中，第一组存储器的第一深度为4，格雷码计数器330具有3bit，独热码为4位。
格雷码和独热码的对应关系可以如表1所示；也可以具有其他对应关系，其满足关于格雷码和独热码的上述要求。
在表1中，独热码1000、0100、0010、0001中的“1”分别对应第一组存储器中第1、2、3、4个存储器。
表1
格雷码 独热码
000 1000
001 0100
011 0010
010 0001
110 1000
111 0100
101 0010
100 0001
第一控制信号可以使第一组存储器311中独热码为“1”的位所对应的存储器的开关闭合，将其使能端的使能(enable)信号拉高至高电平，从而向该存储器写入数据信号。
如图5所示，当第一个EDW所对应的、第一控制信号的第一个脉冲到来时，第一存储器的使能信号降低至低电平，第二存储器的使能信号拉高至高电平,此时，第一存储器未选通，第二存储器选通，从而可以向第二存储器写入数据信号；当第二个EDW所对应的、第一控制信号的第二个脉冲到来时，第二存储器的使能信号降低至低电平，第三存储器的使能信号拉高至高电平，此时，第二存储器未选通，而第三存储器选通，从而可以向第三存储器写入数据信号；当第三个EDW所对应的、第一控制信号的第三个脉冲到来时，第三存储器的使能信号降低至低电平，第四存储器的使能信号拉高至高电平，此时，第三存储器未选通，而第四存储器选通，从而可以向第四存储器写入数据信号；当第四个EDW所对应的、第一控制信号的的第四个脉冲到来时，第四存储器的使能信号降低至低电平，第一存储器的使能信号拉高至高电平，此时，第四存储器未选通，而第一存储器选通，从而可以向第一存储器写入数据信号。
通过该方式，可以在第一组存储器的4个存储器之间循环地写入数据信号；类似地，当第一组存储器311具有其他个数的存储器时，也可以通过类似的方式在各存储器之间循环地写入数据信号。
如图4所示，FIFO模块320包括第二组存储器321，其用于写入第一组存储器311输出的数据信号。
第二组存储器321中的存储器(Reg)为可存储数据的任意装置，例如为D型触发器(D type flip-flop，DFF)。
第二组存储器321可以包括多个集合，每个集合包括一个或者若干个依次连接以传输数据信号的存储器，并且每个集合的输入端与第一组存储器311的输出端一一对应，以写入第一组存储器311中相应存储器输出的数据信号。
对于每个集合，如果其第一个存储器从集合的输入端接收到数据信号，则除该集合中最后一个存储器外的每一个存储器之前保存的数据依次输出到其后面的一个存储器保存。
在一些实施例中，第二组存储器321可以呈阵列布置，阵列的每一行分别对应一个集合。
如图4所示，第二组存储器321呈阵列布置，包括4个存储器，其中，每一行作为一个集合而包括1个存储器。
FIFO模块320包括写入控制模块322。
第二组存储器321中各自的输入端分别与第一组存储器311中相应的存储器连接，各自的使能端分别通过第二组开关322中的相应开关接收写入控制模块322输出的第二控制信号，例如，SEL<b1>、SEL<b2>、……、SEL<bz>；在图4中，第二控制信号示意为SEL<5>、SEL<6>、SEL<7>、SEL<8>。
可以基于第二控制信号选通第二组存储器321中相应的集合，从而将第一组存储器311输出的数据信号写入其中。
写入控制模块322以第二频率检测第一写入地址，即，检测第一组存储器写入数据信号的存储器位置。在一个具体实施例中，写入控制模块322对格雷码计数器330进行采样，基于当次采样信号和前次采样信号确定当次第一组存储器写入数据信号(即在前次采样之后到当次采样时写入第一组存储器的数据信号)的第一写入地址，该第一写入地址为已写入数据信号的、第一组存储器中相应存储器的地址；并且控制第二组存储器321中与第一写入地址对应的存储器写入第一组存储器输出的数据信号。
具体而言，FIFO模块320可以包括均连接于格雷码计数器330的二个采样器323、324，其以第二频率从格雷码计数器330分别获取当前一拍格雷码和上一拍格雷码，写入控制模块322可以基于当前一拍格雷码和上一拍格雷码的差确定第一组存储器311中已写入数据信号的第一写入地址并且产生第二控制信号以控制与第一写入地址对应的、第二组存储器321中相应存储器的选通，例如，选通第二组存储器321中若干集合。
检测第一写入地址和/或FIFO模块320的写入时钟信号的频率可以为第二频率。
虽然可以用M位格雷码的不同值分别对应第一组存储器311中2的M次方个存储器，但是，对于当前一拍格雷码和上一拍格雷码之间有0个存储器需要写入数据信号、以及2的M次方个存储器需要写入数据信号这二种情形，M位格雷码无法区分。
为了区分上述二种情形，可以对格雷码的位数进行设置。例如，如果第一组存储器311中存储器的个数小于2的M次方而不小于2的M-1次方，则格雷码的位数等于M；如果第一组存储器中存储器的个数等于2的M次方，则格雷码的位数等于M+1。
在图6所示的实施例中，格雷码计数器330具有3bit，独热码为4位。
在一些实施例中，检测第一写入地址与第二组存储器写入数据信号(即将第一组存储器中与第一写入地址对应的存储器的数据信号读出并写入第二组存储器中与第一写入地址各自对应的集合)分别由同一时钟信号的不同跳边沿触发，从而可以将SYNC模块310内异步写入的数据信号同步地读出至FIFO模块320。
下面结合图7对该实施例的控制时序作具体说明。
在第一读出时钟信号的下降沿F1，通过二个采样器323、324分别获取当前一拍格雷码(如011)和上一拍格雷码(如000)，根据当前一拍格雷码和上一拍格雷码的差以及格雷码与独热码的对应关系可以确定第一写入地址，如第一组存储器311中的第二、第三存储器发生数据信号的写入；并且将第二组存储器321中与第一写入地址对应的存储器集合的时钟端口(如与上述第二、第三存储器对应的集合的时钟端口CK2、CK3)设置为高电平，从而处于可写入状态。
接着，在第一读出时钟信号的上升沿R1，通过第二控制信号将与第一写入地址对应的、第二组存储器321中的相应集合(如与上述第二、第三存储器对应的集合)选通，从而将第一组存储器311中的第二、第三存储器数据信号读出，并写入至第二组存储器中的相应集合。
在第一读出时钟信号的下降沿F2，通过二个采样器323、324分别获取当前一拍格雷码(如010)和上一拍格雷码(如011)，根据当前一拍格雷码和上一拍格雷码的差以及格雷码与独热码的对应关系可以确定第一写入地址，如第一组存储器311中第四存储器发生数据信号的写入；并且将第二组存储器321中与第一写入地址对应的集合的时钟端口(如与上述第四存储器对应的集合的时钟端口CK4)设置为高电平，从而处于可写入状态。
接着，在第一读出时钟信号的上升沿R2，通过第二控制信号将与第一写入地址对应的、第二组存储器321中的相应集合(如与上述第四存储器对应的集合)选通，从而将第一组存储器311中的第四存储器数据信号读出，写入第二组存储器中的相应集合。
在第一读出时钟信号的下降沿F3，通过二个采样器323、324分别获取当前一拍格雷码(如110)和上一拍格雷码(如010)，根据当前一拍格雷码和上一拍格雷码的差以及格雷码与独热码的对应关系可以确定第一写入地址，如第一组存储器311中第一存储器发生数据信号的写入；并且将第二组存储器321中与第一写入地址对应的集合的时钟端口(如与上述第一存储器对应的集合的时钟端口CK1)设置为高电平，从而处于可写入状态。
接着，在第一读出时钟信号的上升沿R3，通过第二控制信号将与第一写入地址对应的、第二组存储器321中的相应集合(如与上述第一存储器对应的集合)选通，从而将第一组存储器311中的第一存储器数据信号读出，写入第二组存储器中的相应集合。
在另一些实施例中，检测第一写入地址由SYNC模块310的第一读出时钟信号(RCK1)的跳边沿触发，第二组存储器写入数据信号由FIFO模块320的写入时钟信号的跳边沿触发，第一读出时钟信号和写入时钟信号具有相同的频率和固定的相位差，从而可以将SYNC模块310异步写入的数据同步地读出至FIFO模块320。
具体而言，在第一读出时钟的上升沿或者下降沿，写入控制模块322检测第一写入地址，并输出第二控制信号以控制第二存储器321中相应集合的选通。在写入时钟的上升沿或者下降沿，将第一组存储器中的数据信号读出并写入第二存储器321相应集合。
FIFO模块320可以包括读出控制模块325，其输入端连接写入控制模块322，读出控制模块325可以获取写入控制模块322输出的、第二组存储器写入数据信号的第二写入地址(为写入数据信号的、第二组存储器中相应集合的地址)。
读出控制模块325响应于FIFO模块320的第二读出时钟信号(RCK2)获取第二组存储器321的第二写入地址。
在第二读出时钟信号的上升沿或者下降沿，读出控制模块325读出第二写入地址。读出控制模块325可以将第二写入地址输出到选择器326。
在一个具体实施例中，空标志信号为低电平时，读出控制模块325在第二读出时钟信号的上升沿或者下降沿读出第二写入地址。从而避免在空标志信号为高电平、即第二组存储器中没有数据信号的情况下进行第二写入地址的获取和输出，从而节约系统功耗。
以下结合图7所示的实施例进行描述。
在写入时钟信号的第一个上升沿，第2、3集合选通；在写入时钟信号的第二个上升沿，第1、2、4集合选通；在写入时钟信号的第三个上升沿，第3、4集合选通。
在写入时钟信号的第一个下降沿，将数据信号写入第1、2、4集合(对应“1101”)，其中，集合或者通道(Channel)的个数为3(对应“011”)；在写入时钟信号的第二个下降沿，将数据信号写入第3、4集合(对应“0011”)，其中，集合或者通道的个数为2(对应“010”)。
在第二读出时钟信号的上升沿并且空标志信号为低电平时，先后有多个读出操作Ra、Rb、Rc、Rd、Re、Rf、Rg，分别读出第二写入地址，所读出的地址(Read address)依次为第2、3、4、1、2、3、4集合(分别对应“0100”、“0010”、“0001”、“1000”、“0100”、“0010”、“0001”)的地址。
FIFO模块320可以包括选择器(Sel)326，其输入端可以接收第二组存储器321中每个集合输出的数据信号，控制端连接读出控制模块325的输出端以接收其输出的第二写入地址，从而可以基于该第二写入地址接收第二组存储器321中的相应集合输出数据信号。
FIFO模块320可以包括第三存储器327，其输入端连接选择器326的输出端，并且可以基于第二读出时钟信号而将选择器326输出的数据信号写入其中。
例如，在第二读出时钟信号的上升沿或者下降沿，第三存储器327接收并且写入选择器326输出的数据信号。
可以判断第二组存储器321中的数据量，当其中所有存储器的数据读空时，将空标志信号拉高至高电平，从而不允许读出数据信号。
为了降低在读出时数据信号的丢失概率，可以将第二读出时钟的频率设置为大于或等于写入时钟的频率的N倍，其中，N为正整数。
例如，N的值取决于第二组存储器321每个集合所包含的存储器的个数。如图4所示的同步电路300，第二组存储器321的每个集合仅包含一个存储器，此时N＝4，如图7所示，第二读出时钟RCK2的频率是写入时钟WCK的4倍，进而保证在每个集合的存储器再次发生数据写入之前将其中的数据读出，避免数据覆盖或丢失。
如图8所示，同步电路200可以为具体实施例的同步电路400，其包括与同步电路300类似的部件并且可以实现类似的功能；其中，同步电路400中的各个部件通过同步电路300中类似部件的标记增加100来标识。
本实施例中相关部件的功能、位置关系和信号连接关系等可以参考同步电路300中类似部件的描述，除非另外指出。
具体而言，不同于同步电路300，第二组存储器421包括8个存储器，其中，每一个集合包括2个存储器。
对于同步电路400，可设置N＝2，即第二读出时钟RCK2的频率是写入时钟WCK的2倍。写入控制模块422选通某一集合时，第一组存储器411中的数据信号写入集合中与之相连的存储器；而该集合再次选通时，前次写入了数据信号的存储器将数据信号读出并写入该集合中的另一个存储器，前次写入数据信号的存储器因为数据信号读出而可以进行再次写入。因此，与同步电路300相比，同步电路400的第二读出时钟RCK2的频率可降低至写入时钟WCK的2倍。
如图9所示，同步电路200可以为具体实施例的同步电路500，其包括与同步电路300类似的部件并且可以实现类似的功能；其中，同步电路500中的各个部件通过同步电路300中类似部件的标记增加200来标识。
本实施例中相关部件的功能、位置关系和信号连接关系等可以参考同步电路300中类似部件的描述，除非另外指出。
具体而言，不同于同步电路300，第二组存储器521包括16个存储器，其中，每一个集合包括4个依次相连的存储器。
对于同步电路500，可设置N＝1，即第二读出时钟RCK2的频率等于写入时钟WCK的频率。写入控制模块522选通某一集合时，第一组存储器511中的数据信号写入集合中与之相连的存储器；而该集合再次选通时，数据信号可以在该集合中的存储器中依次传输，位于集合前端的存储器因为数据信号读出而可以进行再次写入。因此，与同步电路300相比，同步电路500的第二读出时钟RCK2的频率可以等于写入时钟WCK的频率，数据信号在集合中的4个存储器中依次传输并缓存，在4个存储器中均存储了数据信号时及时触发数据信号读出即可避免数据覆盖或丢失。
在本发明的各实施例中，第二组存储器中存储器的个数(即第二深度)可以不同，例如，第二组存储器321的第二深度为4，第二组存储器421的第二深度为8，第二组存储器521的第二深度为16。第二组存储器的第二深度越大、或者第二组存储器中每个集合所包含的存储器的个数越多，则第二读出时钟信号的频率越低，从而降低了同步电路和数据处理芯片的功耗。
在现有技术中，例如对于包括TDC的雷达，异步输出的速率具有高瞬时吞吐率、低平均吞吐量的特性，即，在激光回波到来时检测到密集的触发信号和相应的时间戳信息，而在其余时间产生的触发信号和时间戳信息则很少；为了避免数据丢失，采样频率需要大于TDC的吞吐率，功耗和运算量都很大。
在本发明实施例的技术方案中，于TDC和FIFO模块220之间设置SYNC模块210、310、410、510，在一个SPAD的dead time的时间段内，可以将数据信号TDC_DATA_IN循环地写入第一组存储器211、311、411、511，并且可以基于第一读出时钟信号读出，该读出的频率小于TDC的吞吐率，从而可以提高数据的处理效率，并且可以降低电路的功耗、系统设计的复杂程度和器件的工艺要求等。
本发明实施例还提供一种雷达，其包括发射模块、接收模块、TDC和上述同步电路200、300、400、500。
发射模块可以发出探测光束；接收模块可以包括一个或多个光电探测器，可以接收探测光束被目标物反射的回波光束，并转换为电信号。
一个光电探测器可以包括一个、二个或者多个SPAD。
TDC可以与一个或多个光电探测器配合，从而接收光电探测器产生的电信号并生成相应的数据信号。
同步电路200、300、400、500可以与TDC相连、接收TDC异步输出的数据信号、并且将异步输出的数据信号同步地输出。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (21)

1.一种同步电路，配置为接收TDC异步输出的数据信号并将所述数据信号同步输出，其特征在于，包括：
同步模块，其包括第一组存储器，所述同步模块基于所述TDC产生的第一触发信号而将所述数据信号循环地输入到所述第一组存储器中的相应存储器，所述第一触发信号的频率为第一频率，以及控制所述第一组存储器以第二频率输出所述数据信号，所述第二频率小于所述第一频率；
先进先出模块，其包括第二组存储器，用于写入所述第一组存储器输出的数据信号。
2.根据权利要求1所述的同步电路，其特征在于，所述第一组存储器中存储器的个数为x，与所述TDC连接的光电探测器的个数为y，其中，x和y均为正整数，并且x≥y。
3.根据权利要求1所述的同步电路，其特征在于，包括格雷码计数器，其输入端接收所述第一触发信号，并且适于基于所述第一触发信号而产生格雷码，所述同步模块包括控制逻辑模块，其输入端连接所述格雷码计数器而输出端连接所述第一组存储器，并且适于接收所述格雷码而产生第一控制信号以循环地选通所述第一组存储器中的相应存储器以将所述数据信号写入其中。
4.根据权利要求3所述的同步电路，其特征在于，如果所述第一组存储器中存储器的个数小于2的M次方而不小于2的M-1次方，则所述格雷码的位数等于M；如果所述第一组存储器中存储器的个数等于2的M次方，则所述格雷码的位数等于M+1。
5.根据权利要求3所述的同步电路，其特征在于，所述控制逻辑模块适于将所述格雷码转换成独热码，并且基于所述独热码产生第一控制信号。
6.根据权利要求5所述的同步电路，其特征在于，所述独热码的位数与所述第一组存储器中依次排列的存储器一一对应，所述独热码中某一位为1而其余位为0，其中为1的位所对应的存储器选通。
7.根据权利要求6所述的同步电路，其特征在于，所述格雷码计数器的每一次计数使得所述独热码中的1向后移动一位或者自最后一位移动至第一位。
8.根据权利要求1所述的同步电路，其特征在于，所述同步模块包括延迟模块，其输入端接收所述第一触发信号而输出端连接第一组开关的输入端，并且适于使所述第一触发信号延时而产生第二触发信号，其中，所述第一组开关适于选通所述第一组存储器中的相应存储器以写入所述数据信号。
9.根据权利要求1所述的同步电路，其特征在于，所述第二组存储器包括多个集合，每个集合包括一个或者若干个依次连接以传输所述数据信号的存储器，并且每个集合的输入端与所述第一组存储器的输出端一一对应，以写入所述第一组存储器输出的数据信号。
10.根据权利要求9所述的同步电路，其特征在于，包括格雷码计数器，所述先进先出模块包括写入控制模块，其输出端连接所述第二组存储器，并且适于接收所述格雷码计数器输出的格雷码而产生第二控制信号，选通相应的集合以将所述第一组存储器输出的数据信号写入其中。
11.根据权利要求10所述的同步电路，其特征在于，所述写入控制模块适于以第二频率对所述格雷码计数器进行采样，基于当次采样信号和前次采样信号确定当次所述第一组存储器写入数据信号的写入地址、以及控制所述第二组存储器中与所述写入地址对应的存储器写入所述第一组存储器输出的数据信号。
12.根据权利要求11所述的同步电路，其特征在于，所述先进先出模块的写入时钟信号的频率为所述第二频率。
13.根据权利要求11或12所述的同步电路，其特征在于，所述先进先出模块包括均连接于所述格雷码计数器的二个采样器，其适于以第二频率从所述格雷码计数器分别获取当前一拍格雷码和上一拍格雷码，所述写入控制模块适于基于所述当前一拍格雷码和所述上一拍格雷码的差确定所述第一组存储器中写入数据信号的写入地址并且产生所述第二控制信号以控制与所述写入地址对应的、所述第二组存储器中相应存储器的选通。
14.根据权利要求13所述的同步电路，其特征在于，所述第一组存储器的写入地址与所述第二组存储器写入数据信号分别由同一时钟信号的不同跳边沿触发。
15.根据权利要求13所述的同步电路，其特征在于，所述第一组存储器的写入地址由所述同步模块的第一读出时钟信号的跳边沿触发，所述第二组存储器写入数据信号由所述先进先出模块的写入时钟信号的跳边沿触发，所述第一读出时钟信号和所述写入时钟信号具有相同的频率和固定的相位差。
16.根据权利要求13所述的同步电路，其特征在于，所述先进先出模块包括读出控制模块，其输入端连接所述写入控制模块，所述读出控制模块适于获取所述写入控制模块输出的、所述第二组存储器写入数据信号的写入地址。
17.根据权利要求16所述的同步电路，所述读出控制模块响应于所述先进先出模块的第二读出时钟信号获取所述第二组存储器的写入地址，所述第二读出时钟信号的频率是所述写入时钟信号的频率的N倍，所述N为正整数。
18.根据权利要求16所述的同步电路，其特征在于，所述先进先出模块包括选择器，其输入端适于接收所述第二组存储器中每个集合输出的数据信号，控制端连接所述读出控制模块的输出端以接收其输出的所述写入地址，从而适于基于所述写入地址而控制相应存储器输出数据信号，其中，对于第二组存储器中的每个集合，如果其第一个存储器接收到数据信号，则除所述每个集合中最后一个存储器外的每一个存储器之前保存的数据依次输出到其后面的一个存储器保存。
19.根据权利要求18所述的同步电路，其特征在于，所述先进先出模块包括第三存储器，其输入端连接所述选择器的输出端，并且适于基于所述第二读出时钟信号而将所述选择器输出的数据信号写入其中。
20.一种数据处理芯片，其特征在于，包括TDC和如权利要求1至19中任一项所述的同步电路，其中：
所述TDC适于与一个或多个光电探测器配合，接收所述光电探测器的电信号并生成相应的数据信号；
所述同步电路与所述TDC相连、接收所述TDC异步输出的数据信号、并且将所述异步输出的数据信号同步输出。
21.一种雷达，其特征在于，包括发射模块、接收模块、TDC和如权利要求1至19中任一项所述的同步电路，其中：
所述发射模块适于发出探测光束；
所述接收模块包括一个或多个光电探测器，适于接收所述探测光束被目标物反射的回波光束，并转换为电信号；
所述TDC适于与一个或多个光电探测器配合，接收所述光电探测器的电信号并生成相应的数据信号；
所述同步电路与所述TDC相连、接收所述TDC异步输出的数据信号、并且将所述异步输出的数据信号同步输出。
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