CN114823359A - 半导体封装及其形成方法 - Google Patents

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CN
China
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integrated circuit
circuit structure
substrate
bonding
layer
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CN202210319479.XA
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English (en)
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郭宏瑞
蔡惠榕
汪嘉伟
张育慈
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种形成半导体封装的方法包括以下操作。提供第一集成电路结构，且第一集成电路结构包括第一衬底及位于第一衬底之上的硅层。执行等离子体处理以将硅层的顶部部分转变为位于第一集成电路结构的其余硅层上的第一结合层。提供第二集成电路结构，且第二集成电路结构包括第二衬底及位于第二衬底之上的第二结合层。通过第二集成电路结构的第二结合层及第一集成电路结构的第一结合层将第二集成电路结构结合到第一集成电路结构。

Description

半导体封装及其形成方法
技术领域
本发明实施例涉及半导体封装及其形成方法。
背景技术
近年来，由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度持续提高，半导体行业已经历了快速成长。在很大程度上来说，集成密度的此种提高归因于最小特征大小(minimum feature size)的连续减小，此使得能够在给定区域中集成有更多组件。
这些较小的电子组件也需要与先前的封装相比占用较小面积的较小的封装。半导体的封装类型的实例包括四方扁平包装(quad flat pack，QFP)、引脚栅阵列(pin gridarray，PGA)、球栅阵列(ball grid array，BGA)、倒装芯片(flip chip，FC)、三维集成电路(three-dimensional integrated circuit，3DIC)、晶片级封装(wafer level package，WLP)以及叠层封装(package on package，PoP)器件。一些3DIC是通过将芯片放置在半导体晶片级上的芯片之上制备而成。3DIC提供提高的集成密度及其他优点，例如更快的速度及更高的带宽，这是因为堆叠的芯片之间的内连线的长度减小。然而，仍存在许多与3DIC相关的挑战。
发明内容
根据本公开一些实施例，一种形成半导体封装的方法包括以下操作。提供第一集成电路结构，其中第一集成电路结构包括第一衬底及位于第一衬底之上的硅层。执行等离子体处理以将硅层的顶部部分转变为位于所述第一集成电路结构的其余硅层上的第一结合层。提供第二集成电路结构，其中第二集成电路结构包括第二衬底及位于第二衬底之上的第二结合层。通过第二集成电路结构的第二结合层及第一集成电路结构的第一结合层将第二集成电路结构结合到第一集成电路结构。
根据本公开的替代实施例，一种形成半导体封装的方法包括以下操作。提供第一集成电路结构，其中第一集成电路结构包括逻辑管芯及堆叠在逻辑管芯上的多个存储管芯。对逻辑管芯的第一衬底执行含氮等离子体，以便在第一集成电路结构的逻辑管芯的第一衬底的表面部分中形成第一结合层。提供第二集成电路结构，其中第二集成电路结构包括第二衬底及位于第二衬底之上的第二结合层。通过第二集成电路结构的第二结合层及第一集成电路结构的第一结合层将第二集成电路结构结合到第一集成电路结构。
根据本公开的又一些替代实施例，一种半导体封装包括第一集成电路结构及第二集成电路结构。第一集成电路结构包括逻辑管芯及堆叠在逻辑管芯的前侧上的多个存储管芯。逻辑管芯包括第一衬底、第一衬底穿孔及设置在第一衬底的背侧上且具有梯度式氮浓度的第一结合层。第二集成电路结构包括第二衬底、第二衬底穿孔及设置在第二衬底的背侧上的第二结合层。第一集成电路结构通过第一结合层及第二结合层且通过第一衬底穿孔及第二衬底穿孔结合到第二集成电路结构。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A到图1D是根据一些实施例的形成半导体封装的方法的剖视图。
图2是根据一些实施例的半导体封装的剖视图。
图3A到图3D是根据替代实施例的形成半导体封装的方法的剖视图。
图4是根据替代实施例的半导体封装的剖视图。
图5A到图5D是根据又一些替代实施例的形成半导体封装的方法的剖视图。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例是为了以简化方式传达本公开。当然，这些仅为实例而非旨在进行限制。举例来说，在以下说明中，在第一特征之上或第一特征上形成第二特征可包括其中第二特征与第一特征被形成为直接接触的实施例，且也可包括其中第二特征与第一特征之间可形成附加特征从而使得第二特征与第一特征可不直接接触的实施例。另外，在本公开的各种实例中可使用相同的参考编号和/或字母来指代相同或类似的部件。参考编号的此种重复使用是为了简明及清晰起见，且自身并不表示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可能使用例如“在…之下(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上(on)”、“在…之上(over)”、“上覆在…上(overlying)”、“在…上方(above)”、“上部的(upper)”及类似用语等空间相对性用语来便于阐述图中示出的一个元件或特征与另一(其他)元件或特征的关系。除图中所绘示的取向以外，所述空间相对性用语还旨在囊括器件在使用或操作中的不同取向。装置可具有另外的取向(旋转90度或处于其他取向)，且本文所使用的空间相对性描述语可同样相应地作出解释。
图1A到图1D是根据一些实施例的形成半导体封装的方法的剖视图。应理解，本公开并不限于以下阐述的方法。对于所述方法的附加实施例来说，可在所述方法之前、期间、和/或之后提供附加操作且可替换或去除以下阐述的一些操作。
参照图1A，提供集成电路结构10。集成电路结构10可为例如应用专用集成电路(application-specific integrated circuit，ASIC)芯片、模拟芯片、传感器芯片、无线及射频芯片、电压调节器芯片或存储芯片。在一些实施例中，集成电路结构10包括衬底100、内连线结构IS1、导电衬垫AP1及钝化层111。
衬底100包括元素半导体(例如，硅、锗)和/或化合物半导体(例如，硅锗、碳化硅、镓砷、砷化铟、氮化镓或磷化铟)。在一些实施例中，衬底100包含含硅材料。举例来说，衬底100是绝缘体上硅(silicon-on-insulator，SOI)衬底或硅衬底。硅衬底包括单晶硅衬底、非晶硅衬底、多晶硅衬底或其组合。在各种实施例中，衬底100可采用平面衬底、具有多个鳍的衬底、纳米线的形式、或所属领域中的普通技术人员已知的其他形式。视设计的要求而定，衬底100可为P型衬底或N型衬底且可在其中具有掺杂区。掺杂区可被配置用于N型器件或P型器件。在一些实施例中，根据工艺要求，衬底100中可具有衬底穿孔(未示出)。
衬底100包括界定至少一个有源区域的隔离结构，且在所述有源区域中设置有至少一个器件102。所述至少一个器件102包括一个或多个功能器件。在一些实施例中，所述功能器件包括有源组件、无源组件、或其组合。在一些实施例中，功能器件可包括集成电路器件。所述功能器件为例如晶体管、电容器、电阻器、二极管、光电二极管、熔丝器件和/或其他类似器件。在一些实施例中，器件102包括栅极介电层、栅极电极、源极/漏极区、间隔件及类似物。在一些实施例中，集成电路结构10在本说明书通篇中被称为“第一器件管芯”。
在衬底100的第一侧(例如，前侧)之上设置内连线结构IS1。具体来说，在器件102之上设置内连线结构IS1且将内连线结构IS1电连接到器件102。在一些实施例中，内连线结构IS1包括介电层DL1及金属特征MF1。在介电层DL1中设置金属特征MF1且将金属特征MF1与介电层DL1彼此电连接。金属特征MF1的部分由最顶介电层DL1暴露出。在一些实施例中，每一介电层DL1包含氧化硅、氮氧化硅、氮化硅、具有小于3.5的介电常数的低介电常数(低k)材料、或其组合。在一些实施例中，金属特征MF1包括金属插塞及金属线。所述插塞可包括在层间介电层中形成的接触件(contact)以及在金属间介电层中形成的通孔。在底部金属线与下伏的器件102之间形成所述接触件且所述接触件与底部金属线及下伏的器件102接触。在两条金属线之间形成所述通孔且所述通孔与所述两条金属线接触。每一金属特征MF1可包含钨(W)、铜(Cu)、铜合金、铝(Al)、铝合金或其组合。在一些实施例中，可在每一金属特征MF1与介电层DL1之间设置障壁层以防止金属特征MF1的材料迁移到下伏的器件102。障壁层可包含Ta、TaN、Ti、TiN、CoW或其组合。可在每一金属特征与障壁层之间可选地形成晶种层。晶种层可包含Cu、Ag或类似物。在一些实施例中，内连线结构IS1还包括位于两个相邻的金属特征和/或两个相邻的介电层之间的蚀刻终止层EL1。蚀刻终止层EL1可包含SiN、SiC、SiCN、AlN、Al2O3或其组合。在一些实施例中，通过双镶嵌工艺形成内连线结构IS1。在替代实施例中，通过多个单镶嵌工艺形成内连线结构IS1。在又一些替代实施例中，通过电镀工艺形成内连线结构IS1。
在内连线结构IS1之上形成导电衬垫AP1且将导电衬垫AP1电连接到内连线结构IS1。导电衬垫AP1可为含铝衬垫。在一些实施例中，一些导电衬垫AP1在其表面上具有探针标记(probe mark)。换句话来说，集成电路结构10是“已知良好管芯(known good die)”。在替代实施例中，导电衬垫AP1没有探针标记。
在内连线结构IS1之上形成钝化层111且钝化层111覆盖导电衬垫AP1。在一些实施例中，钝化层111包含氧化硅、氮化硅、苯并环丁烯(benzocyclobutene，BCB)聚合物、聚酰亚胺(polyimide，PI)、聚苯并恶唑(polybenzoxazole，PBO)或其组合，且是通过例如旋转涂布、化学气相沉积(chemical vapor deposition，CVD)或类似工艺等适合的工艺形成。在一些实施例中，在执行测试工艺之后形成钝化层111。
钝化层111可具有多层式结构(multi-layer structure)。在一些实施例中，钝化层111包括在侧向上位于每一导电衬垫AP1的下部分的侧壁旁边的下钝化层以及设置在下钝化层上且覆盖导电衬垫AP1的上部分的侧壁及顶表面的上钝化层。下钝化层与上钝化层可由相同材料或不同材料形成。在一些实施例中，在每一导电衬垫AP1与下伏的最顶金属特征MF1之间形成蚀刻终止层110。蚀刻终止层110可包含SiN、SiC、SiCN、AlN、Al2O3或其组合。
在一些实施例中，集成电路结构10还包括位于钝化层111之上的硅层114。在一些实施例中，硅层114包含实质上纯的硅。举例来说，硅层114具有约90at％、95％或大于95at％的硅含量。在一些实施例中，硅层114包括非晶硅层。在替代实施例中，硅层114是多晶硅层。在又一些替代实施例中，硅层114是单晶硅层。在一些实施例中，硅层114是单层。在其他实施例中，硅层114是包含选自非晶硅、多晶硅及单晶硅中的至少两种材料的多层式结构。在一些实施例中，硅层114是非掺杂硅层。在一些实施例中，硅层114是无氮层。在一些实施例中，硅层114是无氧层。可通过合适的方法(例如，CVD或类似工艺)形成硅层114。在一些实施例中，硅层114具有范围介于0.2um到5um的厚度。
在一些实施例中，集成电路结构10还包括结合特征BF1。在一些实施例中，每一结合特征BF1包括结合衬垫、结合通孔、衬底穿孔或其组合。在一些实施例中，如图1A所示，每一结合特征BF1包括嵌置在钝化层111中的结合通孔BV1及嵌置在硅层114中的上覆的结合衬垫BP1。每一结合特征BF1可包含钨(W)、铜(Cu)、铜合金、铝(Al)、铝合金或其组合。在一些实施例中，在每一结合特征BF1与相邻的膜层(例如，钝化层111和/或硅层114)之间形成障壁层117以防止结合特征BF1的材料迁移到下伏的器件102。所述障壁层可包含Ta、TaN、Ti、TiN、CoW或其组合。可在每一结合特征与障壁层之间可选地形成晶种层。晶种层可包含Cu、Ag或类似物。在一些实施例中，在两个相邻的结合特征BF1和/或两个相邻的膜层之间形成蚀刻终止层112。蚀刻终止层112可包含SiN、SiC、SiCN、AlN、Al2O3或其组合。在一些实施例中，通过双镶嵌工艺形成结合特征BF1。在替代实施例中，通过多个单镶嵌工艺形成结合特征BF1。在又一些替代实施例中，通过电镀工艺形成结合特征BF1。
在一些实施例中，在每一结合特征BF1与相邻的膜层(例如，钝化层111和/或硅层114)之间形成绝缘衬层以将每一结合特征与相邻的膜层电绝缘。在一些实施例中，在结合通孔BV1与钝化层111之间形成绝缘衬层116a，且在结合衬垫BP1与硅层114之间形成绝缘衬层116b。绝缘衬层可包含氧化硅或类似物。在一些实施例中，绝缘衬层116a是可选的且可视需要被省略。
参照图1B，执行等离子体处理119以将硅层114的顶部部分转变为位于集成电路结构10的其余硅层114上的结合层BL1。在一些实施例中，等离子体处理119是含氮等离子体。在一些实例中，图1B中的操作可被称为氮化工艺、氮处理、等离子体氮化工序或氮等离子体植入。具体来说，对硅层114执行等离子体处理119，且因此，在硅层114的顶部部分上形成结合层BL1。在一些实施例中，结合层BL1与位于结合衬垫BP1旁边的绝缘衬层116b实体接触。
在一些实施例中，等离子体处理119包括N2、NH3、NH4、NHx(其中x在0与1之间)、类似物或其组合。在一些实施例中，等离子体处理119是纯的氮气。在替代实施例中，可利用例如(举例来说)氩(Ar)、氦(He)、氖(Ne)、或它们的混合物等惰性气体稀释含氮环境。在一些实施例中，含氮气体的量大于惰性气体的量，以便有效地形成结合层BL1。在一些实施例中，氮量占总气体量的大于约50vol％(例如，70vol％到90vol％)。在一些实施例中，等离子体处理119包括稀释气体(例如，氩)及含氮气体(例如，氮)，且稀释气体对含氮气体的体积比率的范围介于约1:1到约1:10(例如1:2、1:3、1:4、1:5、1:6、1:7、1:8、1:9或1:10，包括在前述值中的任意两者之间的任意范围)。稀释气体对含氮气体的体积比率可小于前述值中的任意一者。
在一些实施例中，被暴露出的硅层114的表面部分与氮发生反应以形成作为结合层的氮化硅层。在一些实施例中，每一被暴露出的结合特征BF1的表面部分(例如，结合衬垫BP1)可与氮发生反应以形成氮化金属部分(未示出)。在一些实施例中，氮化金属部分与相邻的结合层BL1一样厚或比相邻的结合层BL1薄。氮化金属部分太薄以至于影响随后的结合性能。
此外，在加工等离子体处理119之前可选择等离子体反应器控制参数(例如，腔室温度、工艺时间、功率、腔室压力、气体流速及类似参数)。在一些实施例中，等离子体处理119包括-20℃到100℃(例如，15℃到70℃或20℃到30℃)的腔室温度、10秒到3,600秒(例如，60秒到600秒)的工艺时间、200W到2,000W(例如，300W到700W)的功率、20sccm到2,000sccm(例如，200sccm到800sccm)的氮流速、及1Pa到100Pa(例如，5pa到50pa)的腔室压力。
在一些实施例中，结合层BL1具有约10at％到60at％(例如20at％、30at％、40at％或50at％，包括在前述值中的任意两者之间的任意范围)的氮原子含量。在替代实施例中，结合层BL1可具有大于零且小于前述值中的任意一者的氮原子含量。在又一些替代实施例中，结合层BL1可具有大于前述值中的任意一者的氮原子含量。
具体来说，结合层BL1具有梯度式氮浓度(gradient nitrogen concentration)。在一些实施例中，集成电路结构10的结合层BL1的氮浓度远离集成电路结构10的衬底100而增大。举例来说，结合层BL1可包括具有40at％到60at％的氮量的上部分、具有30at％到40at％的氮量的中部分、及具有10at％到30at％的氮量的下部分。在一些实施例中，位于结合衬垫BP1的顶部上的氮化金属部分具有的氮原子含量(例如，平均氮原子含量)与相邻的结合层BL1的氮原子含量相似或不同。
在一些实施例中，集成电路结构10的结合层BL1具有约1nm到20nm(例如，约5nm到15nm)的厚度。在一些实施例中，结合层BL1到下伏的硅层114的厚度的范围介于1:10到1:5000(例如，介于1:100到1:1000)。在一些实施例中，如放大图A所示，集成电路结构10的从等离子体处理119形成的结合层BL1具有粗糙的顶表面TS及粗糙的底表面BS。在一些实施例中，结合层BL1的顶表面TS及底表面BS是粗糙且不平坦的。从俯视图来看，粗糙表面可为波浪状的、褶皱状的和/或非光滑的。在一些实施例中，结合层BL1具有约0.5nm到5nm(例如1nm、2nm、3nm或4nm，包括在前述值中的任意两者之间的任意范围以及大于前述值中的任意一者的任意范围)的(顶或底)表面粗糙度Rz。在一些实施例中，通过在预定的取样长度或面积内(例如，遍及集成电路结构10)测量从最高峰到最低谷的垂直距离来计算表面粗糙度Rz。
在一些实施例中，等离子体处理119还包括不同于所阐述的含氮等离子体的含氧等离子体。在一些实施例中，含氧化合物前体包括O2、O3、N2O、CO2或其组合。在一些实施例中，氧量占总气体量的小于约20vol％，且氮量占总气体量的大于约50vol％(例如，70vol％到90vol％)。在一些实施例中，被暴露出的硅层114的表面部分与氮及氧发生反应以形成作为结合层的氮氧化硅层。在一些实施例中，结合层BL1具有约10at％到60at％的氮原子含量以及约5at％到30at％的氧原子含量。在一些实施例中，每一被暴露出的结合特征BF1的表面部分(例如，结合衬垫BP1)可与氮及氧发生反应以形成金属氮氧化物部分(未示出)。在一些实施例中，金属氮氧化物部分与相邻的结合层BL1一样厚或比相邻的结合层BL1薄。金属氮氧化物部分太薄以至于影响随后的结合性能。
在一些实施例中，等离子体处理119包括含氧等离子体而不是所阐述的含氮等离子体。在一些实施例中，含氧化合物前体包括O2、O3、N2O、CO2或其组合。在一些实施例中，氧量占总气体量的大于约50vol％(例如，70vol％到90vol％)。在一些实施例中，被暴露出的硅层114的表面部分与氧发生反应以形成作为结合层的氧化硅层。在一些实施例中，每一被暴露出的结合特征BF1的表面部分(例如，结合衬垫BP1)可与氧发生反应以形成氧化金属部分(未示出)。在一些实施例中，氧化金属部分与相邻的结合层BL1一样厚或比相邻的结合层BL1薄。氧化金属部分太薄以至于影响随后的结合性能。
参照图1C，提供集成电路结构20。集成电路结构20可为例如应用专用集成电路(ASIC)芯片、模拟芯片、传感器芯片、无线及射频芯片、电压调节器芯片或存储芯片。在一些实施例中，集成电路结构20包括衬底200、内连线结构IS2、导电衬垫AP2及钝化层211。
衬底200包含元素半导体(例如，硅、锗)和/或化合物半导体(例如硅锗、碳化硅、镓砷、砷化铟、氮化镓或磷化铟)。在一些实施例中，衬底200包含含硅材料。举例来说，衬底200是绝缘体上硅(SOI)衬底或硅衬底。硅衬底包括单晶硅衬底、非晶硅衬底、多晶硅衬底或其组合。在各种实施例中，衬底200可采用平面衬底、具有多个鳍的衬底、纳米线的形式、或所属领域中的普通技术人员已知的其他形式。视设计的要求而定，衬底200可为P型衬底或N型衬底且可在其中具有掺杂区。掺杂区可被配置用于N型器件或P型器件。
衬底200包括界定至少一个有源区域的隔离结构，且在所述有源区域中设置有至少一个器件202。所述至少一个器件202包括一个或多个功能器件。在一些实施例中，所述功能器件包括有源组件、无源组件、或其组合。在一些实施例中，所述功能器件可包括集成电路器件。所述功能器件为例如晶体管、电容器、电阻器、二极管、光电二极管、熔丝器件和/或其他类似器件。在一些实施例中，器件202包括栅极介电层、栅极电极、源极/漏极区、间隔件及类似物。在一些实施例中，集成电路结构20在本说明书通篇中被称为“第二器件管芯”。
在衬底200的第一侧(例如，前侧)之上设置内连线结构IS2。具体来说，在器件202之上设置内连线结构IS2且将内连线结构IS2电连接到器件202。在一些实施例中，内连线结构IS2包括介电层DL2及金属特征MF2。在介电层DL2中设置金属特征MF2且将金属特征MF2与介电层DL2彼此电连接。金属特征MF2的部分由最顶介电层DL2暴露出。在一些实施例中，每一介电层DL2包含氧化硅、氮氧化硅、氮化硅、具有小于3.5的介电常数的低介电常数(低k)材料、或其组合。在一些实施例中，金属特征MF2包括金属插塞及金属线。所述插塞可包括在层间介电层中形成的接触件以及在金属间介电层中形成的通孔。在底部金属线与下伏的器件202之间形成所述接触件且所述接触件与底部金属线及下伏的器件102接触。在两条金属线之间形成所述通孔且所述通孔与所述两条金属线接触。每一金属特征MF2可包含钨(W)、铜(Cu)、铜合金、铝(Al)、铝合金或其组合。在一些实施例中，可在每一金属特征MF2与介电层DL2之间设置障壁层以防止金属特征MF2的材料迁移到下伏的器件202。障壁层可包含Ta、TaN、Ti、TiN、CoW或其组合。可在每一金属特征与障壁层之间可选地形成晶种层。晶种层可包含Cu、Ag或类似物。在一些实施例中，内连线结构IS2还包括位于两个相邻的金属特征和/或两个相邻的介电层之间的蚀刻终止层EL2。蚀刻终止层EL2可包含SiN、SiC、SiCN、AlN、Al2O3或其组合。在一些实施例中，通过双镶嵌工艺形成内连线结构IS2。在替代实施例中，通过多个单镶嵌工艺形成内连线结构IS2。在又一些替代实施例中，通过电镀工艺形成内连线结构IS2。
在内连线结构IS2之上形成导电衬垫AP2且将导电衬垫AP2电连接到内连线结构IS2。导电衬垫AP2可为含铝衬垫。在一些实施例中，一些导电衬垫AP2在其表面上具有探针标记。换句话来说，集成电路结构20是“已知良好管芯”。在替代实施例中，导电衬垫AP2没有探针标记。
在内连线结构IS2之上形成钝化层211且钝化层211覆盖导电衬垫AP2。在一些实施例中，钝化层211包含氧化硅、氮化硅、苯并环丁烯(BCB)聚合物、聚酰亚胺(PI)、聚苯并恶唑(PBO)或其组合，且是通过例如旋转涂布、CVD或类似工艺等适合的工艺形成。在一些实施例中，在执行测试工艺之后形成钝化层211。
钝化层211可具有多层式结构。在一些实施例中，钝化层211包括在侧向上位于每一导电衬垫AP2的下部分的侧壁旁边的下钝化层以及设置在下钝化层上且覆盖导电衬垫AP2的上部分的侧壁及顶表面的上钝化层。下钝化层及上钝化层可由相同材料或不同材料形成。在一些实施例中，在导电衬垫AP2与下伏的最顶金属特征MF2之间形成蚀刻终止层210。蚀刻终止层210可包含SiN、SiC、SiCN、AlN、Al2O3或其组合。
在一些实施例中，集成电路结构20还包括穿透过衬底200的至少一个衬底穿孔218。在一些实施例中，衬底穿孔218穿透衬底200且搭接在内连线结构IS2的金属特征MF2中的一者上。具体来说，衬底穿孔218电连接到内连线结构IS2及另一集成电路结构的结合特征(例如，集成电路结构10的结合特征BF1)。在一些实施例中，衬底穿孔218被称为集成电路结构20的“背侧结合特征”。在其他实施例中，衬底穿孔218穿透衬底200及内连线结构IS2，且视需要可选地穿透过钝化层211及绝缘层215。在一些实施例中，衬底穿孔218包含铜、铜合金、铝、铝合金或其组合。在一些实施例中，在每一衬底穿孔218与相邻的膜层(例如，衬底200和/或介电层DL2)之间形成障壁层217。障壁层217可包含Ta、TaN、Ti、TiN、CoW或其组合。可在每一衬底穿孔218与障壁层217之间可选地形成晶种层。晶种层可包含Cu、Ag或类似物。在一些实施例中，通过镶嵌工艺形成衬底穿孔218。在一些实施例中，通过电镀工艺形成衬底穿孔218。在一些实施例中，在衬底穿孔218与衬底200之间形成绝缘衬层216。绝缘衬层216可包含氧化硅或类似物。
在一些实施例中，集成电路结构20中还包括结合层BL2且结合层BL2被配置成环绕衬底穿孔218的由衬底200暴露出的部分。结合层BL2包含氧化硅或类似物。在一些实施例中，通过“后TSV工艺(TSV last process)”形成衬底穿孔218，且可在接触所搭接的金属特征MF2的表面上形成障壁层和/或晶种层。在其他实施例中，通过“先TSV工艺(TSV firstprocess)”形成衬底穿孔218，且可在接触集成电路结构10的表面上形成障壁层和/或晶种层。
在一些实施例中，集成电路结构20还包括前侧结合特征BF2。在一些实施例中，每一结合特征BF2包括结合衬垫、结合通孔、衬底穿孔或其组合。当衬底穿孔穿透过整个集成电路结构20时，此种衬底穿孔可充当前侧结合特征与背侧结合特征二者。在一些实施例中，如图1C所示，每一结合特征BF2包括嵌置在钝化层211中的结合通孔BV2以及嵌置在位于钝化层211之上的绝缘层215中的上覆的结合衬垫BP2。每一结合特征BF2可包含钨(W)、铜(Cu)、铜合金、铝(Al)、铝合金或其组合。在一些实施例中，可在每一结合特征与相邻的膜之间可选地形成障壁层和/或晶种层。绝缘层215可包含氧化硅或钝化材料且在一些实例中可起到前侧结合层的作用。在一些实施例中，在两个相邻的结合特征BF2和/或两个相邻的膜层之间形成蚀刻终止层212。蚀刻终止层212可包含SiN、SiC、SiCN、AlN、Al2O3或其组合。在一些实施例中，通过双镶嵌工艺形成结合特征BF2。在替代实施例中，通过多个单镶嵌工艺形成结合特征BF2。在又一些替代实施例中，通过电镀工艺形成结合特征BF2。
集成电路结构20与集成电路结构10之间的一个不同在于管芯大小。集成电路结构20的大小不同于(例如，小于)集成电路结构10的大小。在本文中，用语“大小”指代长度、宽度和/或面积。举例来说，如图1C所示俯视图中所示，集成电路结构20的大小或面积小于集成电路结构10的大小或面积。
仍参照图1C，提供集成电路结构30。在一些实施例中，集成电路结构30具有与集成电路结构20的结构或功能类似的结构或功能。在一些实施例中，集成电路结构30包括衬底300及内连线结构IS3。衬底300具有形成在衬底300上的器件302及穿透过衬底300的衬底穿孔318。在衬底穿孔318与相邻的膜层之间设置障壁层317及绝缘衬层316。在衬底穿孔318与衬底300之间形成绝缘衬层316。内连线结构IS3包括介电层DL3、设置在介电层DL3中的金属特征MF3、以及设置在相邻的金属特征和/或相邻的介电层之间的蚀刻终止层EL3。集成电路结构30还包括导电衬垫AP3及覆盖导电衬垫AP3的钝化层311。
在一些实施例中，集成电路结构30中还包括结合层BL3且结合层BL3被配置成环绕衬底穿孔318的由衬底300暴露出的一部分。可根据工艺要求通过“后TSV工艺”或“先TSV工艺”形成衬底穿孔318。在一些实施例中，结合层BL3充当背侧结合层，且衬底穿孔318充当背侧结合特征。
集成电路结构30还包括前侧结合特征BF3。在一些实施例中，每一结合特征BF3包括结合衬垫、结合通孔、衬底穿孔或其组合。在一些实施例中，如图1C所示，每一结合特征BF3包括嵌置在钝化层311中的结合通孔BV3以及嵌置在位于钝化层311之上的绝缘层315中的上覆的结合衬垫BP3。集成电路结构30的所提及元件与在集成电路结构20中阐述的元件类似，因此本文中不赘述材料及形成方法。
在其他实施例中，集成电路结构20及30中的至少一者不含器件且充当虚设管芯。在一些实施例中，虚设管芯指示不操作的管芯(non-operating die)、被配置成不使用的管芯(die configured for non-use)、其中不具有器件的管芯或者仅用于将管芯堆叠中的两个其他管芯电耦合在一起的管芯。在一些实施例中，虚设管芯起到相邻的管芯之间的电连接件的作用。在一些实施例中，虚设管芯可用于使封装硬化并保护封装免于变形。在一些实施例中，虚设管芯可被配置成减小热膨胀系数(coefficient of thermal expansion，CTE)不匹配并改善所得封装的翘曲轮廓。
参照图1D，在集成电路结构10上放置集成电路结构20及集成电路结构30中的每一者且通过结合工艺将其结合到集成电路结构10。
在一些实施例中，通过混合结合(包括金属对金属结合及介电质对介电质结合)将集成电路结构20与集成电路结构10背对面地结合到一起。具体来说，将集成电路结构20的结合层BL2结合到集成电路结构10的结合层BL1，且将集成电路结构20的第二结合特征(例如，衬底穿孔218)结合到集成电路结构10的第一结合特征(例如，结合衬垫BP1)。在一些实施例中，在将集成电路结构20结合到集成电路结构10且将其电连接到集成电路结构10之前，通过使用光学感测方法将第二结合特征与第一结合特征对齐。在一些实施例中，集成电路结构20的第二结合特征的宽度不同于(例如，小于)集成电路结构10的第一结合特征的宽度。然而，本公开并不限于此。在其他实施例中，集成电路结构20的第二结合特征的宽度与集成电路结构10的第一结合特征的宽度实质上相同。
在一些实施例中，通过混合结合(包括金属对金属结合及介电质对介电质结合)将集成电路结构30与集成电路结构10背对面地结合到一起。具体来说，将集成电路结构30的结合层BL3结合到集成电路结构10的结合层BL1，且将集成电路结构30的第三结合特征(例如，衬底穿孔318)结合到集成电路结构10的第一结合特征(例如，结合衬垫BP1)。在一些实施例中，在将集成电路结构30结合到集成电路结构10且将其电连接到集成电路结构10之前，通过使用光学感测方法将第三结合特征与第一结合特征对齐。在一些实施例中，集成电路结构30的第三结合特征的宽度不同于(例如，小于)集成电路结构10的第一结合特征的宽度。然而，本公开并不限于此。在其他实施例中，集成电路结构30的第三结合特征的宽度与集成电路结构10的第一结合特征的宽度实质上相同。
此后，执行在升高的温度下进行的热处理(例如退火工艺)以增强集成电路结构10与集成电路结构20及30中的每一者之间的结合强度。
仍参照图1D，在集成电路结构20及集成电路结构30上分别安装支撑结构22及32。具体来说，将支撑结构22结合到集成电路结构20的顶部，且在支撑结构22与集成电路结构20之间可选地形成结合层(未示出)。类似地，将支撑结构32结合到集成电路结构30的顶部，且在支撑结构32与集成电路结构30之间可选地形成结合层(未示出)。在一些实施例中，支撑结构22及32中的每一者包含硅。在一些实例中，支撑结构22及32被称为“硅支撑件”。在一些实施例中，支撑结构22及32被用于保护下伏的集成电路结构20及30以及改善所得半导体封装的机械性能和/或散热性能。在一些实施例中，支撑结构22及32中的每一者具有足够的大小(例如，宽度、厚度)来为下伏的结构提供充足的支撑。支撑结构的尺寸(例如，宽度)与下伏的结构的尺寸(例如，宽度)实质上相同或大于下伏的结构的尺寸(例如，宽度)。在一些实施例中，支撑结构22及32中的每一者不含器件且充当虚设管芯。在一些实施例中，支撑结构22及32中的每一者起到相邻的管芯之间的电连接件的作用。然而，本公开并不限于此。在一些实施例中，支撑结构22及32中的每一者视需要在其中具有器件。
此后，在集成电路结构10之上且在集成电路结构20及集成电路结构30周围或旁边形成介电包封体E1。具体来说，介电包封体E1环绕集成电路结构20及30的侧壁，暴露出集成电路结构20及30的顶部，且上覆在集成电路结构10的第一侧(例如，前侧)上。在一些实施例中，集成电路结构20及30的第二侧(例如，背侧)与介电包封体E1的顶表面实质上共面。在一些实施例中，介电包封体E1包含模制化合物(molding compound)、模制底部填充胶、树脂或类似物。在一些实施例中，介电包封体E1包含聚合物材料(例如，聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)、其组合、或类似物)，且是通过模制工艺以及随后的一直进行到暴露出支撑结构22及32的表面为止的研磨工艺形成。在替代实施例中，介电包封体E1包含氧化硅、氮化硅或其组合，且是通过旋转涂布、叠层、沉积或类似工艺以及随后的研磨工艺或平坦化工艺形成。在介电包封体E1形成之后，本公开的半导体封装1因此完成。
在本公开中，在进行结合工艺及模制工艺时，结合层BL1的顶表面TS及底表面BS是粗糙且不平坦的，且结合层BL1具有约0.5nm到5nm的(顶或底)表面粗糙度Rz。在一些实施例中，如放大图B1所示，结合层BL1的由集成电路结构20及30覆盖的顶表面TS1与结合层BL1的由集成电路结构20及30暴露出且由介电包封体E1覆盖的顶表面TS2一样粗糙。在其他实施例中，如放大图B2所示，结合层BL1的由集成电路结构20及30覆盖的顶表面TS1比结合层BL1的由集成电路结构20及30暴露出且由介电包封体E1覆盖的顶表面TS2粗糙。在其他实施例中，在进行结合工艺及模制工艺时，结合层BL1的顶表面TS可为实质上平面的，而结合层BL1的底表面BS仍是粗糙且不平坦的。
在本公开中，如与在升高的温度下通过沉积工艺形成的传统的结合层相比，本公开的在较低温度(例如，室温)下通过等离子体处理形成的结合层(例如，结合层BL1)有助于防止下伏的器件(例如，温度敏感性器件(比如存储芯片))免于被高温工艺损害。因此，由于较少的热预算(thermal budget)及简单的工艺步骤，本公开的半导体封装的器件性能显著改善。
图2是根据一些实施例的半导体封装的剖视图。除了通过不同工艺形成图2及图1D所示集成电路结构10的结合特征BF1以外，图2所示半导体封装1a与图1D所示半导体封装1类似。以下阐述其间的不同，且本文中不赘述类似之处。具体来说，图1D中的结合衬垫BP1及下伏的结合通孔BV1是通过双镶嵌工艺形成，使得障壁层117(和/或晶种层)沿着T状开口共形地形成，且在结合衬垫BP1与下伏的结合通孔BV1之间不存在界面。然而，图2中的结合衬垫BP1及下伏的结合通孔BV1是通过两个单镶嵌工艺或两个电镀工艺形成，使得障壁层117a(和/或晶种层)沿着结合通孔BV1的侧壁及底部形成，且障壁层117b(和/或晶种层)沿着结合衬垫BP1的侧壁及底部形成。在某些实施例中，要求在结合衬垫BP1与硅层114之间形成绝缘衬层116b，但是可根据需要省略结合通孔BV1与钝化层111之间的绝缘衬层116a。
以下参照图1D及图2所示剖视图示出本公开的一些结构。在一些实施例中，半导体封装1/1a包括集成电路结构10及集成电路结构20/30。集成电路结构10包括衬底100、位于衬底100之上的钝化层111、位于钝化层111之上的硅层114、位于硅层114之上的结合层BL1及嵌置在结合层BL1及硅层114中的第一结合特征(例如，结合衬垫BP1)。在一些实施例中，集成电路结构10还包括位于硅层114与衬底100之间的导电衬垫AP1及覆盖导电衬垫AP1的钝化层111。集成电路结构20/30包括第二衬底200/300、位于衬底200/300之上的结合层BL2/BL3及嵌置在结合层BL2/BL3中的第二结合特征(例如，衬底穿孔218/318)。集成电路结构10通过结合层BL1及结合层BL2/BL3且通过第一结合特征(例如，结合衬垫BP1)及第二结合特征(例如，衬底穿孔218/318)结合到集成电路结构20/30。
在一些实施例中，结合层BL具有梯度式氮浓度。在一些实施例中，集成电路结构10的结合层BL1的氮浓度朝集成电路结构20/30的结合层BL2/BL3增大。
在一些实施例中，第一结合特征(例如，结合衬垫BP1)的宽度不同于(例如，大于)第二结合特征(例如，衬底穿孔218/318)的宽度。在其他实施例中，基于工艺要求，第一结合特征的宽度可与第二结合特征的宽度相同或小于第二结合特征的宽度。在一些实施例中，在第一结合特征与第二结合特征之间还包括氮化金属部分。
在一些实施例中，结合层BL1具有结合到结合层BL2/BL3的第一表面(例如，顶表面TS)及与第一表面相对的第二表面(例如，底表面BS)，且第二表面是粗糙且不平坦的。在一些实施例中，第二表面(例如，底表面BS)与第一表面(例如，放大图B1的顶表面TS1/2)一样粗糙。在一些实施例中，第二表面(例如，底表面BS)比第一表面(例如，放大图B2的顶表面TS2)的至少一部分粗糙。
在一些实施例中，在第一结合特征(例如，结合衬垫BP1)与结合层BL1及硅层114中的每一者之间设置有绝缘衬层116b。在一些实施例中，在结合通孔BV1(下伏的结合衬垫BP1)与钝化层111之间可选地设置有绝缘衬层116a。
图3A到图3D是根据替代实施例的形成半导体封装的方法的剖视图。应理解，本公开并不限于以下阐述的方法。对于所述方法的附加实施例来说，可在所述方法之前、期间、和/或之后提供附加操作且可替换或去除以下阐述的一些操作。
参照图3A，提供集成电路结构10。集成电路结构10的元件及配置可参照在图1A中阐述的元件及配置，因此本文中不赘述细节。
参照图3B，执行等离子体处理119以将硅层114的顶部部分转变为位于集成电路结构10的其余硅层114上的结合层BL1。等离子体处理119的等离子体参数可参照在图1B中阐述的等离子体参数，因此本文中不赘述细节。
参照图3C，提供集成电路结构40。在一些实施例中，集成电路结构40包括逻辑管芯400、堆叠在逻辑管芯400的第一侧400a(例如，前侧)上的多个存储管芯420、以及设置在逻辑管芯400上及存储管芯420旁边的介电包封体424。
在一些实施例中，在第一载体(未示出)上提供逻辑管芯400。在一些实施例中，逻辑管芯400具有位于衬底上和/或中的器件、位于衬底之上的内连线结构、位于内连线结构之上的导电衬垫、位于导电衬垫之上的钝化层。在一些实施例中，集成电路结构40的元件及配置可参照针对集成电路结构20阐述的元件及配置，且本文中不赘述细节。在一些实施例中，逻辑管芯400还包括至少一个衬底穿孔418。在一些实施例中，在每一衬底穿孔418与相邻的膜层(例如，衬底和/或介电层)之间形成障壁层417。可在每一衬底穿孔318与障壁层417之间可选地形成晶种层。在一些实施例中，在衬底穿孔418与衬底之间形成绝缘衬层416。在一些实施例中，可通过“TSV第一”工艺形成衬底穿孔418。在一些实施例中，逻辑管芯400在其第一侧400a(例如，前侧)上具有一个或多个连接件402。连接件402可包含铜、焊料、金或类似物。连接件402可呈柱和/或微凸块的形式。
此后，在逻辑管芯400的第一侧400a上堆叠多个存储管芯420。在一些实施例中，存储管芯420中的每一者包括衬底、至少一个衬底穿孔422以及位于存储管芯420中的每一者的前侧及背侧上的连接件404。通过凸块406将逻辑管芯400的连接件402结合到最下存储管芯420的连接件404，且形成底部填充层408以填充逻辑管芯400与最下存储管芯420之间的空间。类似地，通过连接件404及凸块406将相邻的存储管芯420彼此结合，且形成底部填充层408以填充相邻的存储管芯420之间的空间。
在一些实施例中，在逻辑管芯400上形成介电包封体424且介电包封体424环绕存储管芯420。在一些实施例中，介电包封体424与最顶存储管芯420的表面共面。在一些实施例中，介电包封体424包含模制化合物、模制底部填充胶、树脂或类似物。在一些实施例中，介电包封体424包含聚合物材料(例如，聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)、其组合、或类似物)，且是通过模制工艺以及随后的一直进行到暴露出集成电路结构40的最顶存储管芯420的表面为止的研磨工艺形成。在替代实施例中，介电包封体424包含氧化硅、氮化硅或其组合，且是通过旋转涂布、叠层、沉积或类似工艺以及随后的研磨工艺或平坦化工艺形成。形成介电包封体424的操作是可选的且可在一些实例中省略。
接下来，将第二载体(未示出)结合到最顶存储管芯420且移除第一载体。对逻辑管芯400的衬底进行薄化以暴露出衬底穿孔418的一部分，且形成结合层BL4以环绕衬底穿孔418的被暴露出的部分。在一些实施例中，在将集成电路结构40结合到集成电路结构10之后移除第二载体。在其他实施例中，第二载体保留在最终结构中且充当用于保护下伏的集成电路结构的支撑件或覆盖物。
仍参照图3C，提供集成电路结构50。在一些实施例中，集成电路结构50具有与集成电路结构40的结构或功能类似的结构或功能。在一些实施例中，集成电路结构50包括逻辑管芯500及堆叠在逻辑管芯500的第一侧500a(例如，前侧)上的多个存储管芯520。
在一些实施例中，逻辑管芯500包括衬底、至少一个衬底穿孔518、位于第一侧400a上的至少一个连接件502以及设置在第二侧500b上且环绕衬底穿孔518的由衬底暴露出的一部分的结合层BL5。在一些实施例中，存储管芯520中的每一者包括衬底、至少一个衬底穿孔522以及位于存储管芯520中的每一者的前侧及背侧上的连接件504。此外，通过凸块506将相邻的管芯彼此结合，且形成底部填充层508以填充相邻的管芯之间的空间。
在一些实施例中，集成电路结构50还包括设置在逻辑管芯500上及存储管芯520旁边的介电包封体524。介电包封体524是可选的且可在一些实例中省略。
参照图3D，在集成电路结构10上放置集成电路结构40及集成电路结构50中的每一者且通过结合工艺将其结合到集成电路结构10。
在一些实施例中，通过混合结合(包括金属对金属结合及介电质对介电质结合)将集成电路结构40与集成电路结构10背对面地结合到一起。具体来说，将集成电路结构40的结合层BL4结合到集成电路结构10的结合层BL1，且将集成电路结构40的第四结合特征(例如，衬底穿孔418)结合到集成电路结构10的第一结合特征(例如，结合衬垫BP1)。在一些实施例中，在将集成电路结构40结合到集成电路结构10且将其电连接到集成电路结构10之前，通过使用光学感测方法将第四结合特征与第一结合特征对齐。在一些实施例中，集成电路结构40的第四结合特征的宽度不同于(例如，小于)集成电路结构10的第一结合特征的宽度或与其相同。
在一些实施例中，通过混合结合(包括金属对金属结合及介电质对介电质结合)将集成电路结构50与集成电路结构10背对面地结合到一起。具体来说，将集成电路结构50的结合层BL5结合到集成电路结构10的结合层BL1，且将集成电路结构50的第五结合特征(例如，衬底穿孔518)结合到集成电路结构10的第一结合特征(例如，结合衬垫BP1)。在一些实施例中，在将集成电路结构50结合到集成电路结构10且将其电连接到集成电路结构10之前，通过使用光学感测方法将第五结合特征与第一结合特征对齐。在一些实施例中，集成电路结构50的第五结合特征的宽度不同于(例如，小于)集成电路结构10的第一结合特征的宽度或与其相同。
此后，执行在升高的温度下进行的热处理(例如退火工艺)以增强集成电路结构10与集成电路结构40及50中的每一者之间的结合强度。
仍参照图3D，在集成电路结构10之上且在集成电路结构40及集成电路结构50周围或旁边形成介电包封体E1。具体来说，介电包封体E1环绕集成电路结构40及50的侧壁，暴露出集成电路结构40及50的顶部，且上覆在集成电路结构10的第一侧(例如，前侧)上。在一些实施例中，集成电路结构40及50的第二侧(例如，背侧)与介电包封体E1的顶表面实质上共面。在一些实施例中，介电包封体E1包含模制化合物、模制底部填充胶、树脂或类似物。在一些实施例中，介电包封体E1包含聚合物材料(例如，聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)、其组合、或类似材料)，且是通过模制工艺以及随后的一直进行到暴露出集成电路结构40及50的表面为止的研磨工艺形成。在替代实施例中，介电包封体E1包含氧化硅、氮化硅或其组合，且是通过旋转涂布、叠层、沉积或类似工艺以及随后的研磨工艺或平坦化工艺形成。在介电包封体E1形成之后，本公开的半导体封装2因此完成。
在一些实施例中，介电包封体E1、介电包封体424及介电包封体524由相同材料制成。具体来说，在介电包封体E1与介电包封体424及介电包封体524中的每一者之间不存在界面。在其他实施例中，介电包封体E1、介电包封体424及介电包封体524由不同材料制成。具体来说，在介电包封体E1与介电包封体424及介电包封体524中的每一者之间存在界面。
在一些实施例中，在形成介电包封体E1之前形成介电包封体424及介电包封体524。然而，本公开并不限于此。在其他实施例中，可省略形成介电包封体424及介电包封体524的操作，且形成介电包封体E1以包封集成电路结构40及50且与逻辑管芯400及500以及存储管芯420及520实体接触。
在本公开中，在进行结合工艺及模制工艺时，结合层BL1的顶表面TS及底表面BS是粗糙且不平坦的，且结合层BL1具有约0.5nm到5nm的(顶或底)表面粗糙度Rz。在一些实施例中，如放大图B1所示，结合层BL1的由集成电路结构40及50覆盖的顶表面TS1与结合层BL1的由集成电路结构40及50暴露出且由介电包封体E1覆盖的顶表面TS2一样粗糙。在其他实施例中，如放大图B2所示，结合层BL1的由集成电路结构40及50覆盖的顶表面TS1比结合层BL1的由集成电路结构40及50暴露出且由介电包封体E1覆盖的顶表面TS2粗糙。在其他实施例中，在进行结合工艺及模制工艺时，结合层BL1的顶表面TS可为实质上平面的，而结合层BL1的底表面BS仍是粗糙且不平坦的。
图4是根据替代实施例的半导体封装的剖视图。除了通过不同工艺形成图4及图3D所示集成电路结构10的结合特征BF1以外，图4所示半导体封装2a与图3D所示半导体封装2类似。以下阐述其间的不同，且本文中不赘述类似之处。具体来说，图3D中的结合衬垫BP1及下伏的结合通孔BV1是通过双镶嵌工艺形成，使得障壁层117(和/或晶种层)沿着T状开口共形地形成，且在结合衬垫BP1与下伏的结合通孔BV1之间不存在界面。然而，图4中的结合衬垫BP1及下伏的结合通孔BV1是通过两个单镶嵌工艺或两个电镀工艺形成，使得障壁层117a(和/或晶种层)沿着结合通孔BV1的侧壁及底部形成，且障壁层117b(和/或晶种层)沿着结合衬垫BP1的侧壁及底部形成。在某些实施例中，要求在结合衬垫BP1与硅层114之间形成绝缘衬层116b，但是可根据需要省略结合通孔BV1与钝化层111之间的绝缘衬层116a。
以下参照图3D及图4所示剖视图示出本公开的一些结构。在一些实施例中，半导体封装2/2a包括集成电路结构10及集成电路结构40/50。集成电路结构10包括第一衬底100、位于第一衬底100之上的钝化层111、位于钝化层111之上的硅层114、位于硅层114之上的结合层BL1以及嵌置在结合层BL1及硅层114中的第一结合特征(例如，结合衬垫BP1)。集成电路结构40/50包括逻辑管芯400/500及堆叠在逻辑管芯400/500的前侧上的多个存储管芯420/620。逻辑管芯400/500包括第二衬底、嵌置在结合层BL4/BL5中的第二结合特征(例如，衬底穿孔418/518)。集成电路结构10通过结合层BL1及结合层BL4/BL5且通过第一结合特征(例如，结合衬垫BP1)及第二结合特征(例如，衬底穿孔418/518)结合到集成电路结构40/50。
图5A到图5D是根据又一些替代实施例的形成半导体封装的方法的剖视图。应理解，本公开并不限于以下阐述的方法。对于所述方法的附加实施例来说，可在所述方法之前、期间、和/或之后提供附加操作且可替换或去除以下阐述的一些操作。
参照图5A，提供集成电路结构60。在一些实施例中，集成电路结构60包括逻辑管芯600、堆叠在逻辑管芯600的第一侧600a(例如，前侧)上的多个存储管芯620、以及设置在逻辑管芯600上及存储管芯620旁边的介电包封体624。
在一些实施例中，在第一载体(未示出)上提供逻辑管芯600。在一些实施例中，逻辑管芯600包括衬底(例如，含硅衬底)。举例来说，逻辑管芯600的衬底是绝缘体上硅(SOI)衬底或硅衬底。在一些实施例中，逻辑管芯600的衬底包括实质上纯的硅。举例来说，逻辑管芯600的衬底具有约90at％、95at％或大于95at％的硅含量。硅衬底包括单晶硅衬底、非晶硅衬底、多晶硅衬底或其组合。在一些实施例中，逻辑管芯600的衬底是无氮层。在一些实施例中，逻辑管芯600的衬底是无氧层。在各种实施例中，衬底100可采用平面衬底、具有多个鳍的衬底、纳米线的形式、或所属领域中的普通技术人员已知的其他形式。视设计的要求而定，逻辑管芯600的衬底可为P型衬底或N型衬底且可在其中具有掺杂区。掺杂区可被配置用于N型器件或P型器件。
在一些实施例中，逻辑管芯600具有位于衬底上和/或中的器件、位于衬底之上的内连线结构、位于内连线结构之上的导电衬垫及位于导电衬垫之上的钝化层。在一些实施例中，集成电路结构60的元件及配置可参照针对集成电路结构20阐述的元件及配置，且本文中不赘述细节。
在一些实施例中，集成电路结构60还包括穿透过逻辑管芯600的衬底的衬底穿孔618。在一些实施例中，衬底穿孔618穿透衬底且搭接在内连线结构的一些金属特征上。具体来说，衬底穿孔618被配置成电连接到集成电路结构60的内连线结构及其他集成电路结构的结合特征。在一些实施例中，衬底穿孔618被称为集成电路结构60的“背侧结合特征”。在一些实施例中，每一衬底穿孔618包含铜、铜合金、铝、铝合金、或其组合。在一些实施例中，在每一衬底穿孔618与相邻的膜层(例如，衬底和/或介电层)之间形成障壁层617。可在每一衬底穿孔618与障壁层617之间可选地形成晶种层。在一些实施例中，在衬底穿孔618与衬底之间形成绝缘衬层616。在一些实施例中，可通过“TSV第一”工艺形成衬底穿孔618。在一些实施例中，逻辑管芯600在其第一侧600a上具有连接件602。连接件602可包含铜、焊料、金或类似物。连接件602可呈柱和/或微凸块的形式。
此后，在逻辑管芯600的第一侧600a上堆叠多个存储管芯620。在一些实施例中，存储管芯620中的每一者包括衬底、衬底穿孔622以及位于存储管芯620中的每一者的前侧及背侧上的连接件604。通过凸块606将逻辑管芯600的连接件602结合到最下存储管芯620的连接件604，且形成底部填充层608以填充逻辑管芯600与最下存储管芯620之间的空间。类似地，通过连接件604及凸块606将相邻的存储管芯620彼此结合，且形成底部填充层608以填充相邻的存储管芯620之间的空间。
在一些实施例中，在逻辑管芯600上形成介电包封体624且介电包封体624环绕存储管芯620。在一些实施例中，介电包封体624的表面与最顶存储管芯620的表面共面。在一些实施例中，介电包封体624包含模制化合物、模制底部填充胶、树脂或类似物。在一些实施例中，介电包封体624包含聚合物材料(例如，聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)、其组合、或类似材料)，且是通过模制工艺以及随后的一直进行到暴露出集成电路结构60的最顶存储管芯620的表面为止的研磨工艺形成。在替代实施例中，介电包封体624包含氧化硅、氮化硅或其组合，且是通过旋转涂布、叠层、沉积或类似工艺以及随后的研磨工艺或平坦化工艺形成。形成介电包封体624的操作是可选的且可在一些实例中省略。
接下来，将第二载体(未示出)结合到最顶存储管芯620且移除第一载体。对逻辑管芯600的衬底进行薄化以暴露出衬底穿孔618的表面。在一些实施例中，在将集成电路结构40结合到集成电路结构10之后移除第二载体。在其他实施例中，第二载体保留在最终结构中且充当用于保护下伏的集成电路结构的支撑件或覆盖物。
参照图5B，翻转集成电路结构60，且在逻辑管芯600的衬底的背侧600b上对所述衬底执行等离子体处理619，以便在集成电路结构60的逻辑管芯600的衬底的表面部分中形成结合层BL6。
在一些实施例中，等离子体处理619是含氮等离子体。在一些实例中，图5B中的操作可被称为氮化工艺、氮处理、等离子体氮化工序或氮等离子体植入。具体来说，对逻辑管芯600的衬底执行等离子体处理619，且因此，在逻辑管芯600的衬底的背侧表面部分中形成结合层BL6。在一些实施例中，结合层BL6与位于衬底穿孔618旁边的绝缘衬层616实体接触。
在一些实施例中，等离子体处理619包括N2、NH3、NH4、NHx(其中x在0与1之间)、类似物或其组合。在一些实施例中，等离子体处理119是纯的氮气。在替代实施例中，可利用例如(举例来说)氩(Ar)、氦(He)、氖(Ne)、或它们的混合物等惰性气体稀释含氮环境。在一些实施例中，含氮气体的量大于惰性气体的量，以便有效地形成结合层BL6。在一些实施例中，氮量占总气体量的大于约50vol％。在一些实施例中，等离子体处理619包括稀释气体(例如，氩)及含氮气体(例如，氮)，且稀释气体对含氮气体的体积比率的范围介于约1:1到约1:10(例如1:2、1:3、1:4、1:5、1:6、1:7、1:8、1:9或1:10，包括在前述值中的任意两者之间的任意范围)。稀释气体对含氮气体的体积比率可小于前述值中的任意一者。
在一些实施例中，逻辑管芯600的衬底的背侧表面部分与氮发生反应以形成作为结合层的氮化硅层。在一些实施例中，每一被暴露出的衬底穿孔618的表面部分可与氮发生反应以形成氮化金属部分(未示出)。在一些实施例中，氮化金属部分与相邻的结合层BL6一样厚或比相邻的结合层BL6薄。氮化金属部分太薄以至于影响随后的结合性能。
此外，在加工等离子体处理619之前可选择等离子体反应器控制参数(例如，腔室温度、工艺时间、功率、腔室压力、气体流速及类似参数)。在一些实施例中，等离子体处理619包括-20℃到100℃(例如，15℃到70℃或20℃到30℃)的腔室温度、10秒到3,600秒(例如，60秒到600秒)的工艺时间、200W到2,000W(例如，300W到700W)的功率、20sccm到2,000sccm(例如，200sccm到800sccm)的氮流速、及1Pa到100Pa(例如，5pa到50pa)的腔室压力。
在一些实施例中，结合层BL6具有约10at％到60at％(例如，20at％、30at％、40at％或50at％，包括在前述值中的任意两者之间的任意范围)的氮原子含量。在替代实施例中，结合层BL6可具有大于零且小于前述值中的任意一者的氮原子含量。在又一些替代实施例中，结合层BL6可具有大于前述值中的任意一者的氮原子含量。
具体来说，结合层BL6具有梯度式氮浓度。在一些实施例中，集成电路结构60的结合层BL6的氮浓度远离集成电路结构60的存储管芯620而增大。举例来说，结合层BL6可包括具有40at％到60at％的氮量的上部分、具有30at％到40at％的氮量的中部分、及具有10at％到30at％的氮量的下部分。在一些实施例中，位于衬底穿孔618的顶部上的氮化金属部分具有的氮原子含量(例如，平均氮原子含量)与相邻的结合层BL6的氮原子含量类似或不同。
在一些实施例中，集成电路结构60的结合层BL6具有约1nm到20nm(例如，约5nm到15nm)的厚度。在一些实施例中，结合层BL6到逻辑管芯600的其余衬底的厚度的范围介于1:10到1:5000(例如，介于1:100到1:1000)。在一些实施例中，如放大图A所示，集成电路结构60的从等离子体处理619形成的结合层BL6具有粗糙的顶表面TS及粗糙的底表面BS。在一些实施例中，结合层BL6的顶表面TS及底表面BS是粗糙且不平坦的。从俯视图来看，粗糙表面可为波浪状的、褶皱状的和/或非光滑的。在一些实施例中，结合层BL6具有约0.5nm到5nm(例如1nm、2nm、3nm或4nm，包括在前述值中的任意两者之间的任意范围以及大于前述值中的任意一者的任意范围)的(顶或底)表面粗糙度Rz。在一些实施例中，通过在预定的取样长度或面积内(例如，遍及集成电路结构60)测量从最高峰到最低谷的垂直距离来计算表面粗糙度Rz。
在一些实施例中，等离子体处理619还包括不同于所阐述的含氮等离子体的含氧等离子体。在一些实施例中，含氧化合物前体包括O2、O3、N2O、CO2或其组合。在一些实施例中，氧量占总气体量的小于约20vol％，且氮量占总气体量的大于约50vol％。在一些实施例中，逻辑管芯600的被暴露出的衬底的表面部分与氮及氧发生反应以形成作为结合层的氮氧化硅层。在一些实施例中，结合层BL6具有约10at％到60at％的氮原子含量以及约5at％到30at％的氧原子含量。在一些实施例中，每一被暴露出的衬底穿孔618的表面部分可与氮及氧发生反应以形成金属氮氧化物部分(未示出)。在一些实施例中，金属氮氧化物部分与相邻的结合层BL6一样厚或比相邻的结合层BL6薄。金属氮氧化物部分太薄以至于影响随后的结合性能。
在一些实施例中，等离子体处理619包括含氧等离子体而不是所阐述的含氮等离子体。在一些实施例中，含氧化合物前体包括O2、O3、N2O、CO2或其组合。在一些实施例中，氧量占总气体量的大于约50vol％。在一些实施例中，逻辑管芯600的被暴露出的衬底的表面部分与氧发生反应以形成作为结合层的氧化硅层。在一些实施例中，每一被暴露出的衬底穿孔618的表面部分可与氧发生反应以形成氧化金属部分(未示出)。在一些实施例中，氧化金属部分与相邻的结合层BL6一样厚或比相邻的结合层BL6薄。氧化金属部分太薄以至于影响随后的结合性能。
参照图5C，提供集成电路结构20及集成电路结构30。集成电路结构20及30的元件及配置可参照图1C中阐述的元件及配置，因此本文中不赘述细节。在一些实施例中，集成电路结构20包括衬底200及位于衬底200之上的结合层BL2，且集成电路结构30包括衬底300及位于衬底300之上的结合层BL3。
参照图5D，在集成电路结构60上放置集成电路结构20及集成电路结构30中的每一者且通过结合工艺将其结合到集成电路结构60。
在一些实施例中，通过混合结合(包括金属对金属结合及介电质对介电质结合)将集成电路结构20与集成电路结构60背对背地结合到一起。具体来说，将集成电路结构20的结合层BL2结合到集成电路结构60的结合层BL6，且将集成电路结构20的第二结合特征(例如，衬底穿孔218)结合到集成电路结构60的第六结合特征(例如，衬底穿孔618)。在一些实施例中，在将集成电路结构20结合到集成电路结构60且将其电连接到集成电路结构60之前，通过使用光学感测方法将第二结合特征与第六结合特征对齐。在一些实施例中，集成电路结构20的第二结合特征的宽度不同于(例如，小于)集成电路结构60的第六结合特征的宽度。然而，本公开并不限于此。在其他实施例中，集成电路结构20的第二结合特征的宽度与集成电路结构60的第六结合特征的宽度实质上相同。
在一些实施例中，通过混合结合(包括金属对金属结合及介电质对介电质结合)将集成电路结构30与集成电路结构60背对背地结合到一起。具体来说，将集成电路结构30的结合层BL3结合到集成电路结构60的结合层BL6，且将集成电路结构30的第三结合特征(例如，衬底穿孔318)结合到集成电路结构60的第六结合特征(例如，衬底穿孔618)。在一些实施例中，在将集成电路结构30结合到集成电路结构60且将其电连接到集成电路结构60之前，通过使用光学感测方法将第三结合特征与第六结合特征对齐。在一些实施例中，集成电路结构30的第三结合特征的宽度不同于(例如，小于)集成电路结构60的第六结合特征的宽度。然而，本公开并不限于此。在其他实施例中，集成电路结构30的第三结合特征的宽度与集成电路结构60的第六结合特征的宽度实质上相同。
此后，执行在升高的温度下进行的热处理(例如退火工艺)以增强集成电路结构60与集成电路结构20及30中的每一者之间的结合强度。
仍参照图5D，在集成电路结构20及集成电路结构30上分别安装支撑结构22及32。此后，在集成电路结构60之上且在集成电路结构20及集成电路结构30周围或旁边形成介电包封体E1。在介电包封体E1形成之后，本公开的半导体封装3因此完成。
在本公开中，在进行结合工艺及模制工艺时，结合层BL6的顶表面TS及底表面BS是粗糙且不平坦的，且结合层BL6具有约0.5nm到5nm的(顶或底)表面粗糙度Rz。在一些实施例中，如放大图B1所示，结合层BL6的由集成电路结构20或30覆盖的顶表面TS1与结合层BL6的由集成电路结构20及30暴露出且由介电包封体E1覆盖的顶表面TS2一样粗糙。在其他实施例中，如放大图B2所示，结合层BL6的由集成电路结构20或30覆盖的顶表面TS1比结合层BL6的由集成电路结构20及30暴露出且由介电包封体E1覆盖的顶表面TS2粗糙。在其他实施例中，在进行结合工艺及模制工艺时，结合层BL6的顶表面TS可为实质上平面的，而结合层BL6的底表面BS仍是粗糙且不平坦的。
在本公开中，如与在升高的温度下通过沉积工艺形成的传统的结合层相比，本公开的在较低温度(例如，室温)下通过等离子体处理形成的结合层(例如，结合层BL6)有助于防止下伏的器件(例如，温度敏感性器件(比如存储芯片))免于被高温工艺损害。因此，由于较少的热预算及简单的工艺步骤，本公开的半导体封装的器件性能显著改善。
以下参照图5D所示剖视图示出本公开的一些结构。在一些实施例中，半导体封装3包括集成电路结构60及集成电路结构20/30。集成电路结构60包括逻辑管芯600及堆叠在逻辑管芯600的前侧上的多个存储管芯620。在一些实施例中，逻辑管芯600的宽度大于存储管芯620的宽度。逻辑管芯600包括第一衬底、衬底穿孔618及设置在第一衬底的背侧600b上且具有梯度式氮浓度的结合层BL6。集成电路结构20/30包括第二衬底/第三衬底、衬底穿孔218/318及设置在第二衬底/第三衬底的背侧上的结合层BL2/BL3。集成电路结构60通过结合层BL6及结合层BL2/BL3且通过衬底穿孔618及衬底穿孔218/318结合到集成电路结构20/30。
在一些实施例中，集成电路结构60的结合层BL6的氮浓度朝集成电路结构20/30的结合层BL2/BL3增大。
在一些实施例中，结合层BL6具有结合到结合层BL2/BL3的第一表面(例如，顶表面TS)及与第一表面相对的第二表面(例如，底表面BS)，且第二表面是粗糙且不平坦的。在一些实施例中，第二表面(例如，底表面BS)与第一表面(例如，放大图B1所示顶表面TS1/2)一样粗糙。在一些实施例中，第二表面(例如，底表面BS)比第一表面(例如，放大图B2所示顶表面TS2)的至少一部分粗糙。
本公开设想上述实例的许多变型。应理解，不同的实施例可具有不同的优点，且所有的实施例未必需要特定的优点。
根据本公开一些实施例，一种形成半导体封装的方法包括以下操作。提供第一集成电路结构，其中第一集成电路结构包括第一衬底及位于第一衬底之上的硅层。执行等离子体处理以将硅层的顶部部分转变为位于所述第一集成电路结构的其余硅层上的第一结合层。提供第二集成电路结构，其中第二集成电路结构包括第二衬底及位于第二衬底之上的第二结合层。通过第二集成电路结构的第二结合层及第一集成电路结构的第一结合层将第二集成电路结构结合到第一集成电路结构。
在一些实施例中，所述等离子体处理包括含氮等离子体、含氧等离子体或其组合。在一些实施例中，当所述等离子体处理是含氮等离子体时，氮量占总气体量的大于约50vol％。在一些实施例中，当所述等离子体处理是含氧等离子体时，氧量占总气体量的大于约50vol％。在一些实施例中，当所述等离子体处理包括含氮等离子体及含氧等离子体时，氮量占总气体量的大于约50vol％且氧量占所述总气体量的小于约20vol％。在一些实施例中，所述硅层包含实质上纯的硅。在一些实施例中，所述等离子体处理是在从-20℃到100℃的温度下执行。在一些实施例中，所述第一集成电路结构还包括嵌置在所述第一结合层及下伏的所述硅层中的第一结合特征，所述第二集成电路结构还包括嵌置在所述第二结合层中的第二结合特征，且所述结合包括将所述第二集成电路结构的所述第二结合特征结合到所述第一集成电路结构的所述第一结合特征。在一些实施例中，还包括位于所述第一结合特征与所述硅层之间的绝缘衬层。在一些实施例中，在所述等离子体处理期间，在所述第一结合特征的顶部上同时形成金属氮化物、金属氧化物或金属氮氧化物。
根据本公开的替代实施例，一种形成半导体封装的方法包括以下操作。提供第一集成电路结构，其中第一集成电路结构包括逻辑管芯及堆叠在逻辑管芯上的多个存储管芯。对逻辑管芯的第一衬底执行含氮等离子体，以便在第一集成电路结构的逻辑管芯的第一衬底的表面部分中形成第一结合层。提供第二集成电路结构，其中第二集成电路结构包括第二衬底及位于第二衬底之上的第二结合层。通过第二集成电路结构的第二结合层及第一集成电路结构的第一结合层将第二集成电路结构结合到第一集成电路结构。
在一些实施例中，所述含氮等离子体包括N2、NH3、NH4或其组合。在一些实施例中，所述含氮等离子体包括50vol％或大于50vol％的氮含量。在一些实施例中，所述含氮等离子体是在从-20℃到100℃的温度下执行。在一些实施例中，所述第一结合层具有结合到所述第二结合层的第一表面及与所述第一表面相对的第二表面，且所述第二表面是粗糙且不平坦的。在一些实施例中，所述第二表面比所述第一表面的至少一部分粗糙。
根据本公开的又一些替代实施例，一种半导体封装包括第一集成电路结构及第二集成电路结构。第一集成电路结构包括逻辑管芯及堆叠在逻辑管芯的前侧上的多个存储管芯。逻辑管芯包括第一衬底、第一衬底穿孔及设置在第一衬底的背侧上且具有梯度式氮浓度的第一结合层。第二集成电路结构包括第二衬底、第二衬底穿孔及设置在第二衬底的背侧上的第二结合层。第一集成电路结构通过第一结合层及第二结合层且通过第一衬底穿孔及第二衬底穿孔结合到第二集成电路结构。
在一些实施例中，所述第一集成电路结构的所述第一结合层的所述梯度式氮浓度朝所述第二集成电路结构的所述第二结合层增大。在一些实施例中，所述第一结合层具有结合到所述第二结合层的第一表面及与所述第一表面相对的第二表面，且所述第二表面是粗糙且不平坦的。在一些实施例中，所述逻辑管芯的宽度大于所述存储管芯的宽度。
本公开也可包括其他特征及工艺。举例来说，可包括测试结构，以帮助对三维(three-dimensional，3D)封装或3DIC器件进行验证测试。测试结构可例如包括在重布线层中或在衬底上形成的测试衬垫，以使得能够对3D封装或3DIC进行测试、对探针和/或探针卡(probe card)进行使用、以及进行类似操作。可对中间结构以及最终结构执行验证测试。另外，本文中所公开的结构及方法可结合包括对已知良好管芯进行中间验证的测试方法来使用，以提高良率并降低成本。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，其可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，此种等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、替代及变更。

Claims (10)

1.一种形成半导体封装的方法，包括：
提供第一集成电路结构，其中所述第一集成电路结构包括第一衬底及位于所述第一衬底之上的硅层；
执行等离子体处理以将所述硅层的顶部部分转变为位于所述第一集成电路结构的其余硅层上的第一结合层；
提供第二集成电路结构，其中所述第二集成电路结构包括第二衬底及位于所述第二衬底之上的第二结合层；以及
通过所述第二集成电路结构的所述第二结合层及所述第一集成电路结构的所述第一结合层将所述第二集成电路结构结合到所述第一集成电路结构。
2.根据权利要求1所述的形成半导体封装的方法，其中所述等离子体处理包括含氮等离子体、含氧等离子体或其组合。
3.根据权利要求1所述的形成半导体封装的方法，其中当所述等离子体处理是含氮等离子体时，氮量占总气体量的大于约50vol％。
4.根据权利要求1所述的形成半导体封装的方法，其中当所述等离子体处理是含氧等离子体时，氧量占总气体量的大于约50vol％。
5.根据权利要求1所述的形成半导体封装的方法，其中当所述等离子体处理包括含氮等离子体及含氧等离子体时，氮量占总气体量的大于约50vol％且氧量占所述总气体量的小于约20vol％。
6.根据权利要求1所述的形成半导体封装的方法，其中所述硅层包含实质上纯的硅。
7.根据权利要求1所述的形成半导体封装的方法，其中所述等离子体处理是在从-20℃到100℃的温度下执行。
8.一种形成半导体封装的方法，包括：
提供第一集成电路结构，其中所述第一集成电路结构包括逻辑管芯及堆叠在所述逻辑管芯上的多个存储管芯；
对所述逻辑管芯的第一衬底执行含氮等离子体，以便在所述第一集成电路结构的所述逻辑管芯的所述第一衬底的表面部分中形成第一结合层；
提供第二集成电路结构，其中所述第二集成电路结构包括第二衬底及位于所述第二衬底之上的第二结合层；以及
通过所述第二集成电路结构的所述第二结合层及所述第一集成电路结构的所述第一结合层将所述第二集成电路结构结合到所述第一集成电路结构。
9.根据权利要求8所述的形成半导体封装的方法，其中所述第一结合层具有结合到所述第二结合层的第一表面及与所述第一表面相对的第二表面，且所述第二表面是粗糙且不平坦的。
10.一种半导体封装，包括：
第一集成电路结构，包括：
逻辑管芯，包括第一衬底、第一衬底穿孔及设置在所述第一衬底的背侧上且具有梯度式氮浓度的第一结合层；以及
多个存储管芯，堆叠在所述逻辑管芯的前侧上；以及
第二集成电路结构，包括第二衬底、第二衬底穿孔及设置在所述第二衬底的背侧上的第二结合层，
其中所述第一集成电路结构通过所述第一结合层及所述第二结合层且通过所述第一衬底穿孔及所述第二衬底穿孔结合到所述第二集成电路结构。
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