CN114817188A - 用于多系统日志存取管理的方法、集成电路及可读介质 - Google Patents

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Abstract

本发明提供用于多系统日志存取管理的方法、集成电路及可读介质。该方法可包含：利用系统单芯片集成电路中的至少一处理器的多个局部电路分别运行多个系统；利用一第一局部电路执行至少一第一日志管理程序，以将至少一存储器配置成多个环缓冲器、于一第一环缓冲器中记录运行于该第一局部电路的一第一系统的一组第一日志、且将该多个环缓冲器所分别储存的多组日志写入一文件系统；以及利用至少一第二局部电路执行至少一第二日志管理程序，以于至少一第二环缓冲器中记录运行于该至少一第二局部电路的至少一第二系统的至少一组第二日志。

Description

用于多系统日志存取管理的方法、集成电路及可读介质
技术领域
本发明系有关于一集成电路(Integrated circuit,IC)上的跨系统(cross-system)管理，尤指一种用来进行多系统(multi-system)日志(log)存取管理的方法、相关的系统单芯片(System on Chip，可简称SoC)集成电路(Integrated Circuit，可简称IC)以及非瞬时计算机可读介质(non-transitory computer-readable medium)。
背景技术
一SoC IC可包含多个处理器以供实现不同的功能(例如系统控制、声音相关功能等)。在该SoC IC的各种阶段(phase)中，记录该多个处理器的各自的日志可能是需要的。例如，在该SoC IC的设计时间、实验室试运行(pilot run)阶段及量产(production)试运行阶段中，可能需要大量的日志，以供进行系统效能分析以及侦错(debug)。在该SoC IC的量产阶段中，可能也需要日志，以供找出系统当机(crash)的原因。由于该SoC IC可具备各种不同的功能，该SoC IC中的这些处理器可分别运行不同的系统。然而，可能发生某些问题。例如，该SoC IC可能仅仅保留这些处理器中的单处理器的日志或仅仅保留这些系统中的单一系统的日志，且因此缺乏通用的架构，以供获取跨系统及多处理器的日志。又例如，这些处理器可能分别输出日志至同一个控制面板(console)，其中同时操作同一个控制台可能需要加上锁定机制，这可造成这些处理器互相等待，且因此拖慢了这些处理器的速度。再例如，在该SoC IC没有接到控制台、或者该SoC IC接到控制面板但一控制面板端主机故障的情况下，无法对该SoC IC进行相关分析。因此，需要一种新颖的方法及相关架构，以在没有副作用或较不可能带来副作用的状况下实现具有可靠的日志处理机制的SoC IC。
发明内容
本发明的一目的在于提供一种用来进行多系统(multi-system)日志(log)存取管理的方法、相关的系统单芯片(System on Chip,SoC)集成电路以及非瞬时计算机可读介质，以解决上述问题。
本发明的另一目的在于提供一种用来进行多系统日志存取管理的方法、相关的系统单芯片集成电路以及非瞬时计算机可读介质，以确保多个系统的日志信息的记录的完整性(completeness)、正确性及可用性(availability)。
本发明的至少一实施例提供一种用来进行多系统日志存取管理的方法，其中该方法是可应用于(applicable to)一系统单芯片集成电路。该方法可包含：利用该系统单芯片集成电路中的至少一处理器运行多个系统以控制该系统单芯片集成电路的操作，其中该至少一处理器包含多个局部电路，且该多个局部电路分别运行该多个系统；利用该多个局部电路中的一第一局部电路执行至少一第一日志管理程序，以将该系统单芯片集成电路中的至少一存储器配置成分别对应于该多个局部电路的多个环缓冲器、于该多个环缓冲器中的一第一环缓冲器中记录运行于该第一局部电路的一第一系统的一组第一日志，且将该多个环缓冲器所分别储存的多组日志写入一文件系统以成为至少一日志文件以供存取，其中该多个系统包含该第一系统，而该多组日志包含该组第一日志；以及利用该多个局部电路中的至少一第二局部电路执行至少一第二日志管理程序，以于该多个环缓冲器中的至少一第二环缓冲器中记录运行于该至少一第二局部电路的至少一第二系统的至少一组第二日志，其中该多个系统包含该至少一第二系统，而该多组日志包含该至少一组第二日志。
本发明的至少一实施例提供一种系统单芯片集成电路，其中该系统单芯片集成电路是可应用于多系统日志存取管理。该系统单芯片集成电路可包含：至少一处理器，该至少一处理器包含多个局部电路；以及至少一存储器，耦接至该至少一处理器。该多个局部电路可用来分别运行多个系统以控制该系统单芯片集成电路的操作，而该至少一存储器可用来为该系统单芯片集成电路储存信息。例如：该多个局部电路中的一第一局部电路执行至少一第一日志管理程序，以将该至少一存储器配置成分别对应于该多个局部电路的多个环缓冲器、于该多个环缓冲器中的一第一环缓冲器中记录运行于该第一局部电路的一第一系统的一组第一日志、且将该多个环缓冲器所分别储存的多组日志写入一文件系统以成为至少一日志文件，以供进一步使用，其中该多个系统包含该第一系统，而该多组日志包含该组第一日志；以及该多个局部电路中的至少一第二局部电路执行至少一第二日志管理程序，以于该多个环缓冲器中的至少一第二环缓冲器中记录运行于该至少一第二局部电路的至少一第二系统的至少一组第二日志，其中该多个系统包含该至少一第二系统，而该多组日志包含该至少一组第二日志。
本发明的至少一实施例提供一种非瞬时计算机可读介质，其储存有程序代码使得一系统单芯片集成电路于执行所述程序代码时进行一多系统日志存取管理程序，该系统单芯片集成电路中的至少一处理器运行多个系统以控制该系统单芯片集成电路的操作，该至少一处理器包含多个局部电路，该多个局部电路分别运行该多个系统，该多系统日志存取管理程序包含：利用该多个局部电路中的一第一局部电路执行至少一第一日志管理程序，以将该系统单芯片集成电路中的至少一存储器配置成分别对应于该多个局部电路的多个环缓冲器、于该多个环缓冲器中的一第一环缓冲器中记录运行于该第一局部电路的一第一系统的一组第一日志，且将该多个环缓冲器所分别储存的多组日志写入一文件系统以成为至少一日志文件以供存取，其中该多个系统包含该第一系统，而该多组日志包含该组第一日志；以及利用该多个局部电路中的至少一第二局部电路执行至少一第二日志管理程序，以于该多个环缓冲器中的至少一第二环缓冲器中记录运行于该至少一第二局部电路的至少一第二系统的至少一组第二日志，其中该多个系统包含该至少一第二系统，而该多组日志包含该至少一组第二日志。
依据某些实施例，在该至少一处理器代表多个处理器/处理器核心的情况下，该多个局部电路可代表该多个处理器/处理器核心。例如，该多个处理器/处理器核心可通过多个中央处理单元(Central Processing Unit，可简称CPU)或多个CPU核心等方式来实施。
本发明的好处之一是，通过仔细设计的日志处理机制，本发明能使多系统架构(architecture)诸如多核异构(multi-core heterogeneous)CPU架构具备跨系统日志处理能力，尤其能提升整体日志处理效能，且能避免相关技术的问题诸如频繁操作控制台、加上锁定机制所致的等待而造成系统效能降低等。
附图说明
图1为依据本发明一实施例的一种系统单芯片(System on Chip，可简称SoC)集成电路(Integrated Circuit，可简称IC)的示意图。
图2依据本发明一实施例示出图1所示的系统单芯片集成电路的实施细节。
图3依据本发明另一实施例示出图1所示的系统单芯片集成电路的实施细节。
图4依据本发明一实施例示出一种用来进行多系统(multi-system)日志(log)存取管理的方法的一局部(partial)日志处理控制方案。
图5依据本发明一实施例示出该方法的一全局(global)日志处理控制方案。
图6依据本发明一实施例示出该方法所涉及的一种非瞬时计算机可读介质。
具体实施方式
图1为依据本发明一实施例的一种系统单芯片(System on Chip，简称SoC)集成电路(Integrated Circuit，简称IC)100的示意图，其中SoC IC 100可位于一电子装置10中，尤其，可被安装(mount)于电子装置10的一主电路板(例如印刷电路板)上，但本发明不限于此。如图1所示，除了SoC IC 100，电子装置10可包含一数据储存装置12及一接口电路14，而数据储存装置12可包含一文件系统12FS。另外，SoC IC 100可包含至少一处理器(例如一或多个处理器)，统称为处理器110，且可还包含耦接至处理器110的至少一存储器(例如一或多个存储器)，统称为存储器120，其中处理器110可包含多个局部电路{PC}诸如(N+1)个局部电路PC(0)、PC(1)、…及PC(N)，以供分别运行多个系统诸如系统#0、#1、…及#N，其中符号{}可代表集合。这些局部电路{PC}诸如该(N+1)个局部电路PC(0)、PC(1)、…及PC(N)可独立地操作且可分别视为多个局部处理电路诸如(N+1)个局部处理电路，尤其，可为SoC IC 100分别执行系统#0、#1、…及#N。为了便于理解，系统#0、#1、…及#N可分别代表多个操作系统(Operating System,OS)。
在运行于处理器110上的至少一程序模块(例如一或多个程序模块)的控制下，处理器110可将存储器120(例如其多个储存区)配置成多个环缓冲器(Ring Buffer){RB}诸如(N+1)个环缓冲器RB(0)、RB(1)、…及RB(N)以及一环缓冲器头区RBH以及进行多个日志存取操作。例如，这些日志存取操作可包含：
(1)局部电路PC(0)、PC(1)、…及PC(N)分别对环缓冲器RB(0)、RB(1)、…及RB(N)所进行的写入操作写入WRITE(0)、WRITE(1)、…及WRITE(N)，其中这些写入操作可为日志写入操作；
(2)局部电路PC(0)分别对环缓冲器RB(0)、RB(1)、…及RB(N)所进行的读取操作READ(0)、READ(1)、…及READ(N)，其中这些读取操作可为日志读取操作；以及
(3)局部电路PC(0)对数据储存装置12中的文件系统12FS的写入操作WRITETOTAL，其中这个写入操作也可为日志写入操作，且因为被写入文件系统12FS而可为文件写入操作，诸如日志文件写入操作；但本发明不限于此。
基于图1所示架构，SoC IC 100可进行多系统日志存取管理。该多个局部电路{PC}诸如该(N+1)个局部电路PC(0)、PC(1)、…及PC(N)可分别运行系统#0、#1、…及#N以控制SoCIC 100的操作，而上述至少一存储器诸如存储器120可用来为SoC IC 100储存信息，其中系统#0、#1、…及#N中的至少两个系统典型地(typically)彼此不同，尤其，分别属于不同类型的系统。例如，系统#0、#1、…及#N可分别对应于电子装置10的多个功能诸如功能#0、#1、…及#N，其中功能#0可包含系统控制，而功能#1、…及#N可包含声音处理、视频处理、通信处理、定位处理等，但不以此为限。
该多个局部电路{PC}中的一第一局部电路，诸如局部电路PC(0)，可被配置成主要(main)局部电路，以进行该多系统日志存取管理的整体控制。尤其，局部电路PC(0)可执行至少一第一日志管理程序诸如日志管理程序LMP(0)，以进行下列操作：
(1)将存储器120配置成分别对应于该(N+1)个局部电路PC(0)、PC
(1)、…及PC(N)的该(N+1)个环缓冲器RB(0)、RB(1)、…及RB(N)；
(2)于该(N+1)个环缓冲器RB(0)、RB(1)、…及RB(N)中的一第一环缓冲器诸如环缓冲器RB(0)中，记录运行于该第一局部电路上的一第一系统(其中系统#0、#1、…及#N包含该第一系统，例如系统#0)的一组第一日志，诸如运行于局部电路PC(0)的系统#0上的一组日志LOG(0)；以及
(3)将该(N+1)个环缓冲器所分别储存的(N+1)组日志LOG(0)、LOG(1)、…及LOG(N)写入文件系统12FS以成为至少一日志文件12LF，以供进一步使用(例如由使用者/其它处理器根据至少一指令存取并显示于显示器上，令使用者/其它处理器可根据各日志的内容对该多个局部电路{PC}进行控制/优化/重设/除错…等程序)，其中该(N+1)组日志LOG(0)、LOG(1)、…及LOG(N)包含该组第一日志诸如该组日志LOG(0)。
另外，该多个局部电路{PC}中的至少一第二局部电路，诸如局部电路PC(n)(例如：符号“n”可代表区间[1,N]中的任一正整数)，可执行至少一第二日志管理程序诸如日志管理程序LMP(n)，以于该(N+1)个环缓冲器RB(0)、RB(1)、…及RB(N)中的至少一第二环缓冲器诸如环缓冲器RB(n)中，记录运行于该至少一第二局部电路(例如局部电路PC(n))的至少一第二系统(其中该至少一第二系统包含于系统#0、#1、…及#N中，例如系统#N)的至少一组第二日志(例如一组日志LOG(n))，而该(N+1)组日志LOG(0)、LOG(1)、…及LOG(N)包含该至少一组第二日志诸如该组日志LOG(n)。举例来说，N个局部电路PC(1)、…及PC(N)可分别执行N个日志管理程序LMP(1)、…及LMP(N)，以分别于N个环缓冲器RB(1)、…及RB(N)中记录运行于N个局部电路PC(1)、…及PC(N)的N个系统#1、…及#N的N组日志LOG(1)、…及LOG(N)。
为了便于理解，该多个局部电路{PC}诸如该(N+1)个局部电路PC(0)、PC(1)、…及PC(N)可通过处理器/处理器核心诸如中央处理单元(Central Processing Unit，下简称CPU)/CPU核心等方式来实施。此情况下，上述至少一处理器诸如处理器110可包含多个处理器/处理器核心诸如多个CPU/CPU核心。
图2依据本发明一实施例示出图1所示的SoC IC 100的实施细节。于本实施例中，图1所示的该(N+1)个局部电路PC(0)、PC(1)、…及PC(N)可分别被实施成(N+1)个CPU诸如CPU(0)、CPU(1)、…及CPU(N)，其中上列CPU中的某一个CPU诸如CPU(0)可为这些CPU中的主要CPU。为了简明起见，于本实施例中类似的内容在此不重复赘述。
图3依据本发明另一实施例示出图1所示的SoC IC 100的实施细节。于本实施例中，图1所示的该(N+1)个局部电路PC(0)、PC(1)、…及PC(N)可分别被实施成(N+1)个CPU核心诸如CORE(0)、CORE(1)、…及CORE(N)，其中上列CPU核心中的某一个CPU核心诸如CORE(0)可为这些CPU核心中的主要CPU核心。为了简明起见，于本实施例中类似的内容在此不重复赘述。
基于图1所示架构，电子装置10(例如其内的SoC IC 100、数据储存装置12等)可依据一种用来进行该多系统日志存取管理的方法来操作，其中该方法是可应用于(applicable to)电子装置10，尤其，其内的SoC IC 100、数据储存装置12等。该方法可包含：利用处理器110运行系统#0、…及#N(例如：“N”代表正整数)以控制SoC IC 100的操作；利用该第一局部电路诸如局部电路PC(0)(可实施为图2的CPU CPU(0)或图3的CPU核心CORE(0))执行该至少一第一日志管理程序诸如日志管理程序LMP(0)，以将存储器120配置成分别对应于该(N+1)个局部电路PC(0)、…及PC(N)(可实施为图2的CPU CPU(0)、…及CPU(N)或图3的CPU核心CORE(0)、…及CORE(N))的该(N+1)个环缓冲器RB(0)、…及RB(N)，且于环缓冲器RB(0)中记录运行于局部电路PC(0)的系统#0的该组日志LOG(0)，并且将该(N+1)个环缓冲器所分别储存的该(N+1)组日志LOG(0)、…及LOG(N)写入文件系统12FS以成为日志文件12LF，以供进一步使用；以及利用该至少一第二局部电路诸如一或多个局部电路{PC(n)}(可实施为图2的CPU{CPU(n)}或图3的CPU核心{CORE(n)}，后面实施例依此类推)(例如：“n”可代表区间[1,N]中的任一正整数)执行该至少一第二日志管理程序诸如一或多个日志管理程序{LMP(n)}，以于该至少一第二环缓冲器诸如一或多个环缓冲器{RB(n)}中记录运行于该至少一第二局部电路(例如该一或多个局部电路{PC(n)})的该至少一第二系统(例如：系统#1，如果N＝1；又例如：系统#1至系统#N，如果N>1)的该至少一组第二日志(例如：一组日志LOG(1)，如果N＝1；又例如：该N组日志LOG(1)、…及LOG(N)，如果N>1)。
另外，电子装置10(例如其内的SoC IC 100、数据储存装置12等)可依据该方法而被配置成具备多个日志处理管线(pipeline)。在运行于处理器110上的该至少一程序模块(例如：该至少一第一日志管理程序以及该至少一第二日志管理程序，诸如日志管理程序LMP(0)、…及LMP(N))的控制下，处理器110可将SoC IC 100的架构(例如：该(N+1)个局部电路PC(0)、…及PC(N)，该(N+1)个环缓冲器RB(0)、…及RB(N)，以及内部连接结构(structure)诸如数据处理路径)配置成多管线(multi-pipeline)架构。例如，该方法中的相关配置操作可包含：
(1)利用该至少一第一日志管理程序诸如日志管理程序LMP(0)，将从该第一局部电路连接至该第一环缓冲器的一第一数据处理路径，诸如从局部电路PC(0)连接至环缓冲器RB(0)的一数据处理路径(例如：对应于写入操作WRITE(0)的数据处理路径)，配置成一第一日志写入管线，诸如对应于该组日志LOG(0)的一日志写入管线；
(2)利用该至少一第二日志管理程序诸如该一或多个日志管理程序{LMP(n)}，将从该至少一第二局部电路连接至该至少一第二环缓冲器的至少一第二数据处理路径，诸如从该一或多个局部电路{PC(n)}分别连接至该一或多个环缓冲器{RB(n)}的一或多个数据处理路径(例如：对应于一或多个写入操作{WRITE(n)}的一或多个数据处理路径)，配置成至少一第二日志写入管线，诸如对应于一或多组日志(例如：一组日志LOG(1)，如果N＝1；又例如：该N组日志LOG(1)、…及LOG(N)，如果N>1)的一或多个日志写入管线；
(3)利用该至少一第一日志管理程序诸如日志管理程序LMP(0)，将从该多个环缓冲器{RB}连接至该第一局部电路的多个其它数据处理路径，诸如从该(N+1)个环缓冲器RB(0)、…及RB(N)分别连接至局部电路PC(0)的(N+1)个数据处理路径(例如：对应于(N+1)个读取操作READ(0)、…及READ(N)的(N+1)个数据处理路径)，配置成多个日志读取管线，诸如分别对应于该(N+1)组日志LOG(0)、…及LOG(N)的(N+1)个日志读取管线；以及
(4)利用该至少一第一日志管理程序诸如日志管理程序LMP(0)，将从该第一局部电路诸如局部电路PC(0)朝向(toward)文件系统12FS的一后续的数据处理路径，连同从该后续的数据处理路径延伸至文件系统12FS的一延伸的数据处理路径，配置成一日志导出管线，其中从局部电路PC(0)至文件系统12FS的总(total)输出处理路径可包含该后续的数据处理路径以及该延伸的数据处理路径，且可于其上标示写入操作WRITETOTAL以便于理解；
其中，基于该多个局部电路{PC}与该多个环缓冲器{RB}之间的管线处理，该(N+1)组日志LOG(0)、…及LOG(N)缓冲于该多个环缓冲器{RB}的数据量可随着时间动态地改变。
依据某些实施例，电子装置10(例如其内的SoC IC 100、数据储存装置12等)可依据该方法来记录针对该(N+1)组日志LOG(0)、…及LOG(N)的整体管理信息，以于日志文件12LF中储存该(N+1)组日志LOG(0)、…及LOG(N)连同其整体管理信息，其中针对该(N+1)组日志LOG(0)、…及LOG(N)中的任一组日志(例如每一组日志)中的任一日志(例如每一日志)的整体管理信息可包含一序号(serial number)或一时间戳(timestamp)等。举例来说，该组第一日志诸如该组日志LOG(0)可包含这组日志当中的各日志的序号、这组日志当中的各日志的时间戳以及这组日志当中的各日志的日志内容，且该至少一组第二日志(例如：一组日志LOG(1)，如果N＝1；又例如：该N组日志LOG(1)、…及LOG(N)，如果N>1)中的任一组第二日志可包含该任一组第二日志当中的各日志的序号、该任一组第二日志当中的各日志的时间戳以及该任一组第二日志当中的各日志的日志内容。另外，该(N+1)组日志LOG(0)、…及LOG(N)中的所有的日志的各自的时间戳是依据一相同的时钟(或称频率)来产生，以指出该(N+1)组日志LOG(0)、…及LOG(N)之间的相对时序，其中这个时钟可代表位于电子装置10中、由该(N+1)个局部电路PC(0)、…及PC(N)(例如分别运行于其上的系统#1、…及#N)所共享的时钟。例如，该时钟可设置于SoC IC 100以内。又例如，该时钟可设置于SoC IC 100以外。
图4依据本发明一实施例示出该方法的一局部(partial)日志处理控制方案。为了便于理解，符号「n0」可代表区间[0,N]中的非负整数。图1的实施例所述的该(N+1)个局部电路PC(0)、…及PC(N)中的任一局部电路PC(n0)，诸如图2的实施例所述的CPU CPU(n0)或图3的实施例所述的CPU核心CORE(n0)，可在日志管理程序LMP(n0)的控制下依据该局部日志处理控制方案来操作，以于环缓冲器RB(n0)中写入一组日志LOG(n0)的一日志，其中该日志可视为一日志条目(entry)。
于步骤S10中，局部电路PC(n0)可开始写入对应的缓冲器诸如环缓冲器RB(n0)，尤其，于环缓冲器RB(n0)(例如其所缓冲的该组日志LOG(n0))中写入这个日志的日志内容(例如这个日志所代表的事件对应的事件信息)。
于步骤S11中，局部电路PC(n0)可检查环缓冲器RB(n0)是否为满的(图中标示“环缓冲器是否已满”以求简明)。如果检查结果为是，结束局部日志处理控制方案的工作流程，例如可进入一错误处置程序来处理此情况；如果否，进入步骤S12。
于步骤S12中，依据上述时钟的目前时间，局部电路PC(n0)可于环缓冲器RB(n0)(例如其所缓冲的该组日志LOG(n0))中加入这个日志的一时间戳，其中该时间戳可指出该目前时间。
于步骤S13中，局部电路PC(n0)可于环缓冲器RB(n0)(例如其所缓冲的该组日志LOG(n0))中加入这个日志的一序号。例如，该组日志LOG(n0)的一系列序号可代表该组日志LOG(n0)的所有日志的顺序，而该系列序号中的这个序号可指出这个日志相对于其余日志的相对顺序。
于步骤S14中，局部电路PC(n0)可计算这个日志的日志内容的校验和(checksum)，尤其，于环缓冲器RB(n0)(例如其所缓冲的该组日志LOG(n0))中写入该校验和以作为这个日志的完整性检查(integrity check)信息。
于步骤S15中，局部电路PC(n0)可进行针对存储器障碍(memory barrier)的控制，例如发出一数据同步障碍(Data Synchronization Barrier，简称DSB)指令。
于步骤S16中，局部电路PC(n0)可更新环缓冲器RB(n0)的一输入指标器，其中该输入指标器可指出环缓冲器RB(n0)的一最新输入位置(例如目前写入的位置)。
为了更好地理解，该方法可用图4所示的工作流程来说明，但本发明不限于此。依据某些实施例，一个或多个步骤可于图4所示的工作流程中增加、删除或修改。
图5依据本发明一实施例示出该方法的一全局(global)日志处理控制方案。局部电路PC(0)(例如图2的CPU CPU(0)或图3的CPU核心CORE(0))可在日志管理程序LMP(0)的控制下依据该全局日志处理控制方案来操作，以从环缓冲器{RB(n0)}读取该组日志LOG(n0)当中的一或多个日志。
于步骤S20中，局部电路PC(0)可开始读取缓冲器，例如开始执行对应于该全局日志处理控制方案的一主要控制程序。随后，进入步骤S21。
于步骤S21中，局部电路PC(0)可进行存储器分配(memory allocation)以取得记忆空间以供一全局环缓冲器Global_Ring_Buffer使用(图中标示“malloc(Global_Ring_Buffer)”以求简明)。随后，进入步骤S22。
于步骤S22中，局部电路PC(0)可初始化(initialize)全局环缓冲器Global_Ring_Buffer(图中标示“init Global_Ring_Buffer”以求简明)，其中全局环缓冲器Global_Ring_Buffer可包含环缓冲器头区RBH以及该(N+1)个环缓冲器RB(0)、…及RB(N)。例如，局部电路PC(0)可于环缓冲器头区RBH中记录该(N+1)个环缓冲器RB(0)、…及RB(N)的各自的环缓冲器管理信息，以分别指出该(N+1)个环缓冲器RB(0)、…及RB(N)的各自的用户(例如局部电路PC(0)、…及PC(N))以及该(N+1)个环缓冲器RB(0)、…及RB(N)的各自的大小。随后，进入步骤S23。
于步骤S23中，局部电路PC(0)可创建(create)主要工作(main task)以控制后续步骤中的操作。例如，日志管理程序LMP(0)可包含该主要控制程序以及该主要工作，但本发明不限于此。随后，进入步骤S24。
于步骤S24中，局部电路PC(0)可尝试从一个局部电路PC(n0)诸如一个CPU(例如图2的CPU CPU(n))/CPU核心(例如图3的CPU核心CORE(n))的环缓冲器RB(n0)读取一日志(图中标示“从一CPU的环缓冲器读取日志”以求简明)。随后，进入步骤S25。
于步骤S25中，局部电路PC(0)可检查环缓冲器RB(n0)是否为空的(图中标示“环缓冲器是否为空”以求简明)。如果是，进入步骤S26；如果否，进入步骤S28。
于步骤S26中，局部电路PC(0)可等待一段时间，尤其，休眠一段时间。随后，进入步骤S27。
于步骤S27中，局部电路PC(0)可选择下一个局部电路诸如下一个CPU/CPU核心(图中标示“选择下一个CPU”以求简明)，以轮流选择全部的局部电路诸如全部的CPU/CPU核心，进而对全部的局部电路进行检查。随后，回到步骤S24。
于步骤S28中，依据这个日志的日志内容，局部电路PC(0)可计算这个日志的校验和。随后，进入步骤S29。
于步骤S29中，局部电路PC(0)可检查是否步骤S28中计算的校验和等于这个日志中所记录的校验和(图中标示“校验和是否正确”以求简明)。如果是，进入步骤S30；如果否，进入步骤S24。
于步骤S30中，局部电路PC(0)可储存这个日志到文件系统12FS(例如日志文件12LF)。随后，进入步骤S31。
于步骤S31中，局部电路PC(n0)可进行针对存储器障碍的控制，例如发出该DSB指令。随后，进入步骤S32。
于步骤S32中，局部电路PC(0)可更新环缓冲器RB(n0)的一输出指标器，其中该输出指标器可指出环缓冲器RB(n0)的一最新输出位置(例如目前读取的位置)。随后，回到步骤S24。
为了更好地理解，该方法可用图5所示的工作流程来说明，但本发明不限于此。依据某些实施例，一个或多个步骤可于图5所示的工作流程中增加、删除或修改。
图6依据本发明一实施例示出该方法所涉及的一种非瞬时计算机可读介质(non-transitory computer-readable medium)10M，其中非瞬时计算机可读介质10M储存有程序代码10P使得SoC IC 100于执行上述程序代码10P时进行一多系统日志存取管理程序诸如该多系统日志存取管理(例如，上列实施例中所述的各种操作)。为了便于理解，程序代码10P可被示出为包含日志管理程序LMP(0)、…及LMP(N)，但本发明不限于此。另外，程序代码10P可被加载至处理器110以成为运行于处理器110上的该至少一程序模块。非瞬时计算机可读介质10M可代表电子装置10的某一储存装置/组件(例如图1所示的数据储存装置12或其它储存装置/组件)。该储存装置/组件可通过硬式磁盘驱动器、固态硬盘、通用闪存储存(Universal Flash Storage,UFS)装置、非挥发性存储器组件(例如电子可抹除可编程只读存储器(Electrically-Erasable Programmable Read-Only Memory,EEPROM)及快闪(Flash)存储器)等方式来实施，但本发明不限于此。为了简明起见，于本实施例中类似的内容在此不重复赘述。
通过仔细设计的日志处理机制，本发明能使多系统架构诸如多核异构(multi-core heterogeneous)CPU架构具备跨系统日志处理能力，尤其能提升整体日志处理效能。例如，本发明的方法及系统单芯片集成电路能控制该多个局部电路中的所有局部电路(例如，该多个处理器/处理器核心中的所有处理器/处理器核心，诸如该多个CPU中的所有CPU、或该多个CPU核心中的所有CPU核心)将其各自的日志分别输出到该多个环缓冲器，而非直接输出到一控制台，且能利用该第一局部电路(例如，该多个处理器/处理器核心中的一主要处理器/处理器核心，诸如该多个CPU中的一主要CPU、或该多个CPU核心中的一主要CPU核心)将完整日志输出到该控制面板，且因此能避免相关技术的问题诸如频繁操作控制台、加上锁定机制所致的等待而造成系统效能降低。另外，本发明的方法及系统单芯片集成电路能随时取得完整的日志，尤其在文件系统中保存完整的日志，且因此能避免相关技术的问题诸如控制台尚未连接、或者控制台已连接但控制面板端主机故障而导致无法查看日志。此外，通过使用存储器障碍的控制程序，本发明可确保单一缓冲器只有一个消费者和一个生产者的情况下，实现先进先出(FIFO)的无锁并发存取(no-lock burst access)，避免加锁带来的系统效能下降以及可能导致的死锁。由于引入全局的时间戳，本发明可通过相邻日志的时间戳之间的间隙(gap)，提供更好的系统分析参考信息。本发明另可通过引入序号，提供判断是否遗失任何日志的参考信息。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
【符号说明】
10：电子装置
12：数据储存装置
12FS：文件系统
12LF：日志文件
14：接口电路
100：系统单芯片(SoC)集成电路(IC)
110：处理器
120：存储器
LMP(0)～LMP(N)：日志管理程序
LOG(0)～LOG(N)：日志
PC(0)～PC(N)：局部电路
RB(0)～RB(N)：环缓冲器
RBH：环缓冲器头区
WRITE(0)～WRITE(N),WRITETOTAL：写入操作
READ(0)～READ(N)：读取操作
CPU(0)～CPU(N)：中央处理单元(CPU)
CORE(0)～CORE(N)：中央处理单元(CPU)核心
S10～S16,S20～S32：步骤
10M：非瞬时计算机可读介质
10P：程序代码。

Claims (10)

1.一种用来进行多系统日志存取管理的方法，能够应用于一系统单芯片集成电路，该方法包含：
利用该系统单芯片集成电路中的至少一处理器运行多个系统以控制该系统单芯片集成电路的操作，其中该至少一处理器包含多个局部电路，且该多个局部电路分别运行该多个系统；
利用该多个局部电路中的一第一局部电路执行至少一第一日志管理程序，以将该系统单芯片集成电路中的至少一存储器配置成分别对应于该多个局部电路的多个环缓冲器、于该多个环缓冲器中的一第一环缓冲器中记录运行于该第一局部电路的一第一系统的一组第一日志，且将该多个环缓冲器所分别储存的多组日志写入一文件系统以成为至少一日志文件以供存取，其中该多个系统包含该第一系统，而该多组日志包含该组第一日志；以及
利用该多个局部电路中的至少一第二局部电路执行至少一第二日志管理程序，以于该多个环缓冲器中的至少一第二环缓冲器中记录运行于该至少一第二局部电路的至少一第二系统的至少一组第二日志，其中该多个系统包含该至少一第二系统，而该多组日志包含该至少一组第二日志。
2.如权利要求1所述的方法，其中该组第一日志包含该组第一日志当中的各日志的序号及该组第一日志当中的各日志的日志内容，且该至少一组第二日志中的任一组第二日志包含该任一组第二日志当中的各日志的序号及该任一组第二日志当中的各日志的日志内容。
3.如权利要求1所述的方法，其中该组第一日志包含该组第一日志当中的各日志的时间戳及该组第一日志当中的各日志的日志内容，且该至少一组第二日志中的任一组第二日志包含该任一组第二日志当中的各日志的时间戳及该任一组第二日志当中的各日志的日志内容。
4.如权利要求1所述的方法，其中该多组日志中的任一组日志中的任一日志包含一时间戳；以及该多组日志中的所有的日志的各自的时间戳依据一相同的时钟来产生，以指出该多组日志之间的相对时序。
5.如权利要求1所述的方法，其还包含：
利用该至少一第一日志管理程序将从该第一局部电路连接至该第一环缓冲器的一第一数据处理路径配置成一第一日志写入管线；
利用该至少一第二日志管理程序将从该至少一第二局部电路连接至该至少一第二环缓冲器的至少一第二数据处理路径配置成至少一第二日志写入管线；以及
利用该至少一第一日志管理程序将从该多个环缓冲器分别连接至该第一局部电路的多个其它数据处理路径配置成多个日志读取管线、以及将从该第一局部电路朝向该文件系统的一后续的数据处理路径配置成一日志导出管线。
6.如权利要求1所述的方法，其中基于该多个局部电路与该多个环缓冲器之间的管线处理，该多组日志缓冲于该多个环缓冲器的数据量随着时间动态地改变。
7.如权利要求1所述的方法，其中该多个系统中的至少两个系统分别属于不同类型的系统。
8.如权利要求1所述的方法，其中该多个系统分别代表多个操作系统。
9.一种系统单芯片集成电路，能够应用于多系统日志存取管理，该系统单芯片集成电路包含：
至少一处理器，该至少一处理器包含多个局部电路，该多个局部电路用来分别运行多个系统以控制该系统单芯片集成电路的操作；以及
至少一存储器，耦接至该至少一处理器，用来为该系统单芯片集成电路储存信息；
其中：
该多个局部电路中的一第一局部电路执行至少一第一日志管理程序，以将该至少一存储器配置成分别对应于该多个局部电路的多个环缓冲器、于该多个环缓冲器中的一第一环缓冲器中记录运行于该第一局部电路的一第一系统的一组第一日志、且将该多个环缓冲器所分别储存的多组日志写入一文件系统以成为至少一日志文件，以供进一步使用，其中该多个系统包含该第一系统，而该多组日志包含该组第一日志；以及
该多个局部电路中的至少一第二局部电路执行至少一第二日志管理程序，以于该多个环缓冲器中的至少一第二环缓冲器中记录运行于该至少一第二局部电路的至少一第二系统的至少一组第二日志，其中该多个系统包含该至少一第二系统，而该多组日志包含该至少一组第二日志。
10.一种非瞬时计算机可读介质，其储存有程序代码使得一系统单芯片集成电路于执行所述程序代码时进行一多系统日志存取管理程序，该系统单芯片集成电路中的至少一处理器运行多个系统以控制该系统单芯片集成电路的操作，该至少一处理器包含多个局部电路，该多个局部电路分别运行该多个系统，该多系统日志存取管理程序包含：
利用该多个局部电路中的一第一局部电路执行至少一第一日志管理程序，以将该系统单芯片集成电路中的至少一存储器配置成分别对应于该多个局部电路的多个环缓冲器、于该多个环缓冲器中的一第一环缓冲器中记录运行于该第一局部电路的一第一系统的一组第一日志，且将该多个环缓冲器所分别储存的多组日志写入一文件系统以成为至少一日志文件以供存取，其中该多个系统包含该第一系统，而该多组日志包含该组第一日志；以及
利用该多个局部电路中的至少一第二局部电路执行至少一第二日志管理程序，以于该多个环缓冲器中的至少一第二环缓冲器中记录运行于该至少一第二局部电路的至少一第二系统的至少一组第二日志，其中该多个系统包含该至少一第二系统，而该多组日志包含该至少一组第二日志。
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