CN114730199A - 用于同步多个处理器的系统和方法 - Google Patents

Abstract

公开了用于同步电子控制系统的多个处理核的方法和系统。电子控制系统被配置为监测和控制多核体结构的运行以生成时间参考信号和/或与时间参考信号同步，该多核体结构采用一个或多个处理核。在一些示例中，系统采用单个主机处理器以生成参考同步信号(例如，主机同步信号)。在示例中，分区时间参考信号的上升沿用作参考时间零点(例如，新分区帧的起始)的标记。如果核与主机同步信号不同步，则该核调整一个或多个定时特性，以将相关联的信号与参考信号对准。

Description

用于同步多个处理器的系统和方法

优先权要求/通过引用并入

上述引用的申请要求于2020年1月6日提交的美国专利申请号16/735039的优先权。

技术领域

本发明的某些实施例涉及控制系统。更具体地，本发明的某些实施例涉及用于监测和控制多核体结构的运行的电子控制系统，该多核体结构使用一个或多个处理核来生成时间参考信号和/或与时间参考信号同步。在一些示例中，系统使用单个主机处理器来生成参考同步信号(例如，主机同步信号)。在示例中，分区时间参考信号的上升沿用作参考时间零点的标记(例如，新分区帧的起始)。如果核与主机同步信号不同步，则该核会调整一个或多个定时特性，以将相关联的信号与参考信号对准。

背景技术

多核处理器包括电路，该电路包括两个或更多个独立的处理单元，每个处理单元被配置为独立执行程序指令，从而提高整体运行速度。为了确保多核处理器能够有效地通信和执行常见任务，每个处理器必须按照常见的定时调度运行。然而，确保每个多核处理器正确同步可能是一项挑战和复杂的工作，可能会导致控制信号出现缺口，并导致不必要的故障。因此，需要高效且准确地同步多核处理器的系统和方法。

通过将这些系统与本发明进行比较，常规方法和传统方法的进一步限制和缺点对于本领域技术人员来说将变得显而易见，如本申请的其余部分参考附图所述。

发明内容

提供了用于同步电子控制系统的多个处理核的系统和/或方法。在公开的示例中，系统监测并控制多核体结构的运行，该多核体结构使用一个或多个处理核来生成时间参考信号和/或与时间参考信号同步。在一些示例中，系统使用单个主机处理器来生成参考同步信号(例如，主机同步信号)。在示例中，将分区时间参考信号的上升沿用作参考时间零点的标记(例如，新分区帧的起始)。如果核与主机同步信号不同步，则该核会调整一个或多个定时特性，以将相关信号与参考信号对准。

本发明的这些和各种其他优点、方面和新颖特征，以及其所示出的实施例的细节，将从以下描述和附图中得到更充分的理解。

附图说明

图1示出了根据本发明的示例性实施例的具有多个处理核的控制系统的示例性示意图。

图2示出了根据本发明的示例性实施例的用于处理核同步的示例性过程图。

图3示出了根据本发明示例性实施例的具有多个处理核的电子控制装置的另一示例示意图。

图4示出了根据本发明的示例性实施例的处理核同步的示例性方法。

这些图不必是按比例计算的。在适当情况下，相似或相同的附图标记用于指代相似或相同的部件。

具体实施方式

一些关键系统使用两个或更多个处理核来确保对此类系统的不间断控制。在一些示例中，该系统包括包含多个处理核(例如，一个或多个主机核和/或一个或多个从机核)的电子发动机控制系统(例如，EEC)。每个核包括一个定时机制(例如，记号、定时或时钟信号发生器)。所公开的设计采用一种机制，从而不仅在生成记号时(例如，由处理器上的所有活跃核)同步核，而且还同步核上的活跃软件模块。

用于参考同步信号(例如，第一同步信号或主机同步信号)与另一同步信号(例如，第二同步信号或从机同步信号)之间的同步的系统和方法可以被描述为帧同步。在示例中，帧同步是指监测一个或多个从机同步信号的过程，将一个或多个从机同步信号的定时与来自控制处理器或系统(例如，活跃核)的主机同步信号(例如，上升沿、记号、占空比、周期、起始点等)的已知定时装置相匹配。成帧可以被描述为调整接收信号的定时以与主机同步信号脉冲的上升沿对准的过程。

出于同步的目的，如本文所用，保护处理器上的活跃核被识别为“主机核”，任何不负责生成分区帧信号的处理核被识别为“从机核”。例如，保护处理器上与分区帧信号的生成无关的活跃核被视为主机核(生成初始分区帧)的从机核。当从机核准备好运行时，从机核被配置为等待从主机处理核检测到新分区帧的上升沿(例如，基于指令，例如在循环中运行的软件，以次帧速率触发)。

对于从机处理核，主机处理核在触发与分区帧相关联的上升沿的同时提供通知的起始。本公开的关于同步的技术适用于可由操作系统(OS)控制或可独立于OS运行的多核应用。在一些示例中，用于操作系统和处理器通知之一或两者的机制可以是依赖于操作系统的机制，其可以根据特定系统的具体情况(例如操作系统)和/或根据操作员规则而变化。

各种核和/或处理器之间的同步取决于一致的、系统范围的通用时基的建立和维护，不同核与该时基同步。

同步模块或帧同步器使从机同步信号中的每一帧的时间与主机同步信号的定时装置相匹配，以确保从机同步信号(和相关处理核)按照主机同步信号及其相关处理器(例如，活跃处理核)提供的通用时基运行。在一些示例中，帧是基于时间的，它在特定时间段内监测参考同步信号和另一同步信号的帧。例如，帧之间的比较用于调整从机同步信号，以对准用于同步的帧。

在一些示例中，同步模块是被配置为执行帧同步过程的电路、处理器和/或控制系统。例如，同步模块可以对准两个同步信号的脉冲帧。两个信号的比较可以通过帧同步过程中的互相关或其他方法来实现。因此，可以调整从机信号的定时或对准，以确保每个核根据由主参考信号建立的通用时间调度运行。

在公开的示例中，电子控制系统被设计以向多核处理器同步提供一种活跃/备用体结构。在示例中，每个信道与两个处理器相关联，并且每个处理器可以具有多个启用的处理核。

在一个示例中，本公开的设计采用多个处理器，每个处理器可以包括多个核，每个核可以包括独立的分区调度。例如，一个或多个不同的核具有不同的分区调度，或者一个或多个核可能具有相同的分区调度。例如，只有在按照系统设计和/或操作员规范执行启动例程后，才有可以同步活跃核。在一些示例中，启动例程识别与一个或多个核相关联的分区调度对应的起始点，因为一个或多个相关联的分区调度将同时启动(例如，在启动时，对应于时间零点)。

为确保系统同步，采用了许多元件。例如，所公开的系统包括一个或多个机制，以例如相对于次帧或主帧中的一者或两者生成通用参考时间。机制可用以同步与每个相应多核处理器相关联的多个时钟。此外，监测时钟信号以识别时间偏移，以便在需要时进行调整，以确保时钟定时受所需参数的限制。此外，可以使用机制来调整特定处理核(例如，从机处理核)上的时钟偏移。

在一些示例中，多核处理器内的处理器和/或处理同步可采用一个或多个模块，例如操作系统(OS)和/或同步模块。操作系统可以控制任务或进程的调度，或者基于通用调度或参考时间控制调度。操作系统在执行窗口或帧内的给定时间安排进程。

本文公开的用于同步的系统和方法可以使用硬件和/或固件组件来构成同步模块。该同步模块可以部分或完全驻留在现场可编程门阵列(FPGA)上，并通过使用硬件描述语言来创建信号来实现。在一些示例中，同步模块由一个或多个定时器实现，定时器可以是相关处理器的一部分，由软件辅助以控制或管理此类定时器。

电子控制系统内的定时基于一个或多个主帧和次帧，其中主帧包括多个次帧。所公开的同步方法和系统通过在各个核之间分布式对准实现，提供了解决宏调度问题的方案。这通过生成初始信号、标记新帧的起始以及使一个或多个相关联的定时装置可用于其他处理核来实现。

虽然公开的系统和方法的一个目的是在次帧级别上保持每个处理核的同步，但系统和方法的另一个目的是根据通用主帧起始点同步每个处理核。例如，在各种处理核上运行的每个应用程序都必须同步到通用主帧。

每个处理器包括用于生成和/或监测定时装置和/或信号的一个或多个模块。例如，振荡器可以驱动处理核的时钟信号。每个振荡器可以以固定速率产生一个周期性信号。例如，由于寿命、温度和制造工艺的影响，每个振荡器的周期率可能会波动，并变得更快或更慢，这种现象被称为时钟偏移。该系统和方法还提供一种机制，以用于监测时钟偏移并调整活跃处理器，从而确保每个活跃核处理器与通用窗口帧周期同步。

公开的系统包括执行同步处理的多个部件，该多个部件包括定时器单元、同步模块和偏移监测器。这些部件可以经由电路、软件或硬件和软件的组合来执行。这些部件独立于其他的部件运行，并且可以驻留在一个或多个相关联的处理器上。一个或多个部件也可以放置在相关的复杂可编程逻辑器件(CPLD)或FPGA中。

在一些公开的示例中，系统包括一个EEC，它利用基于对称多个处理器(SMP)设计的处理器，其中每个活跃处理核共享一个中央存储器。对于主机处理器，该中央型存储器包括内部SRAM和闪存、以及相关外部总线上的存储器。每个核可以有专用的寄存器空间和/或缓存，以允许每个活跃核同时执行相同的代码。

电子控制系统的同步可能需要在每个不同的处理器和核上同步一个或多个调度器(例如，一个或多个活跃和/或操作系统调度器)、分区和进程，以及时钟生成信号。对于分区调度，时间零点对于所有处理器和核都是相同的。记号同步要求同时生成所有处理器和核的记号。为了确保初始同步，所公开的软件设计实现了基于信号的精确时间协议(PTP)，使得使用通用同步信号(例如，第一或主参考信号)代替通信分组或其他嵌入数据。

因此，所公开的解决方案提供了一种多核架构，该多核架构使用一个或多个处理核(例如，低级协作处理器、外围装置、I/O处理器、增强型时间处理器单元(eTPU)微码等)来生成分区时间参考信号和/或与分区时间参考信号同步。在一些示例中，该设计使用单个主机处理器(例如，活跃信道上的保护中央处理器(PCPU))来生成参考同步信号(例如，主机同步信号)。其余的活跃处理器(例如，从机处理器)使用各自的处理器与参考信号同步。在示例中，分区时间参考信号的上升沿用作参考时间零点的标记(例如，新分区帧的起始)。时钟同步设计还包括在记号的同步中使用分区时间参考信号。如果基于比较，核与参考信号不同步，则该核调整一个或多个定时特性，以使相关信号与参考信号对准。

在所公开的示例中，用于同步多个处理器的方法包括：由第一处理器从第一时钟生成与第一分区帧相对应的第一同步信号，从第二处理器生成来自第二时钟第二同步信号，在第二处理器处接收第一同步信号，在第二处理器处将第一同步信号的上升沿与第二同步信号的上升沿进行比较，在第二处理器处确定第一同步信号的上升沿与第二同步信号的上升沿之间的差值，并且基于该差值调整第二同步信号的周期。

在一些示例中，该方法包括：监测第二信号，在与第一同步信号相关联的每个上升沿或记号之前或之后的时间处，将第二同步信号与第一同步信号进行比较，以确定差值，确定第一同步信号与第二同步信号之间的差值是在第一同步信号上升沿之前还是之后，并且响应于该差值，调整第二同步信号的周期以与第一同步信号对准。

在一些示例中，该方法包括测量第一同步信号的周期和第二同步信号的周期，其中，该比较是相对周期的比较。在示例中，该方法包括测量第一同步信号的占空比与第二同步信号的占空比，其中，该比较是相对占空比的比较。

在示例中，该方法包括将差值与阈值列表进行比较，并且当差值在第一阈值外且在第二阈值内时，通过以第一量延长第二同步信号的周期，来调整第二同步信号的周期。在一些示例中，该方法包括：调整第二同步信号的周期还包括当差值在第二阈值外时以第二量延长第二同步信号的周期。

在示例中，该方法包括通过第二同步信号的一个或多个占空比调整第二同步信号的周期，直到差值在第一阈值内、或者第一同步信号与第二同步信号的占空比相同。在示例中，第二同步信号的占空比与第一分区帧内多个次帧中的给定次帧相对应。

在一些示例中，该方法包括通过相应的锁相环模块生成第一同步信号或第二同步信号。在示例中，该方法包括经由同步模块测量第一同步信号或第二同步信号。在示例中，第一处理器与主机处理器相对应，第一同步信号被指定为第二处理器的参考同步信号。在一些示例中，参考同步信号包括标记第一同步信号周期的一个或多个第一记号。在一些示例中，第二同步信号包括标记第二同步信号的第二周期的第二记号。

在一些示例中，该方法包括在第二处理器在预定时间段内监测信号，在第二处理器处，在预定时间段内接收第一同步信号不可用的信号或未接收到信号，并且在第二处理器处，响应于预定时间段内的不可用信号或在预订时间段内没有信号，执行自由运行模式。在一些示例中，该预定时间段是可调整的。

在公开的示例中，用于同步多个处理器的系统包括：第一处理器，包括被配置为生成与第一分区帧想对应的第一同步信号的第一时钟；以及第二处理器，包括被配置为生成第二同步信号的第二时钟、以及同步模块，该同步模块被配置为接收第一同步信号和第二同步信号，将第一同步信号的上升沿与第二同步信号的上升沿进行比较，并确定第一同步信号的上升沿与第二同步信号的上升沿之间的差值，其中，第二时钟被配置为基于该差值调整第二同步信号的周期。

在一些示例中，同步模块进一步被配置为将差值与阈值列表进行比较，并且在差值在第一阈值外且在第二阈值内时，通过以第一量延长第二同步信号的周期，来调整第二同步信号的周期。

在示例中，同步模块进一步被配置为调整第二同步信号的周期还包括：在差值超出第二阈值时，以第二量延长第二同步信号的周期。

在一些示例中，同步模块进一步被配置为通过第二同步信号的一个或多个占空比调整第二同步信号的周期，直到差值在第一阈值内、或者第一同步信号与第二同步信号的占空比相同。

如本文所用，“和/或”指列表中以“和/或”连接的任何一个或多个项目。例如，“x和/或y”表示三元素集{(x)，(y)，(x，y)}的任何元素。类似地，“x，y和/或z”指七元素集{(x)，(y)，(z)，(x，y)，(x，z)，(y，z)，(x，y，z)}中的任何元素。如本文所使用的，术语“模块”指可在硬件、软件、固件或其一个或多个的任何组合中实现的功能。如本文所使用的，术语“示意性”意指用作非限制性示例、实例或说明。

如本文所用，术语“第一”和“第二”可用于列举相同类型的不同组件或元件，且不一定暗示任何特定顺序。例如，虽然在一些示例中，在一个时间段内第一次发生在第二次之前，但术语“第一次”和“第二次”并不暗示第一次或第二次在该时间段内相对于另一者发生的任何特定顺序。

如本文所用，“电路”或“电路组”包括任何模拟和/或数字组件、电源和/或控制元件，例如微处理器、数字信号处理器(DSP)、软件等，离散和/或集成组件，或其部分和/或组合。

如本文所用，术语“控制电路”、“控制电路组”和/或“控制器”可包括数字和/或模拟电路、离散和/或集成电路、处理器、微处理器、数字信号处理器(DSP)和/或其他逻辑电路和/或相关软件、硬件和/或固件。控制电路或控制电路组可以位于构成控制器一部分或全部的一个或多个电路板上。

如本文所用，术语“操作系统”或OS包括支持计算机或处理器基本功能(例如调度任务、执行应用程序和控制相关装置)的软件。

如本文所用，术语“存储器”包括易失性和非易失性存储器装置和/或其他存储装置。

在图1的示例中，系统10(例如，电子发动机控制)包括四个处理核12和13A、13B和13C。每个处理核包含定时器单元18，该定时器单元18可由同步模块20内的固件管理。偏移监测器14利用处理器的独立锁相环(PLL)模块22来监测处理器内时钟的定时。处理核可以通过一个或多个信道26连接，处理核之间的信号通过一个或多个报头24路由。

在运行期间，定时器单元内的所有调度事件都基于来自通用时钟源的信息。例如，如果操作系统使用多个计时器单元来调度事件，则每个计时器单元都基于相同的时钟参考。在一些示例中，两个或更多个时钟单元用于调度目的。

每个振荡器16被处理核的锁相环(PLL)模块22用作参考时钟。PLL模块22可产生大于参考时钟的频率。因此，PLL输出信号被与处理器(例如通信引擎、外部总线的定时以及活跃核的定时)相关联的一个或多个内部装置用作时钟参考/源。

每个活跃核使用PLL输出信号以驱动一个或多个内部时钟计数器。一个或多个内部时钟计数器用于表示逻辑时间(例如，由于每个时钟计数器独立于其他处理器的时钟计数器)。由于电子控制系统中的四个处理器是独立的，因此核时钟可以在不同的时间启动，并以不同的速率运行。

在电子控制系统中，外部事件(例如，在物理时间或绝对时间内发生的输入和/或输出)发生的时间、以及各种核处理和/或响应这些事件的时间，都应该存在定时关联。同步模块将给定核的逻辑时间映射到通用绝对时间。

另外或可选地，一个或多个处理核可包括时钟偏移监测器14。时钟偏移监测器14监测一个或多个测试信号(例如，从各自核的PLL和/或单独和/或外部振荡器导出)，并将测试信号与一个或多个参考进行比较，以确保各自的时钟在允许的容差(例如+/-2％方差)内。每个时钟偏移监测器14将利用其自身的高精度振荡器进行定时测量。持续监测该测试信号，以验证时钟偏移是否在给定时间段内(例如，在固定方差范围内、有界等)。如果偏移监测器14确定时钟在给定的时间段外，偏移监测器14将故障信号返回给相应的处理器。

如图1所示，每个处理核12、13A至13C与各个振荡器16、16A至16C中的每个相关联。在一些示例中，一个或多个处理核12、13A至13C可以包括多个振荡器，或者可以共享一个共同的振荡器。处理核12、13A至13C中的每个生成包括基于来自各个振荡器16、16A至16C的核时钟定时的定时信息同步信号。用作主机核或主核运行的活跃处理核向其他处理器输出主机同步信号，而从机核或次核具有作为反馈路由回的从机同步信号。例如，每个主机同步信号构成一个或多个从机处理核13A至13C将与之同步的定时参考。可以存在多个从机处理核，但一次只有一个处理核作为主机核运行，提供单个主机同步信号或主同步信号。

基于主机信号与从机信号的比较，从机处理核16、16A至16C中的每个被配置为调整输出同步信号的脉冲，以与主机同步信号的脉冲周期对准。换句话说，当新帧起始时，从机处理核16、16A至16C中的每个使用主机同步信号作为参考信号，并且从机处理核随后将从机同步信号的次帧占空比与主机同步信号的次帧占空比匹配。如果从机处理核与主机处理核不同步，则从机处理核将调整一个或多个信号特性，以与主机同步信号对准。这可以通过延长信号的周期(例如，通过预定量和/或最大定义量)来实现，直到信号的比较指示主机同步信号与从机同步信号在期望阈值量内对准。在充分对准之后，从机处理核可以调整周期以匹配主机同步信号的周期。

尽管同步模块20在图1中显示为单独的模块，但同步模块20可以包括定时器单元18和固件。固件可以是系统特定的，并且可以基于定时器单元18所驻留的位置(例如，在FPGA、处理器的一部分等上)。在支持多个核的系统中，固件可以被设计成与两个或更多个核(例如，共享同步模块)交互，或者每个核可以有一个专用的同步模块。在具有单个活跃核的系统中，控制定时器单元18的固件可用于更新主机核定时器单元和/或系统时钟(例如，时钟或振荡器16)，使得每个核针对各个次帧时间使用通用时钟持续时间。

如本文所公开的，每个从机处理核13A至13C接收主机同步信号及其自身的同步信号。例如响应于新次帧的起始，与给定的从机核相关联的固件可以用作调整生成的同步信号的机制。

主机同步信号可以包含与定时相对应的信息。例如，主机同步信号的上升沿表示新的次帧的起始。信号占空比与相关主帧内的特定次帧相对应。这意味着主机核定时器单元将生成脉宽调制(PWM)信号(占空比可能在相邻或连续的次帧之间变化)，并且定时器单元18将测量边缘时间以及占空比中的一者或两者以执行同步处理。

在示例性实施例中，主机同步信号可采用不同的占空比。例如，不同的占空比可将信号识别为源自主机同步信号，和/或指示主机信号当前在哪个帧中传输。例如，在初始化期间，主机处理核发送占空比为50％的信号。这会向接收从机处理核通知发送核首先变为活跃的(因此被指定为主机处理核)。此后，主机处理核不改变其记号周期，但占空比可以改变以传送帧信息。由于主机处理核没有故意改变其周期，所以从机处理核检测到的任何变化都可能是由于振荡器或时钟偏移，而不是由固件启动的。

在一些示例中，使用10％、20％、30％和40％的占空比来指示该信号是主机同步信号，并且分别在第1帧、第2帧、第3帧和第4帧中。当处理核作为从机处理核运行时，它会以不同的占空比(例如60％、70％、80％和90％)传输同步信号。

当作为主机处理核传输的处理核在次帧内没有接收到另一个主机同步信号(例如，在初始化或启动事件期间)，该处理核被确认为主机处理核，并继续传输占空比为10％、20％、30％和40％的主机同步信号。仅作为从机处理核运行的处理核在预定时间内(例如，默认和/或用户可配置的“超时”时间)等待接收主机同步信号。

在一些示例中，系统在对应用软件(AS)给出控制之前尝试信道和处理核同步。同步工作在预定的超时时间段内进行。超时时间段可以由操作员提供的相关软件模块指定，和/或由操作系统确定。如果在预定的时间帧范围内没有接收到这样的信号，则从机处理核实现“自由运行”模式。

在同步从机在此自由运行模式下运行的情况下，从机处理核连续或定期监测信号，以接收来自主机处理核的同步脉冲信号。一旦检测到主机同步信号(例如脉冲信号)，从机处理核将与主机核的同步信号(例如信号的占空比和/或帧)同步。在一些示例中，采用该处理的从机处理核可以与主机处理核生成的信号同步，该从机处理核处于从模式(例如，在没有来自指定的主机处理核的同步信号的情况)。

在某些情况下，从机处理核可以调整运行以避免同步信号冲突，或在没有同步信号的情况下从机处理核可以调整运行。例如，在给定时间，一个系统可能有多个主机处理核。为了避免从机处理核试图与多个信号或冲突信号对准，多核处理器的单个处理核可以被指定为唯一被授权作为主机处理核运行的处理核。在一些示例中，在初始启动例程期间，生成同步信号的第一个核被指定为主机处理核。

在附加或替代示例中，当定时使得多个处理器在同一时间或在阈值时间内起始工作时，可以实施断连机制。在这种情况下，预定的处理核可以优先，和/或可以分析两个或多个核的一个或多个特征，以确定哪个核将成为主机处理核。

例如，从机处理核可以检测到两个主机同步信号(例如，来自两个主机核)，并将其同步到默认的同步主机处理核(例如，被标识为高级核，或具有某些其他特性，提供了作为主机处理核的高级声明)。每个处理核的同步模块提供同步状态信息，该同步状态信息指示处理核是否与主机处理核同步，以及该处理核是主机处理核还是从机处理核。另一个示例是，从机处理核已与主机处理核同步，然后主机处理核将转换为从机处理核(例如，响应故障或命令转换)。与转换后的核同步的从机处理核继续监测传入的同步信号，直到检测到另一个主机同步信号。

在一些示例中，固件提供了一种机制，可以将处理核从主机处理核更改为从机处理核，反之亦然。如果先前的主机处理核成为从机处理核并且从机处理核开始监测新主机信号的信号，则该从机处理核可以切换同步到不同的主机处理核。作为响应，从机处理核将切换并与当前主机同步信号同步。

在一些示例中，当多个处理核可用但未同步时，一个或多个处理核可与一个或多个本地处理核保持同步。

当给定的处理核启动且电子控制系统10被设置为初始化时，系统不会开始分区调度，除非给定核与主动保护中央处理单元(例如，PCPU)相关联。如果给定核与活跃处理核(例如，活跃核)相关联，则向给定处理器提供触发器(例如，从一组指令，例如通过操作系统)，指示新的分区帧正在启动(如信号30的初始传输时的箭头34所示)。此时，处理器生成新帧的上升沿，在一些示例中，该上升沿用作比较信号的参考标记(例如，从与生成用于比较的信号的核(从)分离的核(主)生成)。

在一些示例中，上升沿可以与信号记号和/或具有正弦特性的信号相关联，因此上升沿被定义为相对于相应波形上的阈值或位置的向上斜率。在附加或替代示例中，上升沿被定义为从空值或相对恒定值的变化。处理器触发的方式和类型可能会根据特定控制、应用、操作系统的具体情况和/或操作员规则而有所不同。在一些示例中，特定处理器具有多个核，使得处理器识别哪个核与比较期间使用的分区帧、同步信号和/或相关联的上升沿相关联。

一旦被识别，来自活跃核的脉冲序列的上升沿指示与剩余核同步的新分区帧的起始。该分区帧信号的周期可以基于预定的记号数量。换句话说，新分区帧的初始记号和起始可以彼此对准/同步。因此，主动保护处理器生成脉冲序列，使得上升沿出现在预定的记号数之后。接收核同步来自参考信号的相关分区帧和记号调度。

如图2所示，主机处理核12产生脉冲主机同步信号30。主机同步信号30根据预定的定时形成脉冲，该预定的定时被显示为记号或上升沿42和周期36。因此，在新帧34的起始处，生成主机同步信号30并将其发送到彼此相关联的处理核。从机处理核13还将生成从机同步信号32，该从机同步信号32可以以周期44形成脉冲。然而，在图2的示例中，从机同步信号32与主机同步信号30不同步，因为记号46A与记号42不对准。

基于脉冲信号的比较(例如，通过同步模块22)，从机核13将调整脉冲信号32的周期，直到从机同步信号32与主机同步信号30对准。例如，主机同步信号30可以生成具有预定周期36的脉冲信号。然而，从机同步信号32可以不同于周期36。如所示出的，来自从机同步信号32的初始记号46A(具有周期44A)与主机同步信号30的记号42(由同步模块22确定)未对准。为了重新校准信号，从机处理核13调整一个或多个后续周期44B、44C和44D，直到记号46E再次与标记号42对准。在示例中，对周期44B、44C和44D中的每一个的调整可以相同或不同(例如，响应于监测期间的后续比较)。在一些示例中，从机处理核13识别定时上的差值，并将周期调整为相当于该差值的量，以将记号46与记号42重新对准。

同步模块20被配置为执行主帧和次帧同步。当从机核13与主机核12不同步时，通过调整(例如，延长或缩短)从机次帧周期的周期来实现帧同步，直到从机主帧与主机主帧同步。在一些示例中，来自从机核13的日志(PAL)软件的性能分析通过延长周期44将从机信号32记号44与记号42同步。在一些示例中，每个从机核仅通过延长系统信号的周期而不通过其他纠正措施来与主机信号记号42同步。同时或随后，在同步过程中更新占空比。在充分对准(例如，在一个或多个预定定时阈值内)之后，从机处理核13可以再次调整周期以匹配主机同步信号30的周期36。

可以以预定量、最大定义量延长信号32的周期，和/或可以基于从机信号的后续信号与主机信号的后续信号之间的比较来动态调整延长的信号32的周期。可以继续调整周期44，直到信号的比较指示主机同步信号30与从机同步信号32在期望阈值量内对准。

在一些示例中，如图2的示例所示，从机处理核13基于一个或多个阈值(例如，同步包络或同步容差)比较记号46与记号42，同步固件在每个新次帧34的起始处执行。对于从机核13，同步模块22监测核13是否与主机同步信号30的主帧同步和/或核13在预定同步包络38内同步。例如，同步包络是一个可配置的参数，该可配置的参数定义了从机核信号定时被认为与主机系统同步的区域。

同步包络38是从机处理核13的新时间窗口与从主机核12起始的新次帧之间允许的差值。如果从同步模块22检测到来自从机同步信号32的新时间窗口在同步包络38外，则同步模块22(例如，在最大值范围内)增加次帧周期44，直到从机同步信号处于帧同步和同步容差中的一者或两者。

同步包络38可以具有一个或多个相关联的阈值。在图2的示例中，记号46A和46B都在同步包络38外。然而，对周期44的调整使得记号46C在同步包络38的外阈值内。记号46D继续靠近记号42，并达到内阈值40。最终，记号46E与记号42对准(因此主机同步信号30的占空比)，并相应地调整从机同步信号32的周期。

在一些示例中，同步模块22识别记号46在同步包络38内(和/或在内部阈值40内)，并确定不需要采取纠正措施。因此，从机信号记号46可以在同步包络38内，而不在帧同步内，且可以不实现周期调整。

如本文所公开的，新分区帧的记号和起始最初是对准/同步的，这提供了一个参考信号，以用于与各种比较记号信号(例如，来自一个或多个从机处理核)进行比较。核的时钟运行速度比时钟本身和/或与处理器相关的时钟快10到1000倍。因此，由核生成的记号是被称为微记号的记号粒度。由于这种微小的标记粒度，可以发生对标记生成的调整。例如，软件可以增加或减少生成核记号所需的微记号的数量，以便在记号发生时进行调整。

一个或多个处理器上不同核的同步可以通过比较特定处理器预测新分区帧起始的时间与来自主机核的分区帧信号的上升沿指示将要发生的时间之间的差值来实现。例如，系统假设所有处理器之间的传播延迟可以忽略不计。之前预测的新分区帧的起始时间与新计算的时间之间的时间差均匀分布在记号数上，直到操作系统命令新分区帧。

现在转到图3，示出了具有多个处理核12、13A至13C的电子控制系统10的示例示意图。如图3所示，同步电路由四个离散信号信道组成(例如，每个处理核一个信号)。每个处理核接收三个信号(例如，主机处理核)或五个信号(例如，从机处理核)。同步信号包括由振荡器16生成的、定义次帧时间的系统记号。

每个从机处理核的同步基于该处理核内的通用时钟源，由增强型模块化输入/输出子系统(eMIOS)信道提供。在一些示例中，一个或多个eMIOS信道产生系统记号信号。每个从机处理核都有其的系统记号，该系统记号被路由到一个信道(例如eMIOS信道)，以便与主机核系统记号进行比较。在图3的示例中，每个处理器使用eMIOS第20信道来生成系统记号。一个或多个系统记号信号以不同的占空比产生。然后，每个处理器的系统记号被路由到eMIOS第9信道，以便与主机同步信号脉冲进行比较。

每个处理器使用eMIOS第12信道和第16信道来处理跨信道主机同步信号脉冲。从机核使用两个额外信道(例如eMIOS第17信道和第19信道)来处理该信道的主机同步信号脉冲。在一些示例中，由于所使用的eMIOS信道的对称性，每个处理器可以使用通用固件。此外，通过执行本文公开的过程，固件能够在大约1微秒的时间内将每个处理器与另一个处理器同步。

在同步例程期间，每个从机处理核包括日志(PAL)软件的性能分析(例如，在各自的处理核上运行)。在一些示例中，PAL软件负责执行与主机处理核相比的相对于系统记号的同步。主机同步信号提供一个参考脉冲，其他处理器(例如，从机处理器核)响应于来自PAL软件的信号分析，将其时钟与该参考脉冲进行比较并调整。

每个从机处理核的PAL软件通过延长从机处理核的定时信号周期，将其系统记号与主机处理核的系统记号同步。在一些示例中，每个从机处理核通过单独延长系统信号的周期而非其他纠正措施来与主机处理核的记号同步。一旦确定，每个相应的PAL软件可以提供状态信息，指示其与哪个其他处理核(例如，主机处理核和/或一个或多个从机处理核)同步。

在一些示例中，系统记号信号通过可用信道或引脚(例如，与关键中断IVOR0相关的通用输入/输出(GPIO)引脚)路由，并返回到eMIOS信道。通过eMIOS信道，对系统记号信号进行比较和分析，以确定处理核(例如，如果处理核是从机核)是否与一个或多个主机处理核、或者确定处理核(例如，如果处理核是主机处理核)是否与一个或多个从机处理核同步。系统10中可以包括附加的或替代的处理核，每个处理核可以生成与每个相应处理核的记号信号相比较的记号信号。

反馈信号从机处理核第9信道路由回产生特定系统记号信号的处理核。返回信号用于检测同步信号的错误(例如，基于同步信号与主机信号的比较)。例如，反馈信号可用于确定特定系统信号中的传播延迟。

在一些示例中，主机同步信号可能不会在传输生成的同步主时钟信号后检测到反馈信号。例如，反馈信号可能在预定的时间段内未被检测到以记录响应，反馈信号可能表现出某种类型的缺陷，或者其他信息或情况可能指示已发生故障的同步主机记号信号。作为响应，主机同步处理核将向一个或多个相关处理器转发故障状态。

在一些示例中，每个从机处理核周期性地和/或根据命令生成同步信号。将该信号与原始同步主机信号进行比较，直到从机处理核检测到主机处理核不再存在(例如，处于脱机状态和/或已停止生成主机同步信号)，和/或其名称已从主机同步信号更改为从机同步信号

在一些示例中，当同步主机信号的检测丢失时，主机处理核和从机处理核都被配置为转换到自由运行模式(例如，在检测到参考同步信号之前，不对内部时钟或脉冲发生器进行调整)。例如，即使在丢失主机同步信号之后，每个从机处理核仍继续生成同步信号和/或监测参考同步信号(例如，来自主机处理核)。一旦检测到参考信号，则如参考图2所描述，对从机同步信号进行比较，并基于该比较来对周期进行调整。每个信号与参考信号同步的调整量本身是可调的。

在一些示例中，PAL软件可以接收到关于每个从机处理核相对于主机同步信号的容差的信息。例如，用户可以设置一个值的范围和/或期望值的百分比(例如，最大值范围约为+/-4.5ms)，超过该范围，从机处理核将被视为不同步。

鉴于设定的值的范围，应用软件向PAL软件提供范围信息。作为响应，PAL软件(通过一个或多个模块)比较并分析主机同步信号和从机同步信号。例如，PAL软件解决方案可以根据预定的值的范围计算偏移值。

在一些示例中，启用标志表示一个或多个从机CPU将因偏移值而保持不同步。重置启用标志时，一个或多个从机处理核将再次与主机处理核同步。

在一些示例中，PAL数据文件包含用于信号评估的值的范围。例如，同步包络或容差定义了主机处理核系统时钟信号和从机处理核之间允许的最大时钟差值，也可以认为在微秒内是同步的。最大增量可定义为系统记号(周期)可延长的最大时间量(例如，以微秒为单位)。超时时间定义了当PAL软件将从机处理核时钟信号与主机处理核时钟信号同步时，从机处理核可被保持用于执行(例如，重新调整)的最大时间量。

在一些示例中，信道也是同步的。例如，信道同步可以确定哪个信道用作参考信道(例如，与主机处理核和/或主机同步标记信号关联)，以及哪个信道或多个信道与参考信道进行比较(例如，与从机处理核和/或从同步标记信号关联)。

如本文所公开的，系统10可以根据一个或多个选择方案选择同步主机处理核以提供供参考的同步信号。例如，可以根据一个或多个参数和/或计算，和/或响应于来自操作员的输入，从多个处理核中随机选择主机处理核。

在一些示例中，在系统10上电复位和/或初始化之后，在没有处理器故障阻止同步，并且所有信道和处理核(例如，控制和保护处理器)都有电力可用的情况下，与系统10相关联的每个处理核12、13A至13C在任务同步时间段(例如，5毫秒)内同步并且以指定的容差(例如，范围)同步(例如，通过操作员选择、特定于应用的模式和/或操作系统指令)。

系统10应连续、定期和/或响应命令，向每个处理核提供同步状态指示。同步状态可以是单独的(例如，各个处理核是否与主机处理核同步)；可以识别每个处理核的同步状态(例如，相对于主机处理核)；和/或可识别特定同步状态(例如，故障、作为从机运行的主机处理核、作为主机运行的从机处理核等)。

图4示出了根据本公开的实施例实现示例性同步过程的方法100。在框102中，在第一处理器(例如，主机处理核12)处从第一时钟(例如，振荡器16)生成与第一分区帧相对应的第一同步信号。在框104中，在第二处理器(例如，从机处理核13)处从第二时钟(例如，振荡器16)生成第二同步信号。在框106中，在第二处理器处接收第一同步信号。在框108中，在第二处理器处接收作为反馈信号的第二同步信号。

在框110中，将第一同步信号的定时与第二处理器的第二同步信号的定时装置进行比较。例如，比较每个信号的定时装置(例如上升沿或记号)。基于该比较，在框112中确定两个信号的定时之间的差值。在框114中，将该差值与一个或多个阈值(例如，对应于同步包络38或内阈值40)进行比较。如果定时差值在内(预定、编程和/或计算的)期望阈值，则该方法返回到框110以继续比较信号，以确保第一信号和第二信号保持同步。

如果定时差值不在期望阈值内，则例如在框116中，通过延长第二同步信号的周期来调整第二同步。在框118中，(例如，由同步模块40)监测第一同步信号与第二同步信号之间的差值。在框120中再次比较信号差值，其中如果信号之间的差值不在期望阈值内，则该方法返回框116以继续调整第二信号的周期。如果确定差值在期望阈值内，则该方法返回到框110以继续比较信号，以确保第一信号和第二信号保持同步。

参考几幅图，通过本文公开的创新系统和方法实现了多项优势。例如，所公开的系统可配置为从通用基础控制多个系统。该系统被设计为易于扩展到多个装置，例如具有多个相关联的核，其中每个核与通用同步源同步。系统可以向应用程序提供有关该应用程序的同步状态的数据，包括主帧中的哪个次帧是否正在与同步信号进行比较。在信道切换期间，发动机瞬态会减少(例如，与传统方法相比，没有信道处于控制状态的时间会减少)。该系统确保在所需的时间窗口内，不同信道和/或处理器之间接收和/或传输数据。此外，多个处理器之间的数据传输延迟被最小化，这与传统技术相比提高了性能。

虽然已经参考特定实施例描述了本发明，但本领域技术人员将理解，在不脱离本发明的范围的情况下，可以进行各种更改并替换等效物。此外，在不脱离其范围的情况下，可以进行许多修改以使特定情况或材料适应本发明的教导。因此，本发明不限于所公开的特定实施例，而是包括属于所附权利要求范围内的所有实施例。

Claims (19)

1.一种用于同步多个处理器的方法，包括：

从第一处理器根据第一时钟生成与第一分区帧相对应的第一同步信号；

从第二处理器根据第二时钟生成第二同步信号；

在所述第二处理器处接收所述第一同步信号；

在所述第二处理器处将所述第一同步信号的上升沿与所述第二同步信号的上升沿进行比较；

在所述第二处理器处确定所述第一同步信号的所述上升沿与所述第二同步信号的所述上升沿之间的差值；并且

基于所述差值调整所述第二同步信号的周期。

2.根据权利要求1所述的方法，其中，进行比较还包括：

监测第二信号；

在与所述第一同步信号相关联的每个上升沿或记号之前或之后的时间处，将所述第二同步信号与所述第一同步信号进行比较，以确定所述差值；

确定所述第一同步信号与所述第二同步信号之间的所述差值是在所述第一同步信号的所述上升沿之前还是之后；并且

响应于所述差值，调整所述第二同步信号的所述周期以与所述第一同步信号对准。

3.根据权利要求1所述的方法，还包括测量所述第一同步信号的周期和所述第二同步信号的周期，其中，该比较是相对周期的比较。

4.根据权利要求1所述的方法，还包括测量所述第一同步信号的占空比和所述第二同步信号的占空比，其中，该比较是相对占空比的比较。

5.根据权利要求1所述的方法，还包括：

将所述差值与阈值的列表进行比较；并且

当所述差值在第一阈值外且在第二阈值内时，通过以第一量延长所述第二同步信号的所述周期，来调整所述第二同步信号的所述周期。

6.根据权利要求5所述的方法，其中，调整所述第二同步信号的所述周期还包括：当所述差值在所述第二阈值外时，以第二量延长所述第二同步信号的所述周期。

7.根据权利要求5所述的方法，还包括通过所述第二同步信号的一个或多个占空比来调整所述第二同步信号的所述周期，直到所述差值在所述第一阈值内、或者所述第一同步信号的占空比与所述第二同步信号的占空比相同。

8.根据权利要求1所述的方法，其中，所述第二同步信号的占空比与所述第一分区帧内的多个次帧中的给定次帧相对应。

9.根据权利要求1所述的方法，还包括经由相应的锁相环模块生成所述第一同步信号或所述第二同步信号。

10.根据权利要求1所述的方法，还包括经由同步模块测量所述第一同步信号或所述第二同步信号。

11.根据权利要求1所述的方法，其中，所述第一处理器与主机处理器相对应，所述第一同步信号被指定为所述第二处理器的参考同步信号。

12.根据权利要求11所述的方法，其中，所述参考同步信号包括标记所述第一同步信号的周期的一个或多个第一记号。

13.根据权利要求11所述的方法，其中，所述第二同步信号包括标记所述第二同步信号的第二周期的第二记号。

14.根据权利要求1所述的方法，还包括：

在所述第二处理器处在预定时间段内监测信号；

在所述第二处理器处，在所述预定时间段内接收所述第一同步信号不可用的信号或者没有接收到信号；并且

在所述第二处理器处，响应于在所述预定时间段内的不可用的信号或者在在所述预定时间段内没有信号，来执行自由运行模式。

15.根据权利要求14所述的方法，其中，所述预定时间段是可调整的。

16.一种用于同步多个处理器的系统，包括：

第一处理器，包括第一时钟，所述第一时钟被配置为生成与第一分区帧相对应的第一同步信号；以及

第二处理器，包括：

第二时钟，被配置为生成第二同步信号；以及

同步模块，被配置为：

接收所述第一同步信号和所述第二同步信号；

将所述第一同步信号的上升沿与所述第二同步信号的上升沿进行比较；并且

确定所述第一同步信号的所述上升沿与所述第二同步信号的所述上升沿之间的差值，其中，所述第二时钟被配置为基于所述差值来调整所述第二同步信号的周期。

17.根据权利要求16所述的系统，其中，所述同步模块进一步被配置为：

将所述差值与阈值的列表进行比较；并且

当所述差值在第一阈值外且在第二阈值内时，通过以第一量延长所述第二同步信号的所述周期，来调整所述第二同步信号的所述周期。

18.根据权利要求17所述的系统，其中，所述同步模块进一步被配置为调整所述第二同步信号的所述周期还包括：当所述差值在所述第二阈值外时，以第二量延长所述第二同步信号的所述周期。

19.根据权利要求17所述的系统，其中，所述同步模块进一步被配置为：通过所述第二同步信号的一个或多个占空比来调整所述第二同步信号的所述周期，直到所述差值在所述第一阈值内、或者所述第一同步信号的占空比与所述第二同步信号的占空比相同。

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