CN114706447B - 一种用于任意波形发生器的波形处理方法、设备及介质 - Google Patents

Abstract

本申请提供了一种用于任意波形发生器的波形处理方法、设备及介质，通过现场可编程逻辑门阵列FPGA芯片获取预设的外部触发信号。其中，外部触发信号用于若干设置有FPGA芯片的任意波形发生器，进行波形同步。将外部触发信号发送至任意波形发生器，以按照预设时间间隔，确定外部触发信号中相邻的信号上升沿的间隔计数值。基于间隔计数值与预设的计数值粒度，确定波形同步值。其中，波形同步值用于产生周期性触发的内部触发信号。内部触发信号用于触发任意波形发生器的波形发送。根据波形同步值，生成波形同步信号，以通过波形同步信号，使各任意波形发生器生成同步波形。

Description

一种用于任意波形发生器的波形处理方法、设备及介质

技术领域

本申请涉及信号发生器技术领域，尤其涉及一种用于任意波形发生器的波形处理方法、设备及介质。

背景技术

在超导量子计算等前沿科技研究领域，需要大量任意波形发生器协同工作，例如在PXIe机箱中设置多个任意波形发生器，进行波形产生工作。

任意波形发生器在工作时，存在产生波形相位抖动的问题，又伴随着协同工作的任意波形发生器数量的增多，不同任意波形发生器之间发送的波形相位抖动现象，更为频繁。对于波形同步性要求高的应用场景下，波形相位抖动是不被允许的。

基于此，亟需提供一种能够消除多个任意波形发生器的相位抖动问题的技术方案。

发明内容

本申请实施例提供了一种用于任意波形发生器的波形处理方法、设备及介质，用于解决当前任意波形发生器协同工作时，存在相位抖动的技术问题。

一方面，本申请提供了一种用于任意波形发生器的波形处理方法，该方法包括：

现场可编程逻辑门阵列FPGA芯片获取预设的外部触发信号。其中，外部触发信号用于若干设置有FPGA芯片的任意波形发生器，进行波形同步。将外部触发信号发送至任意波形发生器，以按照预设时间间隔，确定外部触发信号中相邻的信号上升沿的间隔计数值。基于间隔计数值与预设的计数值粒度，确定波形同步值。其中，波形同步值用于产生周期性触发的内部触发信号。内部触发信号用于触发任意波形发生器的波形发送。根据波形同步值，生成波形同步信号，以通过波形同步信号，使各任意波形发生器生成同步波形。

在本申请的一种实现方式中，确定任意波形发生器的FPGA时钟周期，为预设时间间隔。根据预设时间间隔，以外部触发信号的第一信号上升沿为起点，外部触发信号的第二信号上升沿为终点，确定间隔计数值。第一信号上升沿与第二信号上升沿为相邻的信号上升沿。间隔计数值为第一信号上升沿与第二信号上升沿之间的预设时间间隔个数。

在本申请的一种实现方式中，确定间隔计数值的计数误差区间。按照预设规则，将计数误差区间的最大误差、计数误差区间中的计数误差、间隔计数值以及计数值粒度进行取整除法处理，确定波形同步值。

在本申请的一种实现方式中，根据波形同步信号，确定外部触发信号的起始信号上升沿。以起始信号上升沿为内部触发信号起点，对预设时间间隔进行计数，并计数累计达到波形同步值为内部触发信号终点，生成内部触发信号的第一同步波形。将内部触发信号终点为第二起点，对预设时间间隔进行计数，计数累计达到波形同步值为第二终点，生成内部触发信号的第二同步波形，并将第二同步波形的第二终点作为第三同步波形的第三起点，直至生成内部触发信号的第N同步波形或对波形同步值初始化。其中，N为三以上的自然数。

在本申请的一种实现方式中，获取各同步波形的波形相位，并确定各波形相位的相位差。生成各同步波形的起点时间序列，并确定起点时间序列中的最晚起点时间，为相位同步时间。根据相位同步时间，将各同步波形进行补零处理，以使各同步波形的起点时间为相位同步时间。

在本申请的一种实现方式中，确定是否接收到任意波形发生器的波形同步值的初始化信息或任意波形发生器的重启信息。其中，初始化信息为将波形同步值设置为零。确定接收到任意波形发生器的波形同步值的初始化信息或任意波形发生器的重启信息的情况下，通过客户端使能外部触发信号，以对外部触发信号进行采样，确定外部触发信号的第一信号上升沿。

在本申请的一种实现方式中，各任意波形发生器生成同步波形之后，确定外部触发信号的运行时长是否大于预设时长。在外部触发信号的运行时长大于预设时长的情况下，生成禁用信号，并将禁用信号发送至客户端，以使客户端禁用外部触发信号。

在本申请的一种实现方式中，外部触发信号的信号周期与预设时间间隔为整数倍数关系。

另一方面，本申请实施例还提供了一种用于任意波形发生器的波形处理设备，该设备包括：

至少一个处理器；以及，与至少一个处理器通信连接的存储器。其中，存储器存储有可被至少一个处理器执行的指令，指令被至少一个处理器执行，以使至少一个处理器能够：

现场可编程逻辑门阵列FPGA芯片获取预设的外部触发信号。其中，外部触发信号用于若干设置有FPGA芯片的任意波形发生器，进行波形同步。将外部触发信号发送至任意波形发生器，以按照预设时间间隔，确定外部触发信号中相邻的信号上升沿的间隔计数值。基于间隔计数值与预设的计数值粒度，确定波形同步值。其中，波形同步值用于产生周期性触发的内部触发信号。内部触发信号用于触发任意波形发生器的波形发送。根据波形同步值，生成波形同步信号，以通过波形同步信号，使各任意波形发生器生成同步波形。

再一方面，本申请实施例还提供了一种用于任意波形发生器的波形处理的非易失性计算机存储介质，存储有计算机可执行指令，计算机可执行指令设置为：

现场可编程逻辑门阵列FPGA芯片获取预设的外部触发信号。其中，外部触发信号用于若干设置有FPGA芯片的任意波形发生器，进行波形同步。将外部触发信号发送至任意波形发生器，以按照预设时间间隔，确定外部触发信号中相邻的信号上升沿的间隔计数值。基于间隔计数值与预设的计数值粒度，确定波形同步值。其中，波形同步值用于产生周期性触发的内部触发信号。内部触发信号用于触发任意波形发生器的波形发送。根据波形同步值，生成波形同步信号，以通过波形同步信号，使各任意波形发生器生成同步波形。

通过上述方案，本申请使任意波形发生器以波形同步值，生成同步波形，可以避免任意波形发生器在生成波形时，产生波形抖动的问题。从而在用户提出波形需求时，多个任意波形发生器产生同步波形，提高用户的使用体验。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1为本申请实施例中一种用于任意波形发生器的波形处理方法的一种流程示意图；

图2为本申请实施例中一种用于任意波形发生器的波形处理方法的一种示意图；

图3为本申请实施例中一种用于任意波形发生器的波形处理方法的另一种流程示意图；

图4为本申请实施例中一种用于任意波形发生器的波形处理设备的结构示意图。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请具体实施例及相应的附图对本申请技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请实施例提供了一种用于任意波形发生器的波形处理方法、设备及介质，用来解决当前任意波形发生器协同工作时，存在相位抖动的技术问题。

以下结合附图，详细说明本申请的各个实施例。

本申请实施例提供了一种用于任意波形发生器的波形处理方法，任意波形发生器均设置有现场可编程逻辑门阵列(Field Programmable Gate Array，FPGA)芯片，如图1所示，该方法可以包括步骤S101-S104：

S101，FPGA芯片获取预设的外部触发信号。

其中，外部触发信号用于若干设置有FPGA芯片的若干任意波形发生器进行波形同步。

任意波形发生器的FPGA芯片设置于PXIe机箱中，可通过有线或无线连接的方式，与终端、其他服务器或服务器集群进行数据交互。

在本申请实施例中，PXIe机箱分别连接有延时发生器、时钟源、测控计算机，PXIe机箱中存在若干设置FPGA芯片的任意波形发生器。其中，时钟源为PXIe机箱和延时发生器提供参考时钟，延时发生器为PXIe机箱提供触发信号(外部触发信号)。PXIe机箱为任意波形发生器提供工作环境，任意波形发生器的时钟同步到PXIe机箱使用的时钟，并通过机箱背板路由机箱前面板的触发信号输入端口，输入的延时发生器触发信号到任意波形发生器。任意波形发生器发送测控计算机(客户端)加载的波形。

波形同步信息可以来自用户终端，如手机、平板电脑等设备，也可以由FPGA芯片主动生成的波形同步信息，例如在得到波形同步值的初始化信息或任意波形发生器重启信息时，即确定波形同步值为0时或PXIe机箱中至少一个任意波形发生器发生了重启的情况下，FPGA芯片主动生成波形同步信息。在发生上述情况时，FPGA芯片生成需要进行波形同步的波形同步信息。延时发生器可以根据波形同步信息，产生相应的外部触发信号，外部触发信号的周期以及幅值可以根据实际使用进行设定，本申请对此不作具体限定。

在本申请实施例中，FPGA芯片获取预设的外部触发信号之前，还包括：

FPGA芯片确定是否接收到任意波形发生器的波形同步值的初始化信息或任意波形发生器的重启信息。

其中，初始化信息为将波形同步值设置为零。

FPGA芯片在确定接收到任意波形发生器的波形同步值的初始化信息或任意波形发生器的重启信息的情况下，通过客户端使能外部触发信号，以对外部触发信号进行采样，确定外部触发信号的第一信号上升沿。

FPGA芯片可以对外部触发信号进行采样，采样时得到外部触发信号的第一个上升沿，作为第一信号上升沿。如图2所示，外部触发信号201处为第一信号上升沿。

此外，客户端在为测控计算机时，测控计算机可以使能来自机箱背板的预设信号周期的外部触发信号，并通过机箱背板路由机箱前面板的触发信号输入端口，输入延时发生器触发信号到各任意波形发生器，以使各任意波形发生器的FPGA芯片能够采样来自机箱背板的外部触发信号。

S102，FPGA芯片将外部触发信号发送至任意波形发生器，以按照预设时间间隔，确定外部触发信号中相邻的信号上升沿的间隔计数值。

在本申请实施例中，任意波形发生器按照预设时间间隔，确定外部触发信号中相邻的信号上升沿的间隔计数值，具体包括：

首先，FPGA芯片确定任意波形发生器的FPGA时钟周期，为预设时间间隔。

在实际使用过程中，也可以设置其他的时间为预设时间间隔，本申请对此不作具体限定。

在本申请实施例中，预设时间间隔可以预先设置为与外部触发信号的信号周期为整数倍数关系，例如外部触发信号的信号周期为200μs，预设时间间隔设置为4ns。

然后，任意波形发生器根据预设时间间隔，以外部触发信号的第一信号上升沿为起点，外部触发信号的第二信号上升沿为终点，确定间隔计数值。

其中，第一信号上升沿与第二信号上升沿为相邻的信号上升沿。间隔计数值为第一信号上升沿与第二信号上升沿之间的预设时间间隔个数。

任意波形发生器可以在采样到第一信号上升沿后，以预设时间间隔(FPGA时钟周期)进行计数，直至采样到第二信号上升沿，确定FPGA时钟周期的计数个数，并将该计数个数作为间隔计数值。

在本申请的另一个实施例中，FPGA芯片确定外部触发信号的预设粒度，并确定预设粒度与预设时间间隔的比值，为计数值粒度。预设粒度与计数值粒度也可以根据实际需求进行设定，本申请上述实施例在此仅为示例性存在。

在本申请实施例中，外部触发信号的预设粒度可以根据实际使用进行设定，例如预设粒度设置为1μs，预设时间间隔若为4ns，那么计数值粒度可以通过：预设粒度/预设时间间隔进行确定，在本例中计数值粒度为：250ns。

S103，FPGA芯片基于间隔计数值与预设的计数值粒度，确定波形同步值。

其中，波形同步值用于产生周期性触发的内部触发信号。内部触发信号用于触发任意波形发生器的波形发送。

FPGA芯片根据波形同步值，可以产生与外部触发信号周期相同、起点相同的内部触发信号，即内部触发信号为周期性触发的信号，内部触发信号触发波形发送代替通过对外部触发信号进行采样触发波形发送。

在本申请实施例中，任意波形发生器基于间隔计数值与预设的计数值粒度，确定波形同步值，具体包括：

首先，FPGA芯片确定间隔计数值的计数误差区间。

在本申请实施例中，计数误差区间可以根据历史记录中的误差得到，例如任意波形发生器的历史计数的历史记录中，多个计数值为50000±n，其中n为计数误差，通过统计计数误差，可以得到该计数误差的计数误差区间，例如计数误差区间为[0，M]，如M＝10。在实际使用过程中计数误差区间可能比10更小，上述实施例的计数误差区间仅为示意说明，并不对计数误差区间进行限定。

其次，FPGA芯片按照预设规则，将计数误差区间的最大误差、计数误差区间中的计数误差、间隔计数值以及计数值粒度进行取整除法处理，确定波形同步值。

在本申请实施例中，预设规则为：

其中，x为间隔计数值，n为计数误差，M为最大误差，L为计数值粒度。

例如，间隔计数值为50000个，最大误差为10ns，计数值粒度为250，那么波形同步值为：

举例中，外部触发信号的信号周期为200μs。

S104，FPGA芯片根据波形同步值，生成波形同步信号，以通过波形同步信号，使各任意波形发生器生成同步波形。

在本申请实施例中，通过波形同步信号，使各任意波形发生器生成同步波形，具体包括：

FPGA芯片根据波形同步信号，确定外部触发信号的起始信号上升沿。

在本申请实施例中，FPGA芯片在得到波形同步值的下一个外部触发信号的信号上升沿时，将该信号上升沿作为起始信号上升沿，如图2所示，将202作为起始信号上升沿，即第三个信号上升沿。本申请也可以将生成波形同步值后的外部触发信号的任意一个信号上升沿，作为起始信号上升沿。本申请将第三个信号上升沿作为起始信号上升沿仅为示例性存在，若有其他需求，可以将得到波形同步值后的任意信号上升沿作为起始信号上升沿。例如，在得到波形同步值后，波形同步信号为选择5分钟后的第一个信号上升沿作为其实信号上升沿，也可以通过上述实施例实现。

FPGA芯片以起始信号上升沿为内部触发信号起点，对预设时间间隔进行计数，并计数累计达到波形同步值为内部触发信号终点，生成内部触发信号的第一同步波形。

FPGA芯片采集到起始信号上升沿后，将在计数累计达到波形同步值后，产生内部触发信号，该内部触发信号用于任意波形发生器产生波形，并在计数累计达到波形同步值，如50000时，再次产生内部触发信号，将该波形同步值处作为内部触发信号终点，至此产生了一个周期的同步波形。

FPGA芯片将内部触发信号终点为第二起点，对预设时间间隔进行计数，计数累计达到波形同步值为第二终点，生成内部触发信号的第二同步波形，并将第二同步波形的第二终点作为第三同步波形的第三起点，直至生成内部触发信号的第N同步波形或对波形同步值初始化。

其中，N为三以上的自然数。

按照上述实施例，各任意波形发生器可以持续以波形同步值作为限制波形周期的条件，得到若干同步波形，从而实现了任意波形发生器的波形同步，防止任意波形发生器的波形发生抖动。

在本申请实施例中，通过波形同步信号，使各任意波形发生器生成同步波形之后，还包括：

FPGA芯片获取各同步波形的波形相位，并确定各波形相位的相位差。

FPGA芯片生成各同步波形的起点时间序列，并确定起点时间序列中的最晚起点时间，为相位同步时间。

例如各同步波形的起点时间序列为[1,2,3,4]，任意波形发生器将4作为相位同步时间。

FPGA芯片根据相位同步时间，将各同步波形进行补零处理，以使各同步波形的起点时间为相位同步时间。

可以通过对加载到不同任意波形发生器的波形数据，进行补0操作，消除不同任意波形发生器的波形的相位差异。

在本申请实施例中，由于存在计数误差n，波形相位差异最大为2n。具体举例说明：

任意波形发生器以采样到的来自机箱背板的外部触发信号的第三个上升沿为起点，对任意波形发生器采样所用时钟的时钟周期4ns进行计数，假设不同任意波形发生器的以任意波形发生器采样所用时钟的时钟周期4ns为单位的计时起点相差最大为2n，0≤n≤M，取M＝10。以计时起点最早的任意波形发生器开始计时的时间为计时零点，则不同任意波形发生器最早在(4×50000)ns产生内部触发信号并重新计数，最晚在(4×50000+2n)ns产生内部触发信号并重新计数，不同任意波形发生器计时起点最早与最晚的时间之间相差固定为(2n)ns，不同任意波形发生器每当计数值达到外部触发信号周期与采样所用时钟的时钟周期的比值50000时，都会产生任意波形发生器的内部触发信号并重新计数，不同任意波形发生器的硬件差异是固定的，在忽略不同任意波形发生器的硬件差异或者认为不同任意波形发生器的硬件差异相同时不同任意波形发生器的波形之间时间相差固定为(2n)ns，即在存在相位差异时，补零可以补(2n)ns的零。

在本申请的一个实施例中，各任意波形发生器生成同步波形之后，FPGA芯片确定外部触发信号的运行时长是否大于预设时长。

FPGA芯片在外部触发信号的运行时长大于预设时长的情况下，生成禁用信号，并将禁用信号发送至客户端，以使客户端禁用外部触发信号。

在本申请的另一个实施例中，将波形同步值发送至各任意波形发生器，以使各任意波形发生器生成同步波形之后，还包括：

FPGA芯片将生成的同步波形，选取包含相位差最大的两个同步波形的波形图或任意两个波形图，发送至客户端，以展示波形图是否发生抖动。用户可以通过客户端查看任意波形发生器的波形图，进行确定是否重新进行波形同步。

本申请通过上述方案，可以通过波形同步值进行多个任意波形发生器的波形同步，避免依靠建立和保持时间无法保证的外部触发信号，进行产生任意波形发生器时，引发的波形、相位抖动问题。提高任意波形发生器产生用户所需波形时，波形的准确度，提高用户对任意波形发生器的使用体验。

图3为本申请实施例提供的一种用于任意波形发生器的波形处理方法的另一种流程示意图，以客户端为测控计算机为例，如图3所示，包括以下步骤：

S301，FPGA芯片初始化外部触发信号的信号周期与采样所用时钟的时钟周期的比值；

即初始化波形同步值。

S302，测控计算机使能外部触发信号；

S303，任意波形发生器的FPGA芯片采样外部触发信号；

S304，FPGA芯片是否采样到外部触发信号的第一信号上升沿，若否执行S303，若是执行下一步骤；

S305，FPGA芯片以任意波形发生器采样所用时钟的时钟周期进行计数；

即按照预设时间间隔(FPGA时钟周期)，从第一信号上升沿开始进行计数。

S306，FPGA芯片是否采样到外部触发信号的第二信号上升沿；若否，执行S305；若是继续执行下一步骤；

S307，FPGA芯片停止计数；

S308，FPGA芯片得到计数值；

S309，FPGA芯片将计数值以设定的外部触发信号周期的粒度进行近似取整计算，得到外部触发信号的信号周期与采样所用时钟的时钟周期的比值；

S3010，FPGA芯片确定外部触发信号的信号周期与采样所用时钟的时钟周期的比值，为波形同步值；

S3011，任意波形发生器采样外部触发信号；

S3012，任意波形发生器是否采样到外部触发信号的第三信号上升沿；若否，执行S3011；若是，继续执行以下步骤；

S3013，FPGA芯片以任意波形发生器采样所用时钟的时钟周期进行计数；

S3014，FPGA芯片确定计数值是否达到波形计数值；若否，执行S3013；若是，执行下一步骤；

S3015，FPGA芯片产生任意波形发生器的内部触发信号，并重新计数；

S3016，测控计算机禁用外部触发信号；

S3017，测控计算机为任意波形发生器加载波形数据，并启动波形发送；

S3018，任意波形发生器在内部触发信号的触发下生成同步波形。

图4为一种用于任意波形发生器的波形处理设备，如图4所示，该设备包括：

至少一个处理器；以及，与至少一个处理器通信连接的存储器。其中，存储器存储有可被至少一个处理器执行的指令，指令被至少一个处理器执行，以使至少一个处理器能够：

现场可编程逻辑门阵列FPGA芯片获取预设的外部触发信号。其中，外部触发信号用于若干设置有FPGA芯片的任意波形发生器，进行波形同步。将外部触发信号发送至任意波形发生器，以按照预设时间间隔，确定外部触发信号中相邻的信号上升沿的间隔计数值。基于间隔计数值与预设的计数值粒度，确定波形同步值。其中，波形同步值用于产生周期性触发的内部触发信号。内部触发信号用于触发任意波形发生器的波形发送。根据波形同步值，生成波形同步信号，以通过波形同步信号，使各任意波形发生器生成同步波形。

本申请实施例还提供了一种用于任意波形发生器的波形处理的非易失性计算机存储介质，存储有计算机可执行指令，计算机可执行指令设置为：

现场可编程逻辑门阵列FPGA芯片获取预设的外部触发信号。其中，外部触发信号用于若干设置有FPGA芯片的任意波形发生器，进行波形同步。将外部触发信号发送至任意波形发生器，以按照预设时间间隔，确定外部触发信号中相邻的信号上升沿的间隔计数值。基于间隔计数值与预设的计数值粒度，确定波形同步值。其中，波形同步值用于产生周期性触发的内部触发信号。内部触发信号用于触发任意波形发生器的波形发送。根据波形同步值，生成波形同步信号，以通过波形同步信号，使各任意波形发生器生成同步波形。

本申请中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于设备、介质实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。

本申请实施例提供的设备、介质与方法是一一对应的，因此，设备、介质也具有与其对应的方法类似的有益技术效果，由于上面已经对方法的有益技术效果进行了详细说明，因此，这里不再赘述设备、介质的有益技术效果。

还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。

以上所述仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。

Claims (10)

1.一种用于任意波形发生器的波形处理方法，其特征在于，所述方法包括：

现场可编程逻辑门阵列FPGA芯片获取预设的外部触发信号；其中，所述外部触发信号用于若干设置有所述FPGA芯片的任意波形发生器，进行波形同步；

将所述外部触发信号发送至任意波形发生器，以按照预设时间间隔，确定所述外部触发信号中相邻的信号上升沿的间隔计数值；

基于所述间隔计数值与预设的计数值粒度，确定波形同步值；其中，所述波形同步值用于产生周期性触发的内部触发信号；所述内部触发信号用于触发所述任意波形发生器的波形发送；

根据所述波形同步值，生成波形同步信号，以通过所述波形同步信号，使各所述任意波形发生器生成同步波形。

2.根据权利要求1所述方法，其特征在于，按照预设时间间隔，确定所述外部触发信号中相邻的信号上升沿的间隔计数值，具体包括：

确定所述任意波形发生器的FPGA时钟周期，为所述预设时间间隔；

根据所述预设时间间隔，以所述外部触发信号的第一信号上升沿为起点，所述外部触发信号的第二信号上升沿为终点，确定所述间隔计数值；所述第一信号上升沿与所述第二信号上升沿为相邻的信号上升沿；所述间隔计数值为所述第一信号上升沿与所述第二信号上升沿之间的所述预设时间间隔个数。

3.根据权利要求1所述方法，其特征在于，基于所述间隔计数值与预设的计数值粒度，确定波形同步值，具体包括：

确定所述间隔计数值的计数误差区间；

按照预设规则，将所述计数误差区间的最大误差、所述计数误差区间中的计数误差、所述间隔计数值以及所述计数值粒度进行取整除法处理，确定所述波形同步值。

4.根据权利要求1所述方法，其特征在于，通过所述波形同步信号，使各所述任意波形发生器生成同步波形，具体包括：

根据所述波形同步信号，确定所述外部触发信号的起始信号上升沿；

以所述起始信号上升沿为内部触发信号起点，对所述预设时间间隔进行计数，并计数累计达到所述波形同步值为内部触发信号终点，生成内部触发信号的第一同步波形；

将所述内部触发信号终点为第二起点，对所述预设时间间隔进行计数，计数累计达到所述波形同步值为第二终点，生成所述内部触发信号的第二同步波形，并将所述第二同步波形的第二终点作为第三同步波形的第三起点，直至生成所述内部触发信号的第N同步波形或对所述波形同步值初始化；其中，N为三以上的自然数。

5.根据权利要求1所述方法，其特征在于，通过所述波形同步信号，使各所述任意波形发生器生成同步波形之后，所述方法还包括：

获取各所述同步波形的波形相位，并确定各所述波形相位的相位差；

生成各所述同步波形的起点时间序列，并确定所述起点时间序列中的最晚起点时间，为相位同步时间；

根据所述相位同步时间，将各所述同步波形进行补零处理，以使各所述同步波形的起点时间为所述相位同步时间。

6.根据权利要求1所述方法，其特征在于，现场可编程逻辑门阵列FPGA芯片获取预设的外部触发信号之前，具体包括：

确定是否接收到所述任意波形发生器的所述波形同步值的初始化信息或所述任意波形发生器的重启信息；其中，所述初始化信息为将所述波形同步值设置为零；

确定接收到所述任意波形发生器的所述波形同步值的初始化信息或所述任意波形发生器的重启信息的情况下，通过客户端使能所述外部触发信号，以对所述外部触发信号进行采样，确定所述外部触发信号的第一信号上升沿。

7.根据权利要求6所述方法，其特征在于，所述方法还包括：

各所述任意波形发生器生成同步波形之后，确定所述外部触发信号的运行时长是否大于预设时长；

在所述外部触发信号的运行时长大于所述预设时长的情况下，生成禁用信号，并将所述禁用信号发送至所述客户端，以使所述客户端禁用所述外部触发信号。

8.根据权利要求1所述方法，其特征在于，所述方法还包括：

所述外部触发信号的信号周期与所述预设时间间隔为整数倍数关系。

9.一种用于任意波形发生器的波形处理设备，其特征在于，所述设备包括：

至少一个处理器；以及，

与所述至少一个处理器通信连接的存储器；其中，

所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够：

现场可编程逻辑门阵列FPGA芯片获取预设的外部触发信号；其中，所述外部触发信号用于若干设置有所述FPGA芯片的任意波形发生器，进行波形同步；

将所述外部触发信号发送至任意波形发生器，以按照预设时间间隔，确定所述外部触发信号中相邻的信号上升沿的间隔计数值；

基于所述间隔计数值与预设的计数值粒度，确定波形同步值；其中，所述波形同步值用于产生周期性触发的内部触发信号；所述内部触发信号用于触发所述任意波形发生器的波形发送；

根据所述波形同步值，生成波形同步信号，以通过所述波形同步信号，使各所述任意波形发生器生成同步波形。

10.一种用于任意波形发生器的波形处理的非易失性计算机存储介质，存储有计算机可执行指令，其特征在于，所述计算机可执行指令被计算机执行时能够实现：

现场可编程逻辑门阵列FPGA芯片获取预设的外部触发信号；其中，所述外部触发信号用于若干设置有所述FPGA芯片的任意波形发生器，进行波形同步；

将所述外部触发信号发送至任意波形发生器，以按照预设时间间隔，确定所述外部触发信号中相邻的信号上升沿的间隔计数值；

基于所述间隔计数值与预设的计数值粒度，确定波形同步值；其中，所述波形同步值用于产生周期性触发的内部触发信号；所述内部触发信号用于触发所述任意波形发生器的波形发送；

根据所述波形同步值，生成波形同步信号，以通过所述波形同步信号，使各所述任意波形发生器生成同步波形。

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