CN114692551A - 一种Verilog设计文件安全关键信号的检测方法 - Google Patents

一种Verilog设计文件安全关键信号的检测方法 Download PDF

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Abstract

本发明涉及硬件安全的技术领域，特别是涉及一种Verilog设计文件安全关键信号的检测方法，其能够使芯片检测具备良好的安全关键信号检测功能，提高芯片检测的安全性，满足检测芯片设计中对薄弱信号的需求；检测方法包括以下步骤：S1：将Verilog设计模块整合，形成一个自上而下的整体设计文件；S2：基于信号间的关系，将Verilog设计文件映射为一张有向图；S3：基于信号节点的连接关系，使用signalrank安全关键信号检测算法寻找安全关键信号节点。

Description

一种Verilog设计文件安全关键信号的检测方法
技术领域
本发明涉及硬件安全的技术领域，特别是涉及一种Verilog设计文件安全关键信号的检测方法。
背景技术
随着芯片在人工智能、汽车等领域的大规模应用，业界对芯片设计的安全性能要求逐渐提高。在芯片设计的过程中，可能主动或被动地引入不安全因素。在设计人员认为正确的设计中，也会存在易被攻击的薄弱点，可能被硬件木马等恶意攻击电路利用，导致整个系统的安全受到威胁，同时，芯片设计中的不同模块间的通信很容易受到攻击而造成信息泄露，在芯片设计的过程中进行芯片安全检测，进而提高安全性能已经成为一个迫切需要研究的问题。
目前传统的硬件描述语言代码检测技术不具备安全关键信号检测功能，芯片检测安全性较差，不能满足检测芯片设计中薄弱信号的需求。
发明内容
为解决上述技术问题，本发明提供一种能够使芯片检测具备良好的安全关键信号检测功能，提高芯片检测的安全性，满足检测芯片设计中对薄弱信号的需求的一种Verilog设计文件安全关键信号的检测方法。
本发明的一种Verilog设计文件安全关键信号的检测方法，检测方法包括以下步骤：
S1：将Verilog设计模块整合，形成一个自上而下的整体设计文件；
S2：基于信号间的关系，将Verilog设计文件映射为一张有向图；
S3：基于信号节点的连接关系，使用signalrank安全关键信号检测算法寻找安全关键信号节点。
本发明的一种Verilog设计文件安全关键信号的检测方法，将Verilog设计模块整合，形成一个自上而下的整体设计文件，其操作流程包括：
a、从顶层模块进入，扫描文件读取信号变量；当读入一个新的模块接口时，开始在所有Verilog文件中扫描所需要的模块，找到模块后，进入新的模块按照以往一样读入信号变量；
b、当子模块读入完毕，退出回到父模块的时候，将端口的变量对接起来，然后在处理时将端口部分视为一个assign语句，再进行简单方便地端口对接；
c、循环直至读取完整个顶层设计文件。
本发明的一种Verilog设计文件安全关键信号的检测方法，基于信号间的关系，将Verilog设计文件映射为一张有向图，其操作流程包括：
D1、利用CPU设计中寄存器重命名的做法，将所有变量映射改为模块实例名+变量名；
D2、探究RTL级代码中信号之间的关系，根据RTL代码中信号之间的关联关系将电路设计转化为一张有向图，将每一个信号节点视为图中的节点，当信号之间存在如assign语句或“＝”赋值语句时，视为数据流关系，当存在if等逻辑语句控制关系时，视为控制流关系，上述信号所对应的节点之间就存在一个有向边。
本发明的一种Verilog设计文件安全关键信号的检测方法，所述Verilog设计文件映射生成的有向图采用邻接表进行存储。
本发明的一种Verilog设计文件安全关键信号的检测方法，将Verilog设计文件映射生成的有向图进行优化，当存在中间单一信号时，即此信号仅存在单一的信息传递功能时，将此信号从图中省略，同时维护一张映射表，记录被省略的信号可以被其后续信号取代。
本发明的一种Verilog设计文件安全关键信号的检测方法，根据信号之间相互影响的程度，提取对其他信号影响最大的信号，即为安全关键信号，利用signalrank算法实现了对Verilog代码中的定义的信号变量进行排序，得到相对更重要的变量,内部的实现细节为,终点发散或回流：当节点之后没有节点输出时，该节点会跳转到输出信号，避免终点分数累计导致内部关键度消失。
本发明的一种Verilog设计文件安全关键信号的检测方法，根据信号之间相互影响的程度，提取对其他信号影响最大的信号，即为安全关键信号，本检测方法又名signalrank方法，参考马尔科夫链和pagerank算法的原理，基于前面步骤生成的有向图，模拟信息量在信号间的传播过程，随机给出初始信息分布，信号信息和为1，每个信号的信息量通过有向边按照比例传递到下一信号，如果信号没有扇出，则将信息分配到输出信号或者所有的信号，通过迭代计算，最终收敛得到的信号信息量为信号的安全重要性分数。
与现有技术相比本发明的有益效果为：首先在检测过程中，通过将Verilog设计模块整合，形成一个自上而下的整体设计文件，在基于信号间的关系，使Verilog设计的文件映射为一张有向图，然后基于信号节点的连接关系，通过signalrank安全关键信号检测算法寻找安全关键信号节点，从而能够使芯片检测具备良好的安全关键信号检测功能，提高芯片检测的安全性，满足检测芯片设计中对薄弱信号的需求。
附图说明
图1是本发明的安全关键信号检测流程示意图；
图2a是本发明的RTL顶层模块设计文件示意图；
图2b是本发明的RTL子模块设计文件示意图；
图2c是本发明的信号重命名示意图；
图3是本发明的RTL设计文件映射为有向图的示意图；
图4是本发明的有向图的简化示意图；
图5是本发明的signalrank在有向图中应用的示意图；
图6是本发明的安全关键信号检测结果示意图；
具体实施方式
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
如图1至图6所示，本发明的一种Verilog设计文件安全关键信号的检测方法，检测方法包括以下步骤：
S1：将Verilog设计模块整合，形成一个自上而下的整体设计文件；
S2：基于信号间的关系，将Verilog设计文件映射为一张有向图；
S3：基于信号节点的连接关系，使用signalrank安全关键信号检测算法寻找安全关键信号节点；首先在检测过程中，通过将Verilog设计模块整合，形成一个自上而下的整体设计文件，在基于信号间的关系，使Verilog设计的文件映射为一张有向图，然后基于信号节点的连接关系，通过signalrank安全关键信号检测算法寻找安全关键信号节点，从而能够使芯片检测具备良好的安全关键信号检测功能，提高芯片检测的安全性，满足检测芯片设计中对薄弱信号的需求。
本发明的一种Verilog设计文件安全关键信号的检测方法，将Verilog设计模块整合，形成一个自上而下的整体设计文件，其操作流程包括：
a、从顶层模块进入，扫描文件读取信号变量；当读入一个新的模块接口时，开始在所有Verilog文件中扫描所需要的模块，找到模块后，进入新的模块按照以往一样读入信号变量；
b、当子模块读入完毕，退出回到父模块的时候，将端口的变量对接起来，然后在处理时将端口部分视为一个assign语句，再进行简单方便地端口对接；
c、循环直至读取完整个顶层设计文件；一个大型的硬件工程设计通常包含多个设计模块，进行安全关键信号的检测首先就需要将各个设计模块综合到一起，将多个模块组合实现整个工程的电路结构，顶层模块必须第一个输入，这个模块统领了整个工程，从顶层模块进入，读取信号变量；当读入一个新的模块接口时，开始在所有Verilog文件中扫描所需要的模块，找到模块后，进入新的模块按照以往一样读入变量；当子模块读入完毕，退出回到父模块的时候，需要将端口的变量对接起来，处理时将端口部分视为一个assign语句，这样的话可以简单方便地实现端口对接。
本发明的一种Verilog设计文件安全关键信号的检测方法，基于信号间的关系，将Verilog设计文件映射为一张有向图，其操作流程包括：
D1、利用CPU设计中寄存器重命名的做法，将所有变量映射改为模块实例名+变量名；
D2、探究RTL级代码中信号之间的关系，根据RTL代码中信号之间的关联关系将电路设计转化为一张有向图，将每一个信号节点视为图中的节点，当信号之间存在如assign语句或“＝”赋值语句时，视为数据流关系，当存在if等逻辑语句控制关系时，视为控制流关系，上述信号所对应的节点之间就存在一个有向边；在模块已经组合在一起的前提下，仅仅靠变量的名字已经无法区分变量，通过借鉴CPU设计中寄存器重命名的做法，将所有变量映射改为模块实例名+变量名，这样才可以做到变量与名称的一一映射。
本发明的一种Verilog设计文件安全关键信号的检测方法，所述Verilog设计文件映射生成的有向图采用邻接表进行存储；通过采用邻接表进行存储，能够节省更多的存储空间。
本发明的一种Verilog设计文件安全关键信号的检测方法，将Verilog设计文件映射生成的有向图进行优化，当存在中间单一信号时，即此信号仅存在单一的信息传递功能时，将此信号从图中省略，同时维护一张映射表，记录被省略的信号可以被其后续信号取代；通过对Verilog设计文件映射生成的有向图进行优化，能够去除中间变量，减少图的复杂度，即当C->B->A时，可以将B信号省略，简化为C->A，同时维护一张映射表，记录B信号被A信号取代。
本发明的一种Verilog设计文件安全关键信号的检测方法，根据信号之间相互影响的程度，提取对其他信号影响最大的信号，即为安全关键信号，利用signalrank算法实现了对Verilog代码中的定义的信号变量进行排序，得到相对更重要的变量,内部的实现细节为,终点发散或回流：当节点之后没有节点输出时，该节点会跳转到输出信号，避免终点分数累计导致内部关键度消失。
本发明的一种Verilog设计文件安全关键信号的检测方法，根据信号之间相互影响的程度，提取对其他信号影响最大的信号，即为安全关键信号，本检测方法又名signalrank方法，参考马尔科夫链和pagerank算法的原理，基于前面步骤生成的有向图，模拟信息量在信号间的传播过程，随机给出初始信息分布，信号信息和为1，每个信号的信息量通过有向边按照比例传递到下一信号，如果信号没有扇出，则将信息分配到输出信号或者所有的信号，通过迭代计算，最终收敛得到的信号信息量为信号的安全重要性分数。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变型，这些改进和变型也应视为本发明的保护范围。

Claims (7)

1.一种Verilog设计文件安全关键信号的检测方法，其特征在于，检测方法包括以下步骤：
S1：将Verilog设计模块整合，形成一个自上而下的整体设计文件；
S2：基于信号间的关系，将Verilog设计文件映射为一张有向图；
S3：基于信号节点的连接关系，使用signalrank安全关键信号检测算法寻找安全关键信号节点。
2.如权利要求1所述的一种Verilog设计文件安全关键信号的检测方法，其特征在于，将Verilog设计模块整合，形成一个自上而下的整体设计文件，其操作流程包括：
a、从顶层模块进入，扫描文件读取信号变量；当读入一个新的模块接口时，开始在所有Verilog文件中扫描所需要的模块，找到模块后，进入新的模块按照以往一样读入信号变量；
b、当子模块读入完毕，退出回到父模块的时候，将端口的变量对接起来，然后在处理时将端口部分视为一个assign语句，再进行简单方便地端口对接；
c、循环直至读取完整个顶层设计文件。
3.如权利要求2所述的一种Verilog设计文件安全关键信号的检测方法，其特征在于，基于信号间的关系，将Verilog设计文件映射为一张有向图，其操作流程包括：
D1、利用CPU设计中寄存器重命名的做法，将所有变量映射改为模块实例名+变量名；
D2、探究RTL级代码中信号之间的关系，根据RTL代码中信号之间的关联关系将电路设计转化为一张有向图，将每一个信号节点视为图中的节点，当信号之间存在如assign语句或“＝”赋值语句时，视为数据流关系，当存在if等逻辑语句控制关系时，视为控制流关系，上述信号所对应的节点之间就存在一个有向边。
4.如权利要求3所述的一种Verilog设计文件安全关键信号的检测方法，其特征在于，所述Verilog设计文件映射生成的有向图采用邻接表进行存储。
5.如权利要求4所述的一种Verilog设计文件安全关键信号的检测方法，其特征在于，将Verilog设计文件映射生成的有向图进行优化，当存在中间单一信号时，即此信号仅存在单一的信息传递功能时，将此信号从图中省略，同时维护一张映射表，记录被省略的信号可以被其后续信号取代。
6.如权利要求5所述的一种Verilog设计文件安全关键信号的检测方法，其特征在于，根据信号之间相互影响的程度，提取对其他信号影响最大的信号，即为安全关键信号，利用signalrank算法实现了对Verilog代码中的定义的信号变量进行排序，得到相对更重要的变量,内部的实现细节为,终点发散或回流：当节点之后没有节点输出时，该节点会跳转到输出信号，避免终点分数累计导致内部关键度消失。
7.如权利要求6所述的一种Verilog设计文件安全关键信号的检测方法，其特征在于，根据信号之间相互影响的程度，提取对其他信号影响最大的信号，即为安全关键信号，本检测方法又名signalrank方法，参考马尔科夫链和pagerank算法的原理，基于前面步骤生成的有向图，模拟信息量在信号间的传播过程，随机给出初始信息分布，信号信息和为1，每个信号的信息量通过有向边按照比例传递到下一信号，如果信号没有扇出，则将信息分配到输出信号或者所有的信号，通过迭代计算，最终收敛得到的信号信息量为信号的安全重要性分数。
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