CN114692142A - 针对推测脆弱性来强化分支硬件 - Google Patents

Abstract

本申请公开了针对推测脆弱性来强化分支硬件。公开了用于动态地缓解推测脆弱性的实施例。在实施例中，一种装置包括解码电路和耦合至解码电路的分支电路。解码电路用于对分支强化指令解码，该分支强化指令用于缓解对推测性执行攻击的脆弱性。分支电路用于响应于分支强化指令而被强化。

Description

针对推测脆弱性来强化分支硬件

技术领域

本发明的领域总体上涉及计算机，并且更具体地涉及计算机系统安全。

背景技术

计算机系统可能容易受到攻击者获取机密的、私人的或秘密的信息的尝试的影响。例如，诸如MDS(微架构数据采样)、幽灵(Spectre)和灾难(Meltdown)之类的攻击利用处理器的推测性和乱序执行能力来通过侧信道分析非法读取数据。

附图说明

在所附附图中以示例方式而非限制方式来图示本发明，在附图中，类似的附图标记指示类似的要素，其中：

图1A图示根据实施例的用于缓解推测脆弱性的系统；

图1B图示根据实施例的用于缓解推测脆弱性的方法；

图1C图示根据实施例的用于缓解推测脆弱性的方法；

图1D图示根据实施例的用于缓解推测脆弱性的方法；

图2A图示根据实施例创建的存储器访问拓扑图；

图2B图示根据实施例的用于使访问保持距离的硬件；

图2C图示根据实施例的用于使访问保持距离的方法；

图3A图示根据实施例的用于基于混合密钥的web浏览的系统；

图3B图示根据实施例的用于基于混合密钥的web浏览的方法；

图4A是图示根据实施例的通用向量友好指令格式及其A类指令模板的框图；

图4B是图示根据实施例的通用向量友好指令格式及其B类指令模板的框图；

图5A是图示根据实施例的示例性专用向量友好指令格式的框图；

图5B是图示根据实施例的构成完整操作码字段的具有专用向量友好指令格式的字段的框图；

图5C是图示根据实施例的构成寄存器索引字段的具有专用向量友好指令格式的字段的框图；

图5D是图示根据实施例的构成扩充操作字段的具有专用向量友好指令格式的字段的框图；

图6是根据实施例的寄存器架构的框图；

图7A是图示根据实施例的示例性有序流水线以及示例性寄存器重命名的、乱序发布/执行流水线两者的框图；

图7B是图示根据实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核两者的框图；

图8A是根据实施例的单个处理器核以及它与管芯上互连网络的连接及其第二级(L2)高速缓存的本地子集的框图；

图8B是根据实施例的图8A中的处理器核的一部分的展开图；

图9是根据实施例的可具有多于一个的核、可具有集成存储器控制器、并且可具有集成图形器件的处理器的框图；

图10示出根据实施例的系统的框图；

图11是根据实施例的第一更具体的示例性系统的框图；

图12是根据实施例的第二更具体的示例性系统的框图；

图13是根据实施例的芯片上系统(SoC)的框图；以及

图14是根据实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。

具体实施方式

在下列描述中，阐述了众多特定细节。然而，应当理解，实施例可在没有这些特定细节的情况下实施。在其他实例中，未详细示出公知的电路、结构和技术，以免使对本描述的理解模糊。

说明书中对“一个实施例”、“实施例”、“示例实施例”等的引用指示所描述的实施例可包括特定的特征、结构或特性，但是每个实施例可以不一定包括该特定的特征、结构或特性。而且，此类短语不一定是指同一实施例。进一步地，当结合实施例来描述特定的特征、结构或特性时，认为结合无论是否被明确描述的其他实施例来实施此类特征、结构或特性均落在本领域技术人员的知识范围之内。

如在本说明书和权利要求书中所使用，除非以其他方式指定，否则对用于描述要素的序数形容词“第一”、“第二”、“第三”等的使用仅仅指示正在引用要素的特定实例或类似要素的不同实例，并且不旨在暗示如此描述的这些要素在时间上、空间上、按等级或按任何其他方式必须按照特定的顺序。另外，如在实施例的描述中所使用，在多个项之间的“/”字符可意指所描述的内容可包括第一项和/或第二项(和/或任何其他附加项)，或者可使用、利用和/或根据第一项和/或第二项(和/或任何其他附加项)来实现。

此外，术语“位”、“标志”、“字段”、“条目”、“指示符”等可用于描述无论是以硬件还是以软件实现的、任何类型或内容的寄存器中的存储位置、表、数据库或其他数据结构，并且这些术语不旨在将实施例限于任何特定类型的存储位置或任何特定存储位置内的位或其他元素的数量。例如，术语“位”可用于指代寄存器内的位的位置和/或被存储在或要被存储在该位的位置中的数据。术语“清除”可用于指示将逻辑值0存储在存储位置中，或以其他方式使逻辑值0存储在存储位置中；并且术语“置位”可用于指示将逻辑值1、全1或某个其他指定值存储在存储位置中，或以其他方式使逻辑值1、全1或某个其他指定值存储在存储位置中；然而，这些术语不旨在将实施例限于任何特定的逻辑约定，因为任何逻辑约定可在实施例中使用。

术语“核”可意指任何处理器或执行核，如本说明书及其附图中所描述和/或所图示和/或如本领域中已知的，并且术语“处理器核”、“执行核”和“核”意指同义的。术语“非核”可意指在处理器或芯片上系统(SoC)中/上但不在核内的任何电路系统、逻辑、子系统等(例如，集成存储器控制器(iMC)、功率管理单元、性能监测单元、系统和/或I/O控制器等)，如本说明书及其附图中所描述和/或所图示和/或如本领域中已知的(例如，按照名称非核、系统代理等)。然而，在说明书和附图中对术语核和非核的使用并不限制任何电路系统、硬件、结构等的位置，因为电路系统、硬件、结构等的位置在各种实施例中可有所不同。

例如，术语“MSR”可用作型号或机器专用寄存器的首字母缩略词，但更一般地可用于指代和/或表示一个或多个寄存器或存储位置，这些寄存器或存储位置中的一个或多个可以在核中，这些寄存器或存储位置中的一个或多个可以在非核中，等等。如下所述，实施例中所包括的MSR可以对应于任何一个或多个型号专用寄存器、机器专用寄存器等以对处理器性能进行控制和报告、处置系统相关的功能等。因此，对包括MSR的实施例的描述并不限于使用如所描述的MSR；实施例可附加地或替代地使用任何其他存储以用于控制、配置、状态等信息。在各种实施例中，MSR(或MSR的任何集合或子集)可以或可以不对应用和/或用户级软件可访问。在各种实施例中，MSR(或MSR的任何集合或子集)可以在核(核范围)内和/或可由核访问(核范围)，在非核内和/或可由多于一个的核访问(封装范围)；和/或在核或非核内且可由平台中的多于一个的核访问(平台范围)。

许多处理器和处理器核支持提高性能的能力，诸如高速缓存操作、多线程操作、乱序执行、分支预测和推测性执行。攻击者已经找到多种方式来利用这些处理器的能力以非法读取数据。例如，当在执行代码中的推测点处采用不同执行路径时，推测脆弱性(SV)可能出现。具体而言，推测脆弱性可能由于例如在过程流中的推测点之后可以采用两条不同执行路径而出现。第一路径可能最终被确定为是正确路径，因此该路径上的指令可以被引退，并且被允许修改处理器的架构状态。第二路径可能最终被确定为是不正确路径，因此该路径上的指令将被粉碎(squash)。然而，对微架构状态的一些改变(诸如对高速缓存的改变)可能持续和/或是可观察的。

例如，攻击者可能故意试图从不应当可由其读取的存储器位置(即，出界)读取数据(例如，秘密数据)。读取可能被允许推测性地继续，直到确定访问是否出界。系统的架构正确性可能通过在作出判定之前不提交任何结果来确保。在此类情况下，推测性执行可能使得处理器的微架构状态在作出判定之前改变，并且攻击者可能能够执行侧信道分析来根据处理器的微架构状态的差异推断秘密数据的值。这种类型的推测性攻击的许多变型是可能的。在一种场景下，攻击者可能推测性地将秘密数据用作存储器地址的一部分，并通过使用时序分析来确定什么存储器位置正被加载到高速缓存中以推断该值。

作为更具体的示例，在高速缓存行尺寸为64字节的情况下，对存储器地址的最低有效的六个位中的任一个的改变不导致地址引用不同的高速缓存行，但是对第七个最低有效位的改变导致地址引用不同的高速缓存行。因此，攻击者可能会重复地(例如，为了消除噪声和/或实现统计上显著的结果)将高速缓存转储清除和/或填充到已知或可预测的状态，使用推测性流以使处理器推测性地访问秘密数据，推测性地将秘密数据的位应用到存储在寄存器中的已知存储器地址的第七个最低有效位(例如，使用移位和/或其他位操纵指令)，推测性地利用被操纵的存储器地址来访问它们自己的存储器空间，使用时序侧信道分析来确定是否加载了新的高速缓存行，并推断秘密位的值与已知存储器地址的第七个最低有效位的值相同还是不同。

实施例包括系统、方法和装置，这些系统、方法和装置提供出于各种原因对于在各种计算机系统中的使用可能期望的特征或特性，包括基于推测或侧信道分析降低对攻击的脆弱性；与替代方法相比，在性能或其他方面以较低的成本降低对此类分析的脆弱性；和/或总体上提高安全性。实施例可提供动态全栈安全性来增强安全、高效的推测。例如，综合性硬件和软件共同设计可以包括硬件缓解机制和检测能力以帮助决定如何缓解，并且软件可以确定何时应用缓解。即，当软件和/或硬件确定推测可能不安全时，软件可以拒绝应用硬件缓解机制。实施例还可包括软件可见指令，以允许软件触发对硬件缓解机制的应用(一个硬件缓解机制、所有硬件缓解机制、或按照任何组合、如可以由软件/固件/硬件逐机制地、逐脆弱性/攻击类型地、和/或基于组合/分组通过(多条)指令和/或编程/配置所指定、如下文可以进一步描述的)。此类指令集架构设计可以将新的软件安全推测模型投射到微架构上。

可能期望对实施例的使用，因为它们可以提供动态SV缓解能力，这在平衡安全与性能之间的权衡时可能是有效的，尤其当推测性执行的可观察的副作用是短暂的时。实施例可提供不同和/或定制级别的缓解以在存在和/或很可能存在推测脆弱性时提高安全、并且在不存在和/或很可能不存在推测脆弱性时提高性能。

在图1A中图示一些实施例的多个方面，其示出包括硬件(HW)110和软件(SW)120的系统100。在实施例中，HW 110和SW 120可以一起工作以在系统100上提供和/或为系统100的用户提供应用，以创建它们自己的SV缓解经验。

硬件110包括SV缓解HW 130，其表示用于缓解SV的任何一个或多个硬件机制或开关，包括已知的硬件机制和/或本说明书中描述的新颖的硬件机制。此类硬件机制可以包括任何一个或多个执行模式，这些模式可以被称为受限制推测性执行(RSE)，这些模式可以由软件选入或选出，并且这些模式可针对在推测性执行期间或在推测性执行之后留下的持续性的副作用提供保护和/或提供对持续性的副作用的缓解。

HW 110还包括SV检测HW 150，其表示用于动态地检测SV和/或可能发生SV的状况的任何一个或多个已知的或新颖的硬件机制。SV检测HW 150可以检测可用于以不同级别的置信度来预测推测脆弱性的状况或异常。在实施例中，SV检测HW 150可以使用在硬件152中实现的机器学习和/或数据分析技术以用于SV检测、预测和/或预测置信度级别确定。

SW 120包括诸如操作系统(OS)之类的系统SW 140，系统SW 140可以使用来自SV检测HW 150的、诸如SV的预测和预测的对应的置信度级别之类的信息以动态地决定何时使用SV缓解HW 130以及要使用其能力中的哪一个。系统SW 140可以经由诸如型号或机器专用寄存器(MSR)之类的寄存器与SV检测HW 150对接。系统SW 140还可以或者替代地利用指令集架构(ISA)指令来调用硬件110的能力。下文讨论一些此类指令的示例实施例。

在实施例中，一个或多个寄存器(例如，MSR)154可用于存储由SV检测HW 150生成的关于攻击的类别以及相关联的预测置信度的信息，系统SW 140可以读取并使用该信息来平衡并试图优化安全与性能之间的权衡。例如，系统SW 140可能基于第一类别的攻击(例如，幽灵)的低置信度预测而不开启缓解，但是基于第二类别的攻击的高置信度预测而开启RSE(例如，使用下文所述的一条或多条新颖指令)。

SW 120还包括应用SW 160。应用SW 160和/或系统100可以被保护免于攻击(例如，恶意代码通过注入、劫持等来利用应用SW 160)。

如图1A所示，HW 110还包括处理器核112和存储器控制器118，处理器核112包括指令解码器114、执行电路116。执行电路116可以包括加载电路132、存储电路134、和分支电路136。执行电路116、加载电路132、存储电路134、和/或分支电路136(和/或它们的结构、它们内部的微架构等)可被预配置、配置、和/或重新配置为实现例如如上文和下文所述的根据实施例的SV缓解。

指令解码器114可以被实现在解码电路中，并且可用于接收、解码、变换、转换、和/或以其他方式处理例如来自系统软件140和应用软件160的指令。存储器控制器118可用于将处理器核112耦合至存储器，该存储器例如，用于存储来自系统软件140和应用软件160的指令的系统存储器。

在各种实施例中，图1A所示的硬件在一个或多个基板、小芯片、多芯片模块、封装等中/上的各种布置和/或集成都是可能的。例如，所示的所有硬件连同未示出的附加硬件(例如，附加处理器核，其可以是核112的附加实例或任何其他核的实例)都可被制造在同一基板(例如，半导体芯片或管芯、SoC等)上。系统存储器可以在一个或多个分开的基板上和/或在与包含HW 110的封装分开的一个或多个封装中。

各种实施例可包括图1A所示的方面中的任一个或全部，一些实施例具有附加的方面。例如，核112的各方面可以在如图7B所示的实施例中的核1490、如图8A/图8B所示的实施例中的核、如图9所示的实施例中的核1602A/1602N、如图10所示的实施例中的处理器1710/1715、如图11和图12所示的实施例中的处理器1870/1880、和/或如图13所示的实施例中的应用处理器2010中实现。

图1B图示根据实施例的方法170。在172中，在SV缓解HW 130中设置一个或多个默认缓解开关(例如，基于由设计、基本输入输出系统(BIOS)等在SV检测HW 150中配置的默认信息)。在174中，(例如，由SV检测HW 150)检测到对推测性执行攻击的脆弱性。在176中，由SV检测HW 150将对推测性执行攻击脆弱性的指示提供至系统SW 140，该指示可以包括SV检测信息，诸如对攻击的预测、攻击的类别、和/或攻击的置信度级别。在178中，由系统SW 140基于来自SV检测HW 150的SV检测指示/信息确定要应用于SV缓解HW 130的缓解切换策略和/或设置。

在180中，硬件110接收如由系统SW 140确定的配置信息，该配置信息可以包括和/或基于在178中由系统SW 140确定的策略和/或设置。在182中，可以通过直接地使用配置信息重新配置SV缓解HW 130和/或经由诸如权重向量156之类的接口(例如，实现在SV检测HW150中)间接地使用配置信息来实现SV缓解，权重向量156可表示与任何一个或多个SV缓解机制或开关对应的任何一个或多个向量或其他数据类型，其中每一个SV缓解机制或开关具有用于提供一系列缓解级别的任何数量的设置。

在实施例中，配置信息可以包括由软件提供(例如，通过对SV缓解权重寄存器进行编程)的一个或多个权重向量156。在184中，SV缓解HW 130可以基于权重向量156被动态地重新配置(例如，通过翻转一个或多个SV缓解开关)，以提供动态变化的级别的SV缓解(例如，响应于来自SV检测HW 150的信号)。

在实施例中，如下文进一步所述，在SV缓解HW 130中直接地或间接地配置和/或设置开关可以由系统SW 140使用新颖指令来执行。

因此，可以检测到潜在攻击，并且潜在的攻击可基于攻击的类别、所预测的攻击的可能性、应用SW 160和/或其用户需要/期望的安全级别、应用SW 160和/或其用户需要/期望的性能级别等来动态地缓解。

在实施例中，添加到ISA或在ISA的扩展中的一条或多条指令可以为软件(例如，SW120)提供以向硬件(例如，HW 110)指示哪些微架构结构要针对SV强化并且在什么状况下要被强化。在实施例中，此类指令可以指示可以允许或不可以允许在推测性执行期间继续任何一个或多个微架构改变，包括但不限于：对数据高速缓存层级结构的更新，从数据高速缓存层级结构的读取(包括对元数据和/或替换状态的更新)，对指令高速缓存和预取缓冲器的更新，对指令高速缓存和预取缓冲器的元数据和/或替换状态的改变，对存储器排序结构(加载缓冲器、存储地址缓冲器、存储数据缓冲器等)的改变，对分支预测器状态的改变，对寄存器状态(物理寄存器堆、寄存器别名表等)的改变，对所有前端结构的改变，对所有后端结构的改变，对所有执行资源的改变。在实施例中，每个此类指示可用于指示硬件应当实施强化(例如，提示)或硬件必须实施强化(例如，要求)。

在实施例中，不同指令、指令内的或与指令相关联的模式位的不同编码、与指令相关联的不同段选择符、与指令相关联的寄存器中的不同值、与指令相关联的不同前缀或后缀等可用于针对推测性执行的各种实例在要强化哪些微架构结构(或放松/松弛对其的强化)和/或要阻止(或允许)哪些微架构改变之间进行区分。根据实施例的以此方式使用的指令可以被称为SV强化(SV harden，SV hardening)或SV缓解指令。

在各种实施例中，SV强化/缓解指令可以具有各种格式；被包括在与各种寄存器架构对应的指令集架构中；和/或根据各种方式被解码、变换、转换等。例如，图4A、图4B、图5A、图5B、图5C和图5D图示可用于SV强化/缓解指令的格式的实施例；图6图示与包括一条或多条SV强化/缓解指令的指令集架构对应的寄存器架构的实施例；并且图14图示用于对强化/缓解指令的转换/变换的实施例。

在实施例中，在SV强化指令之后的指令可以利用如由SV强化指令指定地来配置的微架构来执行，直到例如后续的SV强化指令被接收、解码和/或执行，或者直到例如到达推测边界(其中推测边界可以被定义为被推测性地执行的指令(例如，可能在错误路径上)与被非推测性地执行的指令(例如，已知在正确路径上)之间的动态界线)。

在实施例中，软件可以细调SV缓解来以更低的性能成本启用SV缓解。在实施例中，程序分析、编译器技术等可用于确定或提示哪些硬件结构在哪些状况下应当或需要被强化。

在实施例中，模式位字段可以被包括在SV强化指令的格式中或者以其他方式与SV强化指令相关联，以指示针对推测性执行的各种实例要强化哪些微架构结构(或移除/放松对其的强化)和/或要阻止(或允许)哪些微架构改变。

在实施例中，模式位字段中的模式位可以指定多个微架构结构(粗粒度的模式位)。例如，在模式位字段中，第一位位置可以对应于所有前端结构(或所有前端结构的指定子集)，第二位位置可以对应于所有后端结构(或所有后端结构的指定子集)，第三位位置可以对应于所有存储器结构(或所有存储器结构的指定子集)，第四位位置可以对应于所有分支预测相关结构(或所有分支预测相关结构的指定子集)，第五位位置可以对应于所有执行结构(或所有执行结构的指定子集)，等等。

在实施例中，模式位字段中的模式位可以指定对微架构结构的特定改变(细粒度的模式位)。例如，不同位位置可以对应于数据高速缓存更新、数据高速缓存元数据/替换更新、数据高速缓存读取、指令高速缓存更新、预取缓冲器更新、指令高速缓存元数据/替换更新、经解码指令缓冲器更新、预取器更新(可以是逐预取器单独的位)、分支历史更新、分支目标缓冲器更新、加载缓冲器更新、存储地址缓冲器更新、存储数据缓冲器更新、物理寄存器堆更新、寄存器别名表更新、指令转换后备缓冲器(TLB)更新、指令TLB元数据/替换更新、数据TLB更新、数据TLB元数据/替换更新、次级TLB更新、次级TLB元数据/替换更新等。

实施例可以包括与任何一个或多个SV强化指令相关联的粗粒度和/或细粒度的模式位的任何组合。实施例可以包括具有任何数量的位位置的强化模式寄存器，这些位位置用于存储来自SV强化指令的模式位字段的信息，例如，模式位字段的每个位有一个强化模式寄存器位。模式位字段和/或强化模式寄存器还可以包括任何数量的位来表示任何其他位的分组，例如，可用于启用或禁用所有强化机制的单个全局位，或针对所有强化机制单独的强化位被置位(或清除)。

在实施例中，设置保护可以包括：基于一条或多条SV强化指令和/或一个或多个强化模式寄存器的模式位字段中的值，强化任何一个或多个微架构结构(或移除/放松对其的强化)和/或阻止(或允许)对微架构状态的任何数量的改变，这些SV强化指令和强化模式寄存器的示例在下文描述。无论是通过硬件和/或还是通过软件(例如，使用SV强化指令)，移除和/或放松对强化机制的应用和/或允许先前被阻挠/阻止的改变(例如，特定改变、改变的类型等)也可以被称为解除限制。

在实施例中，SV强化指令可以是前缀指令(例如，新指令或现有指令的前缀)以针对接下来的指令和/或要向其添加前缀的(多条)指令设置(或放松)保护。例如：

HARDEN_PREFIX<MODE_BITS>(强化_前缀<模式_位>)

在实施例中，SV强化指令可以作为一对指令中的一条指令来使用，该对指令用于为在该对指令之间的指令设置和重置保护。例如：

HARDEN_SET<MODE_BITS>(强化_设置<模式_位>)//使用与模式位寄存器的逻辑OR来设置特定强化位

…Hardened Code(经强化的代码)

HARDEN_RESET<MODE_BITS>(强化_重置<模式_位>)//使用与模式位寄存器的逻辑AND来重置特定强化位

在实施例中，一对指令可以具有相对的语法，用于对在该对中的最近对应指令之前的适当位置中的值设置保护并且然后重置保护，由此提供嵌套强化级别。例如：

HARDEN_PUSH<MODE_BITS>(强化_推入<模式_位>)

…Hardened Code(经强化的代码)

HARDEN_POP<MODE_BITS>(强化_弹出<模式_位>)//在最新的HARDEN_PUSH之前使强化位恢复到它们的值

在实施例中，一对指令可以在代码区域的开端设置一些保护，并且然后在代码区域的结尾处重置所有保护。例如：

HARDEN_REGION_START<MODE_BITS>(强化_区域_开始<模式_位>)

…Hardened Code(经强化的代码)

HARDEN_REGION_END(强化_区域_结束)//重置所有强化位

图1C图示根据实施例的用于(例如，执行电路116)使用一条或多条指令(例如，由系统SW 140调用和/或由指令解码器114接收/解码)配置SV缓解机制的方法180。在181中，对单条指令的第一调用解码，该单条指令的第一调用用于缓解对推测性执行攻击的脆弱性。在182中，响应于单条指令的第一调用，强化处理器中的一个或多个微架构结构。

在183中，可以对另一指令(例如，加载指令、存储指令、分支指令、要使用寄存器的内容(例如，数据、标志等)的指令等)解码。处理器可以被设计为通过执行一个或多个操作来执行经解码的指令，这些操作可以包括第一操作和/或第二操作，第一操作不留下侧信道(例如，在推测窗口关闭之后保持的且是软件可观察的(例如，可以经由软件方法来测量的效应)微架构的状态的改变或其他持续性的可观察的副作用)，第二操作如果被(例如，推测性地)执行将留下侧信道。第二操作可以被包括在指令的执行中以改善性能，在一些情况下仅用于改善性能。

在184中，响应于其他指令，第一操作被执行和/或第二操作(由于在182中应用强化)被阻止。在一些实施例中，第二操作可以被延迟，直到它将不再留下侧信道。

在185中，可以对单条指令的第二调用解码。在186中，响应于单条指令的第二调用，可以放松对一个或多个微架构结构的强化。

单条指令可以指示在其下要强化微架构结构中的一个或多个的一个或多个状况、一个或多个微架构、和/或包括多个字段的强化模式向量，每个字段对应于多个强化机制中的一个。强化可以包括阻止对高速缓存、缓冲器或寄存器的改变。

在各种实施例中，单条指令和/或单条指令的调用(例如，如可以由单条指令的叶、操作数、参数等指示)可以是或可以对应于加载强化指令、存储强化指令、分支强化指令、或寄存器强化指令，每条指令如下文所描述。

在实施例中，用于针对SV强化微架构的机制可以包括任何已知的和/或新颖的强化机制(其示例可以在下文描述)中的任何一个或多个或任何组合，这些强化机制包括但不限于加载强化、存储强化、分支强化和寄存器强化。术语“强化”(“harden”和“hardening”)可用于指代以某种方式改变微架构结构，例如，将其改变为阻止其执行或允许特定操作，这些操作中的一些可以与指令相关联。因此，出于方便起见，术语“强化”(“harden”和“hardening”)还可用于指代操作和指令，意味着这些操作和指令被微架构结构的强化影响。

在实施例中，加载强化可以包括对哪些加载要强化、在什么状况下加载要被强化(和/或强化要被移除/放松)、什么类型/技术的加载强化要被执行等进行确定、预测、指定、指示等。例如，可以通过以下方式来强化加载：通过不允许执行推测性加载指令和/或不允许继续推测性加载操作，通过允许执行推测性加载指令和/或允许继续推测性加载操作但不允许被加载的数据被转发，通过允许执行推测性加载指令和/或允许继续推测性加载操作但不允许被加载的数据被转发至从属指令/操作等，直到已知或推测加载是安全的(例如，已知在正确的、不再是推测性的执行路径上)。

在实施例中，硬件(例如，如上所述的SV检测HW 150)可以确定或预测攻击的类型或类别，并且软件(例如，如上所述的系统SW 140，使用如上所述的SV强化指令)可以基于来自硬件的信息选择加载强化的类型或类别。

例如，硬件可以预测幽灵v1攻击，并且作为响应，软件可以选择下列加载强化机制中的一个：不允许执行/继续加载，允许执行/继续加载但不允许它们留下基于返回的数据的侧信道，不允许依赖于被加载的数据的指令留下侧信道(例如，通过不分配高速缓存行或通过不执行)，等等。用于通过硬件和/或如由软件所指定地移除/放松加载强化的状况可以包括以下各项中的任一个或其组合：当加载由于更旧的分支(条件、间接、隐式等)不再是推测性的时，在加载指令的引退时，当特定的更旧指令/操作已经完成执行或被引退时(例如，仅阻止列出的/非安全列出的分支或阻止列出的/非安全列出的条件分支)，等等。

作为另一示例，响应于硬件预测幽灵v2攻击，用于移除/放松加载强化的状况可以包括当间接分支已经完成执行或被引退时。

作为另一示例，响应于硬件预测幽灵v4攻击，软件可以选择加载强化机制，其中加载被阻止绕过更旧的未知的、未完成的、或未引退的存储。

作为另一示例，用于暂态加载值强化的机制可以包括阻止加载由于推测性存储绕过、存储器重命名、和/或其他值推测方案而返回推测性数据。

作为另一示例，用于数据遗忘加载强化的机制可以包括阻止加载的等待时间依赖于被返回的值。

在实施例中，存储强化可以包括对哪些存储要强化、在什么状况下存储要被强化(和/或强化要被移除/放松)、什么类型/技术的存储强化要被执行等进行确定、预测、指定、指示等。例如，可以通过以下方式来强化存储：通过不允许执行推测性存储指令和/或不允许继续推测性存储操作，直到已知或推测存储是安全的(例如，已知在正确的、不再是推测性的执行路径上)。

在实施例中，硬件(例如，如上所述的SV检测HW 150)可以确定或预测攻击的类型或类别，并且软件(例如，如上所述的系统SW 140，使用如上所述的SV强化指令)可以基于来自硬件的信息选择存储强化的类型或类别。

例如，硬件可以预测幽灵v1攻击，并且作为响应，软件可以选择下列存储强化机制中的一个：不允许执行存储，允许执行存储但不允许它们留下基于所存储的数据的侧信道，不允许依赖于来自存储到加载转发的数据的指令留下侧信道(例如，通过不分配高速缓存行或通过不执行)，等等。用于通过硬件和/或如由软件所指定地移除/放松存储强化的状况可以包括以下各项中的任一个或其组合：当存储由于更旧的分支(条件、间接、隐式等)不再是推测性的时，在存储指令的引退时，当特定的更旧操作已经完成执行时(例如，仅阻止列出的/非安全列出的分支或阻止列出的/非安全列出的条件分支)，等等。

作为另一示例，响应于硬件预测幽灵v4攻击，软件可以选择存储强化机制，其中更年轻的加载被阻止绕过存储。

作为另一示例，用于数据遗忘存储强化的机制可以包括阻止存储的等待时间依赖于被存储的值。

在实施例中，分支强化可以包括对哪些分支要强化、在什么状况下分支要被强化(和/或强化要被移除/放松)、什么类型/技术的分支强化要被执行等进行确定、预测、指定、指示等。例如，可以通过以下方式来强化分支：不允许执行推测性分支指令和/或不允许继续推测性分支操作，不允许分支预测(例如，替代地，停止、误预测到已知的安全位置等)，在分支的影子中强化加载(例如，如上所述)，延迟分支预测直到引退，检查分支终止指令(例如，ENDBRANCH)，等等，直到已知或推测分支是安全的(例如，已知在正确的、不再是推测性的执行路径上)。

在实施例中，硬件(例如，如上所述的SV检测HW 150)可以确定或预测攻击的类型或类别，并且软件(例如，如上所述的系统SW 140，使用如上所述的SV强化指令)可以基于来自硬件的信息选择分支和/或加载强化的类型或类别。

例如，硬件可以预测幽灵v1或v2攻击，并且作为响应，软件可以选择加载强化机制(例如，如上所述)以用于分支的影子中的所有加载和/或不解除由比分支或分支状况更年轻的强化操作设置的限制直到分支被确定为是安全的/正确的。

在实施例中，寄存器强化可以包括对哪些寄存器要强化、在什么状况下寄存器要被强化(和/或强化要被移除/放松)、什么类型/技术的寄存器强化要被执行等进行确定、预测、指定、指示等。在实施例中，强化可以被应用于输出寄存器和/或指令的标志。

例如，可以通过以下方式来强化寄存器：对寄存器设置栅栏，不允许执行加载寄存器的推测性指令和/或不允许继续加载寄存器的推测性操作，不允许执行使用寄存器的内容的推测性指令和/或不允许继续使用寄存器的内容的推测性操作，不执行或允许从寄存器到数据依赖操作的数据转发，不允许依赖于寄存器或标志的指令留下侧信道(例如，通过不分配高速缓存行或不执行等，直到已知或推测寄存器的内容是安全的(例如，已知基于正确的、不再是推测性的执行路径))。用于通过硬件和/或如由软件所指定地移除/放松寄存器强化的状况可以包括以下各项中的任一个或其组合：当对应的寄存器指令由于更旧的分支(条件、间接、隐式等)或某个其他硬件预测器不再是推测性的时，在对应的寄存器指令的引退时，当特定的更旧指令/操作已经完成执行时(例如，仅阻止列出的/非安全列出的分支或阻止列出的/非安全列出的条件分支)，由对应的寄存器指令指定的标志或状况评估为真(如果标志和状况被指定并且评估为假，则栅栏操作可以修改寄存器的内容)，等等。

在实施例中，硬件(例如，如上所述的SV检测HW 150)可以确定或预测攻击的类型或类别，并且软件(例如，如上所述的系统SW 140，使用如上所述的SV强化指令)可以基于来自硬件的信息选择寄存器强化的类型或类别。

作为示例，用于数据遗忘寄存器强化的机制可以包括阻止操作的等待时间依赖于寄存器中的值。

各种实施例可以包括用于SV缓解的其他方法和/或技术，包括但不限于以下各项(每一项可以如下文定义/描述)：数据污染和跟踪，基于分段的保护，使访问保持距离，以及基于混合密钥的web浏览。

在实施例中，数据污染和跟踪可以包括软件(例如，系统SW 140)使用以下各项来标记(例如，基于来自SV检测HW 150的信息)可能由攻击者控制的数据的能力：一条或多条指令，一条或多条指令内的或与一条或多条指令相关联的模式位，与一条或多条指令相关联的段选择符，与一条或多条指令相关联的寄存器中的值，与一条或多条指令相关联的前缀或后缀，等等。此类标记可以被称为污染，和/或此类数据可以被称为被污染的(并且未被如此标记的数据可以被称为未污染的)。

在实施例中，被污染的数据可以由硬件跟踪。例如，数据本身可以通过以下方式被标记：将一个或多个额外位包括在其中来将数据标记为被污染的。作为另一示例，可以保持或维护记录或列表以指示被污染的数据已经被加载或存储到其中的寄存器、存储器位置、或其他存储位置(例如，通过地址或其他方式)。

在实施例中，使用被污染的数据的操作可以被阻止推测性地执行，使用被污染的数据的操作可以被允许非推测性地执行，和/或使用被污染的数据的操作可以被允许推测性地和非推测性地执行。例如，从存储器地址的推测性加载在地址是被污染的地址(即，被标记为被污染的数据)的情况下可以被允许继续，但在地址是被污染的地址(即，被标记为被污染的数据)的情况下被阻止继续。

图1D图示根据实施例的用于SV缓解的数据污染的方法190。在191中，(例如，由SV检测HW 150)检测到对推测性执行攻击的脆弱性。在192中，结合检测到对推测性执行攻击的脆弱性，(例如，由SV检测HW 150向系统SW 140)提供对来自第一操作的数据是被污染的指示。在193中，将数据标记为要被跟踪(例如，由SV检测HW 150标记以用于由HW 110跟踪)和/或标记为被污染的(例如，响应于对来自系统SW 140的指令解码)。在194中，如果第二操作要被推测性地执行并且数据是被污染的，则(例如，由SW缓解HW 130)阻止对使用数据的第二操作的执行。在195中，如果或者当执行是或变成非推测的、或者数据是或变成未被污染的时，则执行第二操作。

在实施例中，基于分段的保护可以包括新颖的编程语言结构体，其提供特定的代码区域以利用来自SV的保护来访问存储器的特定的段(或范围、区域等)。在实施例中，受保护的段可以用于存储特定程序的数据结构、它们的字段、程序变量等。在实施例中，编程语言结构体还可以允许指定访问许可。

在实施例中，编程语言结构体可以被编译以使用指令利用就位的保护检查来访问段中的存储器。这些指令可以是新颖的指令和/或指令(例如，读取、写入、或修改存储器段)，这些指令具有以下各项或与以下各项相关联来指定保护和/或访问许可：模式位，段选择符，寄存器中的值，前缀或后缀等。在实施例中，这些指令可以是利用自动执行的指定的访问检查来执行的指令。

在实施例中，编程语言结构体和新颖的指令可以由硬件支持，该硬件执行代码，同时保护段免于包括推测性侧信道攻击的入侵(例如，使用任何已知的或新颖的(如可以在本说明书中描述的)SV缓解技术)。在实施例中，硬件的实现可以为要执行的指令提供，而没有显式的加载和对段界线的检查。

例如，编程语言结构体可以具有以下形式(其中“GiveAccess”表示指令/结构体的名称/标签/助记符，“Base＝CodeBegin”用于指示/指定代码的开端，“CodeLen”用于指示/指定代码的长度/范围，“MemBegin”用于指示/指定对应的存储器段的开端(例如，地址)，“MemLen”用于指示/指定对应的存储器段的长度，并且“AccessType”用于指示/指定许可)：

GiveAccess Base＝CodeBegin,CodeLen,MemBegin,MemLen,AccessType

在实施例中，所指定的代码区域可以包括具有其可以访问的多个不同缓冲器的表。例如，缓冲器可以嵌入在表中(其中“Num of buffs”对应于缓冲器的数量，缓冲器包括第一缓冲器，该第一缓冲器开始于“Start_1”并且具有由“Len_1”指示/指定的长度/范围和由“AccessType1”指示/指定的许可，以此类推)：

Num of buffs

Start_1,Len_1,AccessType_1

Start_2,Len_2,AccessType_2

…

Start_n,Len_n,AccessType_n

在实施例中，所指定的区域内的代码可以利用到表的索引和在对应缓冲器内的索引来访问存储器缓冲器。

在实施例中，及时(JIT)编译器可以动态地检查结构体的可用性并且相应地生成代码，并且静态编译器可以生成使用该结构体的代码版本和不使用该结构体的另一版本。

在实施例中，使访问保持距离可以包括重构软件程序、应用、库、模块、组分、函数、过程、块、和/或其他形式的软件和/或程序代码等(其中术语“代码”可用于意指按照任何此类形式的软件)来通过减小攻击面而限制入侵的影响。实施例可以通过以下方式来使代码的安全性增加：减少和/或重定向由组分(其中术语“组分”可用于意指代码或代码的任何部分或子集)进行的和/或在组分之间/之中的一个或多个交互和通信，使得更少的组分被暴露给脆弱的或出错的组分。实施例可以包括对代码的访问图的自动创建和对更受限的访问拓扑的自动重构。实施例可以使用基于硬件的或基于软件的遥测来引导重构。

在实施例中，可以在执行代码以提供代码的存储器访问拓扑图时收集遥测数据，从而揭示不同模块之间的交互和通信以及什么数据被不同执行路径触及。在实施例中，此类信息和/或相关信息也可以或者替代地通过当代码被编译时对代码进行概况分析来收集。

在实施例中，软件开发建议器工具可以通过重构代码来使用存储器访问拓扑图以减小攻击面。图2A图示简单的示例。

在图2A中，根据实施例创建的存储器访问拓扑图200可以揭示模块P(210)由三个函数使用：F(222)，G(224)，以及H(226)。模块P具有三个数据结构：S1(232)、S2(234)和Sn(236)，这些数据结构由模块P的代码访问。为了向来自F、G和H的调用提供服务，函数f1(242)、f2(244)和fn(246)被对应地执行。按照原本那样，所提及的所有数据结构可以由函数f1、f2、fn中的每一个访问和修改。然而，实际上，对于f1，可能仅需要S1；对于f2，可能仅需要S2；并且对于fn，可能仅需要Sn。如果f2的代码可以被攻击，按照原本那样，那可能影响S1、S2和Sn。然而，根据实施例的软件开发建议器工具可以分析访问模式、意识到该事实、并且将左侧的代码变换为右侧的代码。因此，在该示例中，实施例将代码的攻击面从尺寸3*(S1+S2+Sn)减小到尺寸S1+S2+Sn，其是原始代码的攻击面的三分之一。

在图2A的示例中，通过针对模块P的三个不同调用程序(F、G、H)对模块P进行关闭和专门化来执行对函数的完全隔离，这对于其他代码可能不总是可行的。然而，在实施例中，类似的变换可以将代码的不同部分(包括模块和函数)编组以减小攻击面。

如图2B所示，根据实施例的用于使访问保持距离的硬件250可以包括用于执行代码的一个或多个处理器核252、以及用于结合对代码的执行而访问存储器的存储器访问电路254。一个或多个处理器核252中的一个或多个还用于：生成代码的存储器访问拓扑图以确定代码的第一可攻击面(例如，如上所述)；以及基于存储器访问拓扑图来重构代码以生成经重构的代码，该经重构的代码具有小于第一可攻击面的第二可攻击面(例如，如上所述)。

在图2C中示出根据实施例的用于使访问保持距离的方法260。在262中，执行代码。

在264中，收集代码的数据访问简档(例如，如上所述)。可以通过在代码的使用场景中执行代码(例如，使用遥测硬件)来静态地或动态地执行收集数据访问简档。在各种实施例中，可以由硬件、固件、软件、和/或硬件、固件和软件的任何组合/在硬件、固件、软件、和/或硬件、固件和软件的任何组合中执行/植入收集数据访问简档。

在266中，基于数据访问简档生成存储器访问拓扑图(例如，如上所述)。在各种实施例中，可以由硬件、固件、软件、和/或硬件、固件和软件的任何组合/在硬件、固件、软件、和/或硬件、固件和软件的任何组合中执行/植入生成存储器访问拓扑图。

在268中，重构代码(例如，如上所述)。重构代码可以由软件开发建议器工具执行，软件开发建议器工具使用简档信息和代码来创建模型以用于计算攻击面，然后基于模型对代码进行变换以减小攻击面。在实施例中，变换可以包括对过程进行克隆和/或专门化以提供减少交互和通信。在实施例中，该方法可以是迭代的，并且建议器工具可以从来自经变换的代码的新遥测数据学习。在各种实施例中，可以由硬件、固件、软件、和/或硬件、固件和软件的任何组合/在硬件、固件、软件、和/或硬件、固件和软件的任何组合中执行/植入包括建议器工具的重构。

在实施例中，可以静态地或动态地执行重构。例如，JIT或受管理的运行时可以动态地对代码进行概况分析，并且然后在进行中(on the fly)对代码进行专门化以执行细粒度的分区。优化JIT可以具有一系列“齿轮”，其中响应于了解到函数具有高(例如，处于或高于固定的或可变的阈值)频率的使用和/或许多(例如，处于或高于固定的或可变的阈值)交互/通信，这些齿轮移动至对函数的更高、更激进地优化的专门化。在关于函数的使用、界线、交互、通信等的充分的(例如，处于或高于固定的或可变的阈值的)知识已经被收集和/或分析之后，可以(例如，由概况分析器或基于来自概况分析器的信息)锁定函数的许可。

在实施例中，通过利用基于公钥和进程标识符(ID)的混合密钥来保护存储器，可以提高web浏览、网站使用、web应用使用等的安全性和/或保护它们的效率并且可以缓解SV。例如，实施例可以用于保护数据、可执行内容、以及代码生成(诸如JIT代码/字节代码及其生成、经编译的/预生成的代码/字节代码及其生成)、web应用(例如，渐进式web应用或PWA)内容等。

可以期望对实施例的使用，因为它们可以与用于web安全的现有方法(例如，公钥私钥加密)更兼容，并且比用于web安全的现有方法(例如，进程隔离)更高效。例如，实施例可以为基于公钥的web应用提供使用组合的存储器安全策略，其允许对进程编组(例如，基于网页的分组)来使用共享存储器，而不是将所有进程(例如，每个单独的网页)彼此隔离。

在图3A中图示一些实施例的方面。图3A示出系统300，该系统300包括多个公钥312和多个进程ID 314和/或能够接收多个公钥312和多个进程ID 314。例如，每个公钥312可以从对应的网站和/或网站证书获得和/或用于站点隔离和安全的互联网通信。每个进程ID314可以对应于(例如，被生成以标识)进程，诸如网站或浏览器进程，其中“进程”可以包括进程、任务、软件线程、应用、虚拟机、容器等。

一个或多个公钥312和一个或多个进程ID 314的任何组合可以由混合密钥生成器310使用以生成一个或多个混合密钥316。例如，来自第一网站的第一公钥与第一进程ID和第二进程ID可以用于生成第一混合密钥，来自第二网站的第二公钥与第三进程ID和第四进程ID可以用于生成第二混合密钥，以此类推。

在实施例中，混合密钥生成器310可以包括硬件，诸如用于生成和/或组合密码密钥的电路，诸如但不限于一个或多个移位寄存器(例如，线性反馈移位寄存器)、模指数电路、椭圆曲线密码电路、算术操作电路、逻辑操作电路等。在实施例中，混合密钥生成器310除了公钥和进程ID之外还可以使用输入来生成密钥。这些输入可以包括系统300和/或系统300中的处理器/核的随机数、伪随机数、和/或私钥(例如，由随机数生成器生成、由物理不可克隆函数生成、存储在熔丝中等)。

每个此类混合密钥316可以由基于混合密钥的存储器保护硬件320使用来保护存储器330。例如，存储器保护硬件320可以使用单个混合密钥316来保护一个或多个存储器空间。每个存储器空间可以包括和/或对应于存储器330的一个或多个存储器范围、区域、或部分(例如，由地址范围定义，其中地址可以是物理地址、虚拟地址、主机地址、客户机地址等)。存储器保护硬件320可以使用单个混合密钥316根据任何存储器保护技术来保护存储器空间，诸如当数据被存储在存储器330中时使用单个混合密钥316来对数据进行加密和当数据被从存储器330加载时使用单个混合密钥316来对数据进行解密，使用单个混合密钥316基于范围寄存器来控制对存储器330的访问，等等。此外，基于混合密钥的存储器保护硬件320可以使用多个混合密钥316，每个混合密钥316用于保护存储器330的一个或多个对应的空间、范围、或区域。

在实施例中，存储器330可以表示系统存储器(例如，动态随机存取存储器)、本地存储器(例如，与使用存储器执行进程的处理器或处理器核在同一基板、芯片、或管芯上、或在同一封装内的静态随机存取存储器)、或系统存储器和本地存储器的组合。存储器330可以存储/高速缓存来自/用于任何数量的进程(例如，网站进程、浏览器进程等)的内容、数据、代码等。在实施例中，对存储器330中的空间的访问可以通过存储器访问结构332来提供和/或控制，存储器访问结构332可以包括硬件、电路和/或存储以用于生成、存储和/或引用一个或多个存储器指针、存储器地址、存储器地址范围、存储器地址变换/页/分页表或结构，存储器访问结构332可以基于(例如，访问可以要求)对应的混合密钥316来阻止、限制、制约和/或以其他方式控制访问。例如，通过堆存储器指针结构对存储器330中的每个web/浏览器进程的内容、数据、代码等的访问可以要求对应的混合密钥316。

在实施例中，存储器访问结构332可以表示用于控制对单个存储器空间的访问的单个结构、用于控制对多个空间的访问的单个结构、其中每个结构用于控制对多个空间中的对应的一个空间的访问的多个结构、包括多个单个的结构(例如，每个存储器空间一个结构，用于提供/执行对于与特定的混合密钥316相关联的每个存储器空间唯一的生成、存储、引用等)的分布式结构、以及共享结构(例如，用于提供/执行对于与特定的混合密钥316相关联的所有存储器空间公共的生成、存储、引用等)等等。

在实施例中，任何数量的进程可以共享混合密钥(例如，基于单个公钥和任何数量的进程ID生成的)并且因此共享存储器330中的(多个)存储器空间。此外，存储器330还可以用于根据任何已知方法存储具有用于各个进程(包括基于网站/浏览的那些进程和不基于网站/浏览的那些进程)的进程ID的受保护的存储器空间。

在实施例中，在JIT代码中使用的预编译的二进制文件(诸如内置文件)、以及在运行时由虚拟机(VM)编译的、被转换为字节代码(例如，抽象语法树(AST)字节代码和在web应用中使用的内容(例如，JavaScript文本代码、WebAssembly字节代码、层叠样式表(CSS)))和二进制镜像(例如，可执行文件)的JIT代码可以与混合密钥相关联。实施例可以为应用、功能进程、和内容供应商提供编组权限，并且允许被编组的进程共享存储器。

图3B图示根据实施例的用于使用混合密钥保护存储器的方法350。在352中，可以从网站接收公钥。在354中，(例如，由混合密钥生成器310)基于第一公钥和一个或多个进程标识符生成混合密钥。进程标识符中的每一个可以对应于存储器中的一个或多个存储器空间。

在356中，(例如，由存储器保护硬件320)将混合密钥与多个存储器访问结构中的每一个相关联。存储器访问结构中的每一个用于控制对存储器空间中的对应的一个存储器空间的访问。

在358中，(例如，由存储器保护硬件320和/或(多个)存储器访问结构332)使用混合密钥来控制对存储器空间中的一个或多个的访问。例如，混合密钥可以用于允许第一分组的web浏览器进程访问第一分组的存储器空间,并且阻止由不在该分组中的进程进行的访问。

附加描述

下文描述根据实施例的用于支持系统、处理器、仿真等的包括指令集的机制。例如，下文描述的内容详述根据实施例的可以在核中使用的指令格式和指令执行的方面，包括各种流水线级，诸如取出、解码、调度、执行、引退等。

不同附图可以示出实施例的对应方面。例如，图1A中的框中的任一个和/或全部可以对应于其他附图中的框。此外，图1A中的表示硬件的框可以对应于其他附图中的任一幅中的表示硬件的框，诸如在根据实施例的系统的框图中。由此，由该系统级框图表示的实施例可以包括其他附图中示出的框中的任一个以及在对那些其他附图的描述中的细节中的任一个。这对于描绘核、多核处理器、芯片上系统(SoC)等的附图也是如此。

指令集

指令集可包括一种或多种指令格式。给定的指令格式可定义各种字段(例如，位的数量、位的位置)以指定将要执行的操作(例如，操作码)以及将对其执行该操作的(多个)操作数和/或(多个)其他数据字段(例如，掩码)，等等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，可将给定指令格式的指令模板定义为具有该指令格式的字段(所包括的字段通常按照相同顺序，但是至少一些字段具有不同的位的位置，因为较少的字段被包括)的不同子集，和/或定义为具有以不同方式进行解释的给定字段。由此，ISA的每一条指令使用给定的指令格式(并且如果经定义，则按照该指令格式的指令模板中的给定的一个指令模板)来表达，并包括用于指定操作和操作数的字段。例如，示例性ADD(加法)指令具有特定的操作码和指令格式，该特定的指令格式包括用于指定该操作码的操作码字段和用于选择操作数(源1/目的地以及源2)的操作数字段；并且该ADD指令在指令流中出现可使得在操作数字段中具有选择特定操作数的特定的内容。已经推出和/或发布了被称为高级向量扩展(AVX)(AVX1、AVX2和AVX-512)和利用向量扩展(VEX)编码方案的单指令多数据(SIMD)扩展集(参见2014年10月的

高级向量扩展编程参考；以及2020年11月的

64和IA-32架构软件开发者手册)。

示例性指令格式

本文中所描述的(多条)指令的实施例能以不同的格式体现。另外，在下文中详述示例性系统、架构和流水线。(多条)指令的实施例可在此类系统、架构和流水线上执行，但是不限于详述的那些系统、架构和流水线。

通用向量友好指令格式

向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量操作两者的实施例，但是替代实施例仅使用具有向量友好指令格式的向量操作。

图4A-图4B是图示根据实施例的通用向量友好指令格式及其指令模板的框图。图4A是图示根据实施例的通用向量友好指令格式及其A类指令模板的框图；而图4B是图示根据实施例的通用向量友好指令格式及其B类指令模板的框图。具体地，示出通用向量友好指令格式1100，针对通用向量友好指令格式1100定义A类和B类指令模板，这两者都包括无存储器访问1105的指令模板和存储器访问1120的指令模板。在向量友好指令格式的上下文中的术语“通用”是指不束缚于任何特定指令集的指令格式。

尽管将描述其中向量友好指令格式支持以下情况的实施例：64字节向量操作数长度(或尺寸)与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此，64字节向量由16个双字尺寸的元素组成，或者替代地由8个四字尺寸的元素组成)；64字节向量操作数长度(或尺寸)与16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；32字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)；但是替代实施例可支持更大、更小和/或不同的向量操作数尺寸(例如，256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16字节)数据元素宽度)。

图4A中的A类指令模板包括：1)在无存储器访问1105的指令模板内，示出无存储器访问的完全舍入控制型操作1110的指令模板、以及无存储器访问的数据变换型操作1115的指令模板；以及2)在存储器访问1120的指令模板内，示出存储器访问的时效性1125的指令模板和存储器访问的非时效性1130的指令模板。图4B中的B类指令模板包括：1)在无存储器访问1105的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作1112的指令模板以及无存储器访问的写掩码控制的vsize型操作1117的指令模板；以及2)在存储器访问1120的指令模板内，示出存储器访问的写掩码控制1127的指令模板。

通用向量友好指令格式1100包括以下列出的按照在图4A-图4B中图示的顺序的如下字段。

格式字段1140——该字段中的特定值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是任选的。

基础操作字段1142——其内容区分不同的基础操作。

寄存器索引字段1144——其内容直接或者通过地址生成来指定源或目的地操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从PxQ(例如，32x512、16x128、32x1024、64x1024)寄存器堆中选择N个寄存器。尽管在一个实施例中N可多达三个源寄存器和一个目的地寄存器，但是替代实施例可支持更多或更少的源和目的地寄存器(例如，可支持多达两个源，其中这些源中的一个源还用作目的地；可支持多达三个源，其中这些源中的一个源还用作目的地；可支持多达两个源和一个目的地)。

修饰符(modifier)字段1146——其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器访问1105的指令模板与存储器访问1120的指令模板之间进行区分。存储器访问操作从存储器层次结构读取和/或写入到存储器层次结构(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代实施例可支持更多、更少或不同的方式来执行存储器地址计算。

扩充操作字段1150——其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在一个实施例中，该字段被分成类字段1168、α字段1152和β字段1154。扩充操作字段1150允许在单条指令而非2条、3条或4条指令中执行多组共同的操作。

比例字段1160——其内容允许用于存储器地址生成(例如，用于使用(2^比例*索引+基址)的地址生成)的索引字段的内容的按比例缩放。

位移字段1162A——其内容用作存储器地址生成的一部分(例如，用于使用(2^比例*索引+基址+位移)的地址生成)。

位移因数字段1162B(注意，位移字段1162A直接在位移因数字段1162B上的并置指示使用一个或另一个)——其内容用作地址生成的一部分；它指定将按比例缩放存储器访问的尺寸(N)的位移因数——其中N是存储器访问中的字节数量(例如，用于使用(2^比例*索引+基址+按比例缩放的位移)的地址生成)。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数总尺寸(N)以生成将在计算有效地址中使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段1174(稍后在本文中描述)和数据操纵字段1154C确定。位移字段1162A和位移因数字段1162B不用于无存储器访问1105的指令模板和/或不同的实施例可实现这两者中的仅一个或不实现这两者中的任一个，在这个意义上，位移字段1162A和位移因数字段1162B是任选的。

数据元素宽度字段1164——其内容区分将使用多个数据元素宽度中的哪一个(在一些实施例中用于所有指令；在其他实施例中只用于指令中的一些指令)。如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义上，该字段是任选的。

写掩码字段1170——其内容逐数据元素位置地控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩码，而B类指令模板支持合并-写掩码和归零-写掩码两者。当合并时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间保护目的地中的任何元素集免于更新；在一个实施例中，保持其中对应掩码位具有0的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间使目的地中的任何元素集归零；在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制正被执行的操作的向量长度的能力(即，从第一个到最后一个正被修改的元素的跨度)，然而，被修改的元素不一定要是连续的。由此，写掩码字段1170允许部分向量操作，这包括加载、存储、算术、逻辑等。尽管描述了其中写掩码字段1170的内容选择了多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此，写掩码字段1170的内容间接地标识要执行的掩码)的实施例，但是替代实施例替代地或附加地允许掩码写字段1170的内容直接指定要执行的掩码。

立即数字段1172——其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上，该字段是任选的。

类字段1168——其内容在不同类的指令之间进行区分。参考图4A-图4B，该字段的内容在A类和B类指令之间进行选择。在图4A-图4B中，圆角方形用于指示特定的值存在于字段中(例如，在图4A-图4B中分别用于类字段1168的A类1168A和B类1168B)。

A类指令模板

在A类非存储器访问1105的指令模板的情况下，α字段1152被解释为其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的舍入型操作1110和无存储器访问的数据变换型操作1115的指令模板分别指定舍入1152A.1和数据变换1152A.2)的RS(源寄存器)字段1152A，而β字段1154区分要执行所指定类型的操作中的哪一种。在无存储器访问1105的指令模板中，比例字段1160、位移字段1162A和位移比例字段1162B不存在。

无存储器访问的指令模板——完全舍入控制型操作

在无存储器访问的完全舍入控制型操作1110的指令模板中，β字段1154被解释为其(多个)内容提供静态舍入的舍入控制字段1154A。尽管在所述实施例中舍入控制字段1154A包括抑制所有浮点异常(SAE)字段1156和舍入操作控制字段1158，但是替代实施例可支持这两个概念到同一字段中(例如，可将这两个概念编码为同一字段)，或仅具有这些概念/字段中的一个或另一个(例如，可仅具有舍入操作控制字段1158)。

SAE字段1156——其内容区分是否禁用异常事件报告；当SAE字段1156的内容指示启用抑制时，给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序。

舍入操作控制字段1158——其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段1158允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的一个实施例中，舍入操作控制字段1158的内容覆盖(override)该寄存器值。

无存储器访问的指令模板－数据变换型操作

在无存储器访问的数据变换型操作1115的指令模板中，β字段1154被解释为数据变换字段1154B，其内容区分要执行多个数据变换中的哪一个(例如，无数据变换、混合、广播)。

在A类存储器访问1120的指令模板的情况下，α字段1152被解释为驱逐提示字段1152B，其内容区分要使用驱逐提示中的哪一个(在图4A中，对于存储器访问时效性1125的指令模板和存储器访问非时效性1130的指令模板分别指定时效性的1152B.1和非时效性的1152B.2)，而β字段1154被解释为数据操纵字段1154C，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换以及目的地的向下转换)。存储器访问1120的指令模板包括比例字段1160，并任选地包括位移字段1162A或位移比例字段1162B。

向量存储器指令使用转换支持来执行来自存储器的向量加载以及向存储器的向量存储。如同寻常的向量指令，向量存储器指令以数据元素式的方式从/向存储器传输数据，其中实际被传输的元素由被选为写掩码的向量掩码的内容规定。

存储器访问的指令模板——时效性的

时效性的数据是可能足够快地被重新使用以从高速缓存操作受益的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。

存储器访问的指令模板——非时效性的

非时效性的数据是不太可能足够快地被重新使用以从第一级高速缓存中的高速缓存操作受益且应当被给予驱逐优先级的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。

B类指令模板

在B类指令模板的情况下，α字段1152被解释为写掩码控制(Z)字段1152C，其内容区分由写掩码字段1170控制的写掩码应当是合并还是归零。

在B类非存储器访问1105的指令模板的情况下，β字段1154的一部分被解释为RL字段1157A，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的写掩码控制部分舍入控制型操作1112的指令模板和无存储器访问的写掩码控制VSIZE型操作1117的指令模板分别指定舍入1157A.1和向量长度(VSIZE)1157A.2)，而β字段1154的其余部分区分要执行所指定类型的操作中的哪一种。在无存储器访问1105的指令模板中，比例字段1160、位移字段1162A和位移比例字段1162B不存在。

在无存储器访问的写掩码控制部分舍入控制型操作1112的指令模板中，β字段1154的其余部分被解释为舍入操作字段1159A，并且禁用异常事件报告(给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序)。

舍入操作控制字段1159A——正如舍入操作控制字段1158，其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段1159A允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的一个实施例中，舍入操作控制字段1159A的内容覆盖该寄存器值。

在无存储器访问的写掩码控制VSIZE型操作1117的指令模板中，β字段1154的其余部分被解释为向量长度字段1159B，其内容区分要执行多个数据向量长度中的哪一个(例如，128字节、256字节或512字节)。

在B类存储器访问1120的指令模板的情况下，β字段1154的一部分被解释为广播字段1157B，其内容区分是否要执行广播型数据操纵操作，而β字段1154的其余部分被解释为向量长度字段1159B。存储器访问1120的指令模板包括比例字段1160，并任选地包括位移字段1162A或位移比例字段1162B。

针对通用向量友好指令格式1100，示出完整操作码字段1174包括格式字段1140、基础操作字段1142和数据元素宽度字段1164。尽管示出了其中完整操作码字段1174包括所有这些字段的一个实施例，但是在不支持所有这些字段的实施例中，完整操作码字段1174包括少于所有的这些字段。完整操作码字段1174提供操作代码(操作码)。

扩充操作字段1150、数据元素宽度字段1164和写掩码字段1170允许逐指令地以通用向量友好指令格式指定这些特征。

写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。

在A类和B类内出现的各种指令模板在不同的情形下是有益的。在一些实施例中，不同处理器或处理器内的不同核可支持仅A类、仅B类、或者可支持这两类。举例而言，旨在用于通用计算的高性能通用乱序核可仅支持B类，旨在主要用于图形和/或科学(吞吐量)计算的核可仅支持A类，并且旨在用于通用计算和图形和/或科学(吞吐量)计算两者的核可支持A类和B类两者(当然，具有来自这两类的模板和指令的一些混合、但是并非来自这两类的所有模板和指令的核在本发明的范围内)。同样，单个处理器可包括多个核，这多个核全部都支持相同的类，或者其中不同的核支持不同的类。举例而言，在具有单独的图形核和通用核的处理器中，图形核中的旨在主要用于图形和/或科学计算的一个核可仅支持A类，而通用核中的一个或多个可以是具有旨在用于通用计算的仅支持B类的乱序执行和寄存器重命名的高性能通用核。不具有单独的图形核的另一处理器可包括既支持A类又支持B类的一个或多个通用有序或乱序核。当然，在不同实施例中，来自一类的特征也可在其他类中实现。将使以高级语言编写的程序成为(例如，JIT编译或静态编译)各种不同的可执行形式，这些可执行形式包括：1)仅具有由用于执行的目标处理器支持的(多个)类的指令的形式；或者2)具有替代例程并具有控制流代码的形式，该替代例程使用所有类的指令的不同组合来编写，该控制流代码选择这些例程以基于由当前正在执行代码的处理器支持的指令来执行。

示例性专用向量友好指令格式

图5A是图示根据实施例的示例性专用向量友好指令格式的框图。图5A示出专用向量友好指令格式1200，其指定各字段的位置、尺寸、解释和次序、以及那些字段中的一些字段的值，在这个意义上，该专用向量友好指令格式1200是专用的。专用向量友好指令格式1200可用于扩展x86指令集，并且由此字段中的一些字段与如在现有的x86指令集及其扩展(例如，AVX)中所使用的那些字段类似或相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/M字段、SIB字段、位移字段和立即数字段一致。图示来自图4A-图4B的字段，来自图5A的字段映射到来自图4A-图4B的字段。

应当理解，虽然出于说明的目的在通用向量友好指令格式1100的上下文中参考专用向量友好指令格式1200描述了实施例，但是本发明不限于专用向量友好指令格式1200，除非另有声明。例如，通用向量友好指令格式1100构想了各种字段的各种可能的尺寸，而专用向量友好指令格式1200示出为具有特定尺寸的字段。作为具体示例，尽管在专用向量友好指令格式1200中数据元素宽度字段1164被图示为一位字段，但是本发明不限于此(即，通用向量友好指令格式1100构想数据元素宽度字段1164的其他尺寸)。

专用向量友好指令格式1200包括以下列出的按照图5A中图示的顺序的如下字段。

EVEX前缀1202(字节0-3)——以四字节形式进行编码。

格式字段1140(EVEX字节0，位[7:0])——在一个实施例中，第一字节(EVEX字节0)是格式字段1140，并且它包含0x62(为用于区分向量友好指令格式的唯一值)。

第二－第四字节(EVEX字节1-3)包括提供专用能力的多个位字段。

REX字段1205(EVEX字节1，位[7:5])——由EVEX.R位字段(EVEX字节1，位[7]–R)、EVEX.X位字段(EVEX字节1，位[6]–X)以及EVEX.B位字段(EVEX字节1，位[5]–B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应的VEX位字段相同的功能，并且使用1补码的形式进行编码，即，ZMM0被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx和bbb)进行编码，由此可通过对EVEX.R、EVEX.X和EVEX.B相加来形成Rrrr、Xxxx和Bbbb。

REX’字段1210——这是REX’字段1210的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段(EVEX字节1，位[4]–R’)。在一个实施例中，该位与以下指示的其他位一起以位反转的格式存储以(在公知x86的32位模式下)与BOUND指令进行区分，该BOUND指令的实操作码字节是62，但是在MOD R/M字段(在下文中描述)中不接受MOD字段中的值11；替代实施例不以反转的格式存储该指示的位以及以下其他指示的位。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.R’、EVEX.R以及来自其他字段的其他RRR来形成R’Rrrr。

操作码映射字段1215(EVEX字节1，位[3:0]–mmmm)——其内容对隐含的前导操作码字节(0F、0F 38或0F 3)进行编码。

数据元素宽度字段1164(EVEX字节2，位[7]–W)——由记号EVEX.W表示。EVEX.W用于定义数据类型(32位数据元素或64位数据元素)的粒度(尺寸)。

EVEX.vvvv 1220(EVEX字节2，位[6:3]-vvvv)——EVEX.vvvv的作用可包括如下：1)EVEX.vvvv对以反转(1补码)形式指定的第一源寄存器操作数进行编码，并且对具有两个或更多个源操作数的指令有效；2)EVEX.vvvv对针对特定向量位移以1补码的形式指定的目的地寄存器操作数进行编码；或者3)EVEX.vvvv不对任何操作数进行编码，该字段被预留，并且应当包含1111b。由此，EVEX.vvvv字段1220对以反转(1补码)的形式存储的第一源寄存器指定符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将指定符尺寸扩展到32个寄存器。

EVEX.U 1168类字段(EVEX字节2，位[2]-U)——如果EVEX.U＝0，则它指示A类或EVEX.U0；如果EVEX.U＝1，则它指示B类或EVEX.U1。

前缀编码字段1225(EVEX字节2，位[1:0]-pp)——提供了用于基础操作字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有压缩SIMD前缀的益处(EVEX前缀仅需要2位，而不是需要字节来表达SIMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前缀格式两者的SIMD前缀(66H、F2H、F3H)的传统SSE指令，将这些传统SIMD前缀编码成SIMD前缀编码字段；并且在运行时在被提供给解码器的可编程逻辑阵列(PLA)之前被扩展成传统SIMD前缀，因此，在无需修改的情况下，PLA既可执行传统格式的这些传统指令又可执行EVEX格式的这些传统指令。虽然较新的指令可将EVEX前缀编码字段的内容直接用作操作码扩展，但是为了一致性，特定实施例以类似的方式扩展，但允许由这些传统SIMD前缀指定的不同含义。替代实施例可重新设计PLA以支持2位SIMD前缀编码，并且由此不需要扩展。

α字段1152(EVEX字节3，位[7]–EH，也称为EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写掩码控制、以及EVEX.N；也以α图示)——如先前所述，该字段是针对上下文的。

β字段1154(EVEX字节3，位[6:4]-SSS，也称为EVEX.s_2-0、EVEX.r_2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB，还以βββ图示)——如前所述，此字段是针对上下文的。

REX’字段1210——这是REX’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.V’位字段(EVEX字节3，位[3]–V’)。该位以位反转的格式存储。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.vvvv来形成V’VVVV。

写掩码字段1170(EVEX字节3，位[2:0]-kkk)——其内容指定写掩码寄存器中的寄存器的索引，如先前所述。在一个实施例中，特定值EVEX.kkk＝000具有暗示没有写掩码用于特定指令的特殊行为(这能以各种方式实现，包括使用硬连线到所有对象的写掩码或绕过掩码硬件的硬件来实现)。

实操作码字段1230(字节4)还被称为操作码字节。操作码的一部分在该字段中被指定。

MOD R/M字段1240(字节5)包括MOD字段1242、Reg字段1244和R/M字段1246。如先前所述的，MOD字段1242的内容将存储器访问操作和非存储器访问操作区分开。Reg字段1244的作用可被归结为两种情形：对目的地寄存器操作数或源寄存器操作数进行编码；或者被视为操作码扩展，并且不用于对任何指令操作数进行编码。R/M字段1246的作用可包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。

比例、索引、基址(SIB)字节(字节6)——如先前所述的，SIB 1250的内容用于存储器地址生成。SIB.xxx 1254和SIB.bbb 1256——先前已经针对寄存器索引Xxxx和Bbbb提及了这些字段的内容。

位移字段1162A(字节7-10)——当MOD字段1242包含0b10时，字节7-10是位移字段1162A，并且它与传统32位位移(disp32)一样地工作，并且以字节粒度工作。

位移因数字段1162B(字节7)——当MOD字段1242包含0b01时，字节7是位移因数字段1162B。该字段的位置与以字节粒度工作的传统x86指令集8位位移(disp8)的位置相同。由于disp8是符号扩展的，因此它仅可在-128和127字节偏移之间寻址；在64字节高速缓存行的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8位；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段1162B是disp8的重新解释；当使用位移因数字段1162B时，通过将位移因数字段的内容乘以存储器操作数访问的尺寸(N)来确定实际位移。该类型的位移被称为disp8*N。这减小了平均指令长度(单个字节用于位移，但具有大得多的范围)。此类经压缩的位移假设有效位移是存储器访问的粒度的倍数，并且由此地址偏移的冗余低阶位不需要被编码。换句话说，位移因数字段1162B替代传统x86指令集8位位移。由此，位移因数字段1162B以与x86指令集8位位移相同的方式被编码(因此，在ModRM/SIB编码规则中没有变化)，唯一的不同在于，将disp8超载至disp8*N。换句话说，在编码规则或编码长度方面没有变化，而仅在有硬件对位移值的解释方面有变化(这需要将位移按比例缩放存储器操作数的尺寸以获得字节式地址偏移)。立即数字段1172如先前所述地操作。

完整操作码字段

图5B是图示根据一个实施例的构成完整操作码字段1174的具有专用向量友好指令格式1200的字段的框图。具体地，完整操作码字段1174包括格式字段1140、基础操作字段1142和数据元素宽度(W)字段1164。基础操作字段1142包括前缀编码字段1225、操作码映射字段1215和实操作码字段1230。

寄存器索引字段

图5C是图示根据一个实施例的构成寄存器索引字段1144的具有专用向量友好指令格式1200的字段的框图。具体地，寄存器索引字段1144包括REX字段1205、REX’字段1210、MODR/M.reg字段1244、MODR/M.r/m字段1246、VVVV字段1220、xxx字段1254和bbb字段1256。

扩充操作字段

图5D是图示根据一个实施例的构成扩充操作字段1150的具有专用向量友好指令格式1200的字段的框图。当类(U)字段1168包含0时，它表明EVEX.U0(A类1168A)；当它包含1时，它表明EVEX.U1(B类1168B)。当U＝0且MOD字段1242包含11(表明无存储器访问操作)时，α字段1152(EVEX字节3，位[7]–EH)被解释为rs字段1152A。当rs字段1152A包含1(舍入1152A.1)时，β字段1154(EVEX字节3，位[6:4]–SSS)被解释为舍入控制字段1154A。舍入控制字段1154A包括一位SAE字段1156和两位舍入操作字段1158。当rs字段1152A包含0(数据变换1152A.2)时，β字段1154(EVEX字节3，位[6:4]–SSS)被解释为三位数据变换字段1154B。当U＝0且MOD字段1242包含00、01或10(表明存储器访问操作)时，α字段1152(EVEX字节3，位[7]–EH)被解释为驱逐提示(EH)字段1152B，并且β字段1154(EVEX字节3，位[6:4]–SSS)被解释为三位数据操纵字段1154C。

当U＝1时，α字段1152(EVEX字节3，位[7]–EH)被解释为写掩码控制(Z)字段1152C。当U＝1且MOD字段1242包含11(表明无存储器访问操作)时，β字段1154的一部分(EVEX字节3，位[4]–S₀)被解释为RL字段1157A；当它包含1(舍入1157A.1)时，β字段1154的其余部分(EVEX字节3，位[6-5]–S_2-1)被解释为舍入操作字段1159A，而当RL字段1157A包含0(VSIZE1157A.2)时，β字段1154的其余部分(EVEX字节3，位[6-5]-S_2-1)被解释为向量长度字段1159B(EVEX字节3，位[6-5]–L_1-0)。当U＝1且MOD字段1242包含00、01或10(表明存储器访问操作)时，β字段1154(EVEX字节3，位[6:4]–SSS)被解释为向量长度字段1159B(EVEX字节3，位[6-5]–L_1-0)和广播字段1157B(EVEX字节3，位[4]–B)。

示例性寄存器架构

图6是根据一个实施例的寄存器架构1300的框图。在所图示的实施例中，有32个512位宽的向量寄存器1310；这些寄存器被引用为zmm0到zmm31。较低的16个zmm寄存器的较低阶256个位覆盖(overlay)在寄存器ymm0-15上。较低的16个zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。专用向量友好指令格式1200对这些被覆盖的寄存器堆操作，如在以下表格中所图示。

换句话说，向量长度字段1159B在最大长度与一个或多个其他较短长度之间进行选择，其中每一个此类较短长度是前一长度的一半，并且不具有向量长度字段1159B的指令模板在最大向量长度上操作。此外，在一个实施例中，专用向量友好指令格式1200的B类指令模板对紧缩或标量单/双精度浮点数据以及紧缩或标量整数数据操作。标量操作是对zmm/ymm/xmm寄存器中的最低阶数据元素位置执行的操作；取决于实施例，较高阶数据元素位置要么保持与在指令之前相同，要么归零。

写掩码寄存器1315——在所图示的实施例中，存在8个写掩码寄存器(k0至k7)，每一写掩码寄存器的尺寸是64位。在替代实施例中，写掩码寄存器1315的尺寸是16位。如先前所述，在一个实施例中，向量掩码寄存器k0可能无法用作写掩码；当将正常指示k0的编码用作写掩码时，它选择硬连线的写掩码0xFFFF，从而有效地禁止写掩码用于那条指令。

通用寄存器1325——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用以对存储器操作数寻址。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。

标量浮点栈寄存器堆(x87栈)1345，在其上面重叠了MMX紧缩整数平坦寄存器堆1350——在所图示的实施例中，x87栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点操作的八元素栈；而使用MMX寄存器来对64位紧缩整数数据执行操作，以及为在MMX与XMM寄存器之间执行的一些操作保存操作数。

替代实施例可以使用更宽的或更窄的寄存器。另外，替代实施例可以使用更多、更少或不同的寄存器堆和寄存器。

示例性核架构、处理器和计算机架构

处理器核能以不同方式、出于不同的目的、在不同的处理器中实现。例如，此类核的实现可以包括：1)旨在用于通用计算的通用有序核；2)旨在用于通用计算的高性能通用乱序核；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：1)CPU，其包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用乱序核；以及2)协处理器，其包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核。此类不同的处理器导致不同的计算机系统架构，这些计算机系统架构可包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但在分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况下，此类协处理器有时被称为专用逻辑或被称为专用核，该专用逻辑诸如，集成图形和/或科学(吞吐量)逻辑)；以及4)芯片上系统，其可以将所描述的CPU(有时被称为(多个)应用核或(多个)应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上。接着描述示例性核架构，随后描述示例性处理器和计算机架构。

示例性核架构

有序和乱序核框图

图7A是图示根据各实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线的框图。图7B是示出根据各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核的框图。图7A-图7B中的实线框图示有序流水线和有序核，而虚线框的任选增加图示寄存器重命名的、乱序发布/执行流水线和核。考虑到有序方面是乱序方面的子集，将描述乱序方面。

在图7A中，处理器流水线1400包括取出级1402、长度解码级1404、解码级1406、分配级1408、重命名级1410、调度(也被称为分派或发布)级1412、寄存器读取/存储器读取级1414、执行级1416、写回/存储器写入级1418、异常处置级1422和提交级1424。

图7B示出处理器核1490，该处理器核1490包括前端单元1430，该前端单元1430耦合到执行引擎单元1450，并且前端单元1430和执行引擎单元1450两者都耦合到存储器单元1470。核1490可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW)核、或混合或替代的核类型。作为又一选项，核1490可以是专用核，诸如例如，网络或通信核、压缩引擎、协处理器核、通用计算图形处理单元(GPGPU)核、图形核，等等。

前端单元1430包括分支预测单元1432，该分支预测单元1432耦合到指令高速缓存单元1434，该指令高速缓存单元1434耦合到指令转换后备缓冲器(TLB)单元1436，该指令转换后备缓冲器单元1436耦合到指令取出单元1438，该指令取出单元1438耦合到解码单元1440。解码单元1440(或解码器)可对指令解码，并且生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元1440可使用各种不同的机制来实现。合适机制的示例包括但不限于，查找表、硬件实现、PLA、微代码只读存储器(ROM)等。在一个实施例中，核1490包括存储用于某些宏指令的微代码的微代码ROM或其他介质(例如，在解码单元1440中，或以其他方式在前端单元1430内)。解码单元1440耦合到执行引擎单元1450中的重命名/分配器单元1452。

执行引擎单元1450包括重命名/分配器单元1452，该重命名/分配器单元1452耦合到引退单元1454和一个或多个调度器单元的集合1456。(多个)调度器单元1456表示任何数量的不同调度器，包括预留站、中央指令窗等。(多个)调度器单元1456耦合到(多个)物理寄存器堆单元1458。(多个)物理寄存器堆单元1458中的每一个物理寄存器堆单元表示一个或多个物理寄存器堆，其中不同的物理寄存器堆存储一种或多种不同的数据类型，诸如，标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点，状态(例如，作为要执行的下一条指令的地址的指令指针)等等。在一个实施例中，(多个)物理寄存器堆单元1458包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器和通用寄存器。(多个)物理寄存器堆单元1458由引退单元1454重叠，以图示可实现寄存器重命名和乱序执行的各种方式(例如，使用(多个)重排序缓冲器和(多个)引退寄存器堆；使用(多个)未来文件、(多个)历史缓冲器、(多个)引退寄存器堆；使用寄存器映射和寄存器池，等等)。引退单元1454和(多个)物理寄存器堆单元1458耦合到(多个)执行集群1460。(多个)执行集群1460包括一个或多个执行单元的集合1462以及一个或多个存储器访问单元的集合1464。执行单元1462可执行各种操作(例如，移位、加法、减法、乘法)并可对各种数据类型(例如，标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点)执行。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但是其他实施例可包括仅一个执行单元或全都执行所有功能的多个执行单元。(多个)调度器单元1456、(多个)物理寄存器堆单元1458和(多个)执行集群1460示出为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的流水线(例如，标量整数流水线、标量浮点/紧缩整数/紧缩浮点/向量整数/向量浮点流水线，和/或各自具有其自身的调度器单元、(多个)物理寄存器堆单元和/或执行集群的存储器访问流水线——并且在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行集群具有(多个)存储器访问单元1464的某些实施例)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以是乱序发布/执行，并且其余流水线可以是有序的。

存储器访问单元的集合1464耦合到存储器单元1470，该存储器单元1470包括数据TLB单元1472，该数据TLB单元1472耦合到数据高速缓存单元1474，该数据高速缓存单元1474耦合到第二级(L2)高速缓存单元1476。在一个示例性实施例中，存储器访问单元1464可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合到存储器单元1470中的数据TLB单元1472。指令高速缓存单元1434还耦合到存储器单元1470中的第二级(L2)高速缓存单元1476。L2高速缓存单元1476耦合到一个或多个其他级别的高速缓存，并最终耦合到主存储器。

作为示例，示例性寄存器重命名的乱序发布/执行核架构可如下所述地实现流水线1400：1)指令取出1438执行取出级1402和长度解码级1404；2)解码单元1440执行解码级1406；3)重命名/分配器单元1452执行分配级1408和重命名级1410；4)(多个)调度器单元1456执行调度级1412；5)(多个)物理寄存器堆单元1458和存储器单元1470执行寄存器读取/存储器读取级1414；执行集群1460执行执行级1416；6)存储器单元1470和(多个)物理寄存器堆单元1458执行写回/存储器写入级1418；7)各单元可牵涉到异常处置级1422；以及8)引退单元1454和(多个)物理寄存器堆单元1458执行提交级1424。

核1490可支持一个或多个指令集(例如，x86指令集(具有已与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集(具有诸如NEON的任选的附加扩展))，其中包括本文中描述的(多条)指令。在一个实施例中，核1490包括用于支持紧缩数据指令集扩展(例如，AVX1、AVX2)的逻辑，由此允许使用紧缩数据来执行由许多多媒体应用使用的操作。

应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，各种方式包括时分多线程化、同时多线程化(其中单个物理核为物理核正在同时多线程化的线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后的诸如

超线程化技术中的同时多线程化)。

尽管在乱序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所图示的处理器的实施例还包括分开的指令和数据高速缓存单元1434/1474以及共享的L2高速缓存单元1476，但是替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如，第一级(L1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。

具体的示例性有序核架构

图8A-图8B图示更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块(包括相同类型和/或不同类型的其他核)中的一个逻辑块。取决于应用，逻辑块通过高带宽互连网络(例如，环形网络)与一些固定的功能逻辑、存储器I/O接口和其他必要的I/O逻辑进行通信。

图8A是根据实施例的单个处理器核以及它至管芯上互连网络1502的连接及其第二级(L2)高速缓存的本地子集1504的框图。在一个实施例中，指令解码器1500支持具有紧缩数据指令集扩展的x86指令集。L1高速缓存1506允许对进入标量和向量单元中的、对高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元1508和向量单元1510使用分开的寄存器集合(分别为标量寄存器1512和向量寄存器1514)，并且在这些寄存器之间传输的数据被写入到存储器，并随后从第一级(L1)高速缓存1506读回，但是替代实施例可以使用不同的方法(例如，使用单个寄存器集合或包括允许数据在这两个寄存器堆之间传输而无需被写入和读回的通信路径)。

L2高速缓存的本地子集1504是全局L2高速缓存的一部分，该全局L2高速缓存被划分成多个分开的本地子集，每个处理器核一个本地子集。每个处理器核具有到其自身的L2高速缓存的本地子集1504的直接访问路径。由处理器核读取的数据被存储在其L2高速缓存子集1504中，并且可以与其他处理器核访问其自身的本地L2高速缓存子集并行地被快速访问。由处理器核写入的数据被存储在其自身的L2高速缓存子集1504中，并在必要的情况下从其他子集转储清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、L2高速缓存和其他逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向512位宽。

图8B是根据实施例的图8A中的处理器核的一部分的展开图。图8B包括作为L1高速缓存1506的部分的L1数据高速缓存1506A，以及关于向量单元1510和向量寄存器1514的更多细节。具体地，向量单元1510是16宽向量处理单元(VPU)(见16宽ALU 1528)，该单元执行整数、单精度浮点以及双精度浮点指令中的一个或多个。该VPU通过混合单元1520支持对寄存器输入的混合，通过数值转换单元1522A-B支持数值转换，并且通过复制单元1524支持对存储器输入的复制。写掩码寄存器1526允许掩蔽所得的向量写入。

图9是根据实施例的可具有多于一个的核、可具有集成存储器控制器、以及可具有集成图形器件的处理器1600的框图。图9中的实线框图示具有单个核1602A、系统代理单元1610、一个或多个总线控制器单元的集合1616的处理器1600，而虚线框的任选增加图示具有多个核1602A-N、系统代理单元1610中的一个或多个集成存储器控制器单元的集合1614以及专用逻辑1608的替代处理器1600。

因此，处理器1600的不同实现可包括：1)CPU，其中专用逻辑1608是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核1602A-N是一个或多个通用核(例如，通用有序核、通用乱序核、这两者的组合)；2)协处理器，其中核1602A-N是旨在主要用于图形和/或科学(吞吐量)的大量专用核；以及3)协处理器，其中核1602A-N是大量通用有序核。因此，处理器1600可以是通用处理器、协处理器或专用处理器，诸如例如，网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、嵌入式处理器，等等。该处理器可以被实现在一个或多个芯片上。处理器1600可以是一个或多个基板的一部分，和/或可使用多种工艺技术(诸如例如，BiCMOS、CMOS、或NMOS)中的任何技术被实现在一个或多个基板上。

存储器层次结构包括核内的一个或多个级别的高速缓存、一个或多个共享高速缓存单元的集合1606、以及耦合到集成存储器控制器单元的集合1614的外部存储器(未示出)。共享高速缓存单元的集合1606可包括一个或多个中间级别的高速缓存，诸如，第二级(L2)、第三级(L3)、第四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)和/或以上各项的组合。虽然在一个实施例中，基于环的互连单元1612将专用逻辑1608(集成图形逻辑是专用逻辑的示例并且在本文中也被称为专用逻辑)、共享高速缓存单元的集合1606以及系统代理单元1610/(多个)集成存储器控制器单元1614互连，但是替代实施例可使用任何数量的公知技术来互连此类单元。在一个实施例中，在一个或多个高速缓存单元1606与核1602A-N之间维持一致性。

在一些实施例中，一个或多个核1602A-N能够实现多线程化。系统代理1610包括协调和操作核1602A-N的那些部件。系统代理单元1610可包括例如功率控制单元(PCU)和显示单元。PCU可以是对核1602A-N以及专用逻辑1608的功率状态进行调节所需的逻辑和部件，或可包括这些逻辑和部件。显示单元用于驱动一个或多个外部连接的显示器。

核1602A-N在架构指令集方面可以是同构的或异构的；即，核1602A-N中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或不同的指令集。

示例性计算机架构

图10-图13是示例性计算机架构的框图。本领域中已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包含如本文中所公开的处理器和/或其他执行逻辑的各种各样的系统或电子设备一般都是合适的。

现在参考图10，所示出的是根据一个实施例的系统1700的框图。系统1700可以包括一个或多个处理器1710、1715，这些处理器耦合到控制器中枢1720。在一个实施例中，控制器中枢1720包括图形存储器控制器中枢(GMCH)1790和输入/输出中枢(IOH)1750(其可以在分开的芯片上)；GMCH 1790包括存储器和图形控制器，存储器1740和协处理器1745耦合到该存储器和图形控制器；IOH 1750将输入/输出(I/O)设备1760耦合到GMCH 1790。或者，存储器和图形控制器中的一个或这两者被集成在(如本文中所描述的)处理器内，存储器1740和协处理器1745直接耦合到处理器1710，并且控制器中枢1720与IOH 1750处于单个芯片中。

附加的处理器1715的任选性在图10中通过虚线来表示。每一处理器1710、1715可包括本文中描述的处理核中的一个或多个，并且可以是处理器1600的某一版本。

存储器1740可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者的组合。对于至少一个实施例，控制器中枢1720经由诸如前端总线(FSB)之类的多分支总线、诸如快速路径互连(QPI)之类的点对点接口、或者类似的连接1795来与(多个)处理器1710、1715进行通信。

在一个实施例中，协处理器1745是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。在一个实施例中，控制器中枢1720可以包括集成图形加速器。

在物理资源1710、1715之间可以存在包括架构、微架构、热、功耗特性等一系列品质度量方面的各种差异。

在一个实施例中，处理器1710执行控制一般类型的数据处理操作的指令。嵌入在这些指令内的可以是协处理器指令。处理器1710将这些协处理器指令识别为具有应当由附连的协处理器1745执行的类型。因此，处理器1710在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器1745。(多个)协处理器1745接受并执行所接收的协处理器指令。

现在参见图11，所示出的是根据实施例的第一更具体的示例性系统1800的框图。如图11中所示，多处理器系统1800是点对点互连系统，并且包括经由点对点互连1850耦合的第一处理器1870和第二处理器1880。处理器1870和1880中的每一个都可以是处理器1600的某一版本。在一个实施例中，处理器1870和1880分别是处理器1710和1715，而协处理器1838是协处理器1745。在另一实施例中，处理器1870和1880分别是处理器1710和协处理器1745。

处理器1870和1880示出为分别包括集成存储器控制器(IMC)单元1872和1882。处理器1870还包括作为其总线控制器单元的一部分的点对点(P-P)接口1876和1878；类似地，第二处理器1880包括P-P接口1886和1888。处理器1870、1880可以经由使用点对点(P-P)接口电路1878、1888的P-P接口1850来交换信息。如图11中所示，IMC 1872和1882将处理器耦合到相应的存储器，即存储器1832和存储器1834，这些存储器可以是本地附连到相应处理器的主存储器的部分。

处理器1870、1880可各自经由使用点对点接口电路1876、1894、1886、1898的各个P-P接口1852、1854来与芯片组1890交换信息。芯片组1890可以任选地经由高性能接口1892来与协处理器1838交换信息。在一个实施例中，协处理器1838是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。

共享高速缓存(未示出)可被包括在任一处理器中，或在这两个处理器的外部但经由P-P互连与这些处理器连接，使得如果处理器被置于低功率模式，则任一个或这两个处理器的本地高速缓存信息可被存储在共享高速缓存中。

芯片组1890可以经由接口1896耦合到第一总线1816。在一个实施例中，第一总线1816可以是外围部件互连(PCI)总线或诸如PCI快速总线或另一第三代I/O互连总线之类的总线，但是本发明的范围不限于此。

如图11中所示，各种I/O设备1814可连同总线桥1818一起耦合到第一总线1816，该总线桥1818将第一总线1816耦合到第二总线1820。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU、加速器(诸如例如，图形加速器或数字信号处理(DSP)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器1815耦合到第一总线1816。在一个实施例中，第二总线1820可以是低引脚数(LPC)总线。在一个实施例中，各种设备可耦合到第二总线1820，这些设备包括例如键盘和/或鼠标1822、通信设备1827以及存储单元1828，该存储单元1828诸如可包括指令/代码和数据1830的盘驱动器或者其他大容量存储设备。此外，音频I/O 1824可以被耦合到第二总线1820。注意，其他架构是可能的。例如，代替图11的点对点架构，系统可以实现多分支总线或其他此类架构。

现在参考图12，示出的是根据实施例的第二更具体的示例性系统1900的框图。图11和图12中的类似元件使用类似的附图标记，并且从图12中省略了图11的某些方面以避免混淆图11的其他方面。

图12图示处理器1870、1880可分别包括集成存储器和I/O控制逻辑(“CL”)1972和1982。因此，CL 1972、1982包括集成存储器控制器单元，并包括I/O控制逻辑。图12图示不仅存储器1832、1834耦合到CL 1972、1982，而且I/O设备1914也耦合到控制逻辑1972、1982。传统I/O设备1915被耦合到芯片组1890。

现在参考图13，示出的是根据实施例的SoC 2000的框图。图13中的类似要素使用类似的附图标记。另外，虚线框是更先进的SoC上的任选的特征。在图13中，(多个)互连单元2002被耦合到：应用处理器2010，其包括一个或多个核的集合1602A-N以及(多个)共享高速缓存单元1606，一个或多个核的集合1602A-N包括高速缓存单元1604A-N；系统代理单元1610；(多个)总线控制器单元1616；(多个)集成存储器控制器单元1614；一个或多个协处理器的集合2020，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元2030；直接存储器访问(DMA)单元2032；以及用于耦合到一个或多个外部显示器的显示单元2040。在一个实施例中，(多个)协处理器2020包括专用处理器，诸如例如，网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器，等等。

本文公开的机制的各实施例可以被实现在硬件、软件、固件或此类实现方式的组合中。实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。

可将程序代码(诸如，图11中图示的代码1830)应用于输入指令，以执行本文中描述的功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有处理器的任何系统，该处理器诸如例如，数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器。

程序代码可以用高级的面向过程的编程语言或面向对象的编程语言来实现，以便与处理系统通信。如果需要，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定的编程语言的范围。在任何情况下，该语言可以是编译语言或解释语言。

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，该指令表示处理器中的各种逻辑，该指令在被机器读取时使得该机器制造用于执行本文中所述的技术的逻辑。被称为“IP核”的此类表示可以被存储在有形的机器可读介质上，并可被供应给各个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。

此类机器可读存储介质可以包括但不限于通过机器或设备制造或形成的制品的非暂态、有形布置，其包括存储介质，诸如硬盘；任何其他类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、可重写紧致盘(CD-RW)以及磁光盘；半导体器件，诸如，只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其他类型的介质。

因此，实施例还包括非暂态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。

仿真(包括二进制变换、代码变形等)

在一些情况下，指令转换器可用于将指令从源指令集转换至目标指令集。例如，指令转换器可以将指令变换(例如，使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其他方式转换成要由核处理的一条或多条其他指令。指令转换器可以用软件、硬件、固件、或其组合来实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。

图14是根据实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所图示的实施例中，指令转换器是软件指令转换器，但替代地，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图14示出可使用x86编译器2104来编译高级语言2102形式的程序，以生成可由具有至少一个x86指令集核的处理器2116原生执行的x86二进制代码2106。具有至少一个x86指令集核的处理器2116表示可通过兼容地执行或以其他方式处理以下各项来执行与具有至少一个x86指令集核的英特尔处理器基本相同的功能的任何处理器：1)英特尔x86指令集核的指令集的实质部分，或2)目标为在具有至少一个x86指令集核的英特尔处理器上运行以便取得与具有至少一个x86指令集核的英特尔处理器基本相同的结果的应用或其他软件的目标代码版本。x86编译器2104表示可操作用于生成x86二进制代码2106(例如，目标代码)的编译器，该二进制代码可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器2116上执行。类似地，图14示出可以使用替代的指令集编译器2108来编译高级语言2102形式的程序，以生成可以由不具有至少一个x86指令集核的处理器2114(例如，具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代的指令集二进制代码2110。指令转换器2112用于将x86二进制代码2106转换成可以由不具有x86指令集核的处理器2114原生执行的代码。该转换后的代码不大可能与替代的指令集二进制代码2110相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作，并且由来自替代指令集的指令构成。因此，指令转换器2112通过仿真、模拟或任何其他过程来表示允许不具有x86指令集处理器或核的处理器或其他电子设备执行x86二进制代码2106的软件、固件、硬件或其组合。

示例

在实施例中，一种装置，包括：推测脆弱性缓解硬件，用于实现多个推测脆弱性缓解机制中的一个或多个推测脆弱性缓解机制；以及推测脆弱性检测硬件，用于检测对推测性执行攻击的脆弱性并且用于向软件提供对推测性执行攻击脆弱性的指示。

任何此类实施例可以包括以下方面中的任一项。检测基于指示推测性执行攻击的状况。指示包括预测。指示包括预测的置信度级别。指示包括推测性执行攻击的类别。装置包括：一个或多个寄存器，用于将指示提供至软件。多个推测脆弱性缓解机制中的一个或多个推测脆弱性缓解机制中的至少一个推测脆弱性缓解机制可由软件配置。装置包括：一个或多个寄存器，用于为软件提供配置多个推测脆弱性缓解机制中的一个或多个推测脆弱性缓解机制中的至少一个推测脆弱性缓解机制。一个或多个寄存器中的至少一个寄存器用于存储权重向量，该权重向量包括多个元素，每个元素用于指示多个权重中的要应用于多个推测脆弱性缓解机制中的对应的一个推测脆弱性缓解机制的一个权重。装置包括：指令解码器，用于对一条或多条指令解码，这一条或多条指令用于配置多个推测脆弱性缓解机制中的一个或多个推测脆弱性缓解机制中的至少一个推测脆弱性缓解机制。多个推测脆弱性缓解机制包括受限制的推测性执行模式。

在实施例中，一种方法包括：由处理器中的推测脆弱性检测硬件检测处理器对推测性执行攻击的脆弱性；向软件提供对推测性执行攻击脆弱性的指示；以及由处理器中的推测脆弱性缓解硬件实现多个推测脆弱性缓解机制中的一个或多个推测脆弱性缓解机制。

任何此类实施例可以包括以下方面中的任一项。多个推测脆弱性缓解机制中的一个或多个推测脆弱性缓解机制中的至少一个推测脆弱性缓解机制被默认地预配置。方法包括：从软件接收配置信息以重新配置多个推测脆弱性缓解机制中的一个或多个推测脆弱性缓解机制中的至少一个推测脆弱性缓解机制。接收配置信息包括：执行一条或多条指令以重新配置多个推测脆弱性缓解机制中的一个或多个推测脆弱性缓解机制中的至少一个推测脆弱性缓解机制。执行一条或多条指令包括：将配置信息加载到一个或多个寄存器中。一个或多个寄存器中的至少一个寄存器用于存储权重向量，该权重向量包括多个元素，每个元素用于指示多个权重中的要应用于多个推测脆弱性缓解机制中的对应的一个推测脆弱性缓解机制的一个权重。方法包括：基于权重向量动态地重新配置多个推测脆弱性缓解机制中的对应的一个推测脆弱性缓解机制。

在实施例中，一种系统包括：存储器控制器，用于将处理器核耦合至存储器；以及处理器核，用于执行要由存储器控制器从存储器中的应用软件取出的指令，处理器核包括：推测脆弱性缓解硬件，用于实现多个推测脆弱性缓解机制中的一个或多个推测脆弱性缓解机制；以及推测脆弱性检测硬件，用于结合指令的执行来检测对推测性执行攻击的脆弱性并且用于向系统软件提供对推测性执行攻击脆弱性的指示。

任何此类实施例可以包括以下方面中的任一项。系统软件用于响应于指示并且基于推测脆弱性缓解策略来配置推测脆弱性缓解硬件。

在实施例中，一种装置包括：解码电路，用于对单条指令解码，该单条指令用于缓解对推测性执行攻击的脆弱性；以及执行电路，耦合至解码电路，执行电路用于响应于单条指令而被强化。

任何此类实施例可以包括以下方面中的任一项。单条指令用于指示要被强化的执行电路的一个或多个微架构结构。单条指令用于指示一个或多个状况，在该一个或多个状况下执行电路要被强化。单条指令用于指示要被阻止的一个或多个微架构改变。单条指令用于指示强化模式向量，该强化模式向量包括多个字段，每个字段对应于多个强化机制中的一个强化机制。装置包括：强化模式寄存器，用于存储强化模式向量，该强化模式向量包括多个字段，每个字段对应于多个强化机制中的一个强化机制。单条指令用于指示一个或多个前端结构要被强化。单条指令用于指示执行电路的一个或多个后端结构要被强化。单条指令用于指示执行电路的一个或多个存储器结构要被强化。单条指令用于指示执行电路的一个或多个分支预测结构要被强化。单条指令用于指示对高速缓存、缓冲器或寄存器的改变要被阻止。单条指令用于指示对分支预测状态的改变要被阻止。

在实施例中，一种方法包括：由处理器对单条指令的第一调用解码，单条指令的第一调用用于缓解对推测性执行攻击的脆弱性；以及响应于单条指令的第一调用，强化处理器中的一个或多个微架构结构。

任何此类实施例可以包括以下方面中的任一项。单条指令用于指示一个或多个状况，在该一个或多个状况下微架构结构中的一个或多个微架构结构要被强化。单条指令用于指示要被阻止的一个或多个微架构改变。单条指令用于指示强化模式向量，该强化模式向量包括多个字段，每个字段对应于多个强化机制中的一个强化机制。强化包括阻止对高速缓存、缓冲器或寄存器的改变。方法包括：由处理器对单条指令的第二调用解码；以及响应于单条指令的第二调用，放松对一个或多个微架构结构的强化。

在实施例中，一种非暂态机器可读介质存储多条指令，多条指令包括单条指令，该单条指令当由机器执行时使机器执行方法，该方法包括：存储由单条指令指示的强化模式向量，该强化模式向量包括多个字段，每个字段对应于多个强化机制中的一个强化机制；以及基于强化模式向量来强化机器中的一个或多个微架构结构。

任何此类实施例可以包括以下方面中的任一项。方法包括：阻止对高速缓存、缓冲器或寄存器的改变。

在实施例中，一种装置包括：解码电路，用于对加载强化指令解码，该加载强化指令用于缓解对推测性执行攻击的脆弱性；以及加载电路，耦合至解码电路，加载电路用于响应于加载强化指令而被强化。

任何此类实施例可以包括以下方面中的任一项。加载电路用于被强化以阻止加载操作被执行。加载电路用于被强化以阻止加载操作留下基于要由加载操作加载的数据的侧信道。加载电路用于被强化以阻止从属指令的执行，其中，从属指令依赖于要由加载操作加载的数据。加载电路用于被强化以阻止从属指令的执行留下侧信道，其中，从属指令依赖于要由加载操作加载的数据。加载电路用于被强化以阻止针对要由加载操作加载的数据的、对高速缓存行的分配。对加载电路的强化用于响应于推测性加载指令的引退而被放松。对加载电路的强化用于响应于推测性加载操作变成非推测性的而被放松。对加载电路的强化用于响应于推测性加载操作基于分支条件的解析变成非推测性的而被放松。对加载电路的强化用于响应于推测性加载操作基于分支指令的引退变成非推测性的而被放松。加载电路用于被强化以阻止加载操作绕过存储操作。加载电路用于被强化以阻止推测性数据被加载。加载电路用于被强化以阻止推测性存储绕过。加载电路用于被强化以阻止加载等待时间依赖于要被加载的数据。

在实施例中，一种方法包括：由处理器对加载强化指令解码，该加载强化指令用于缓解对推测性执行攻击的脆弱性；以及响应于加载强化指令来强化处理器中的加载电路。

任何此类实施例可以包括以下方面中的任一项。强化加载电路包括阻止加载操作被执行。方法包括：对加载指令解码；响应于加载指令而执行第一操作；响应于加载操作而阻止第二操作，其中，阻止第二操作阻止加载指令留下侧信道。方法包括：对加载指令解码；以及响应于加载指令的引退而放松对加载电路的强化。

在实施例中，一种非暂态机器可读介质存储多条指令，多条指令包括加载强化指令和加载指令，其中，由机器执行多条指令使得机器执行方法，该方法包括：响应于加载强化指令而强化机器中的加载电路；响应于加载指令而推测性地执行经强化的加载操作；以及引退加载指令；以及响应于引退加载指令而放松对加载电路的强化。

任何此类实施例可以包括以下方面中的任一项。多条指令包括从属指令，从属指令依赖于要由加载指令加载的数据，并且强化加载电路包括阻止从属指令的执行。

在实施例中，一种装置包括：解码电路，用于对存储强化指令解码，该存储强化指令用于缓解对推测性执行攻击的脆弱性；以及存储电路，耦合至解码电路，存储电路用于响应于存储强化指令而被强化。

任何此类实施例可以包括以下方面中的任一项。存储电路用于被强化以阻止存储操作被执行。存储电路用于被强化以阻止存储操作留下基于要由存储操作存储的数据的侧信道。存储电路用于被强化以阻止从属指令的执行，其中，从属指令依赖于要由存储操作存储的数据。存储电路用于被强化以阻止从属指令的执行留下侧信道，其中，从属指令依赖于来自存储操作的存储到加载转发数据。存储电路用于被强化以阻止针对要由存储操作存储的数据的、对高速缓存行的分配。对存储电路的强化用于响应于存储指令的引退而被放松。对存储电路的强化用于响应于存储操作变成非推测性的而被放松。对存储电路的强化用于响应于存储操作基于分支条件的解析变成非推测性的而被放松。对存储电路的强化用于响应于存储操作基于分支指令的引退变成非推测性的而被放松。存储电路用于被强化以阻止加载操作绕过存储操作。存储电路用于被强化以阻止推测性数据被存储。存储电路用于被强化以阻止推测性存储绕过。存储电路用于被强化以阻止存储等待时间依赖于要被存储的数据。

在实施例中，一种方法包括：由处理器对存储强化指令解码，该存储强化指令用于缓解对推测性执行攻击的脆弱性；以及响应于存储强化指令来强化处理器中的存储电路。

任何此类实施例可以包括以下方面中的任一项。强化存储电路包括阻止存储操作被执行。方法包括：对存储指令解码；响应于存储指令而执行第一操作；响应于存储操作而阻止第二操作，其中，阻止第二操作阻止存储指令留下侧信道。方法包括：对存储指令解码；以及响应于存储指令的引退而放松对存储电路的强化。

在实施例中，一种非暂态机器可读介质存储多条指令，多条指令包括存储强化指令和存储指令，其中，由机器执行多条指令使得机器执行方法，该方法包括：响应于存储强化指令而强化机器中的存储电路；响应于存储指令而推测性地执行经强化的存储操作；引退存储指令；以及响应于引退存储指令而放松对存储电路的强化。

任何此类实施例可以包括以下方面中的任一项。多条指令包括从属指令，从属指令依赖于要由存储指令存储的数据，并且强化存储电路包括阻止从属指令的执行。

在实施例中，一种装置包括：解码电路，用于对分支强化指令解码，该分支强化指令用于缓解对推测性执行攻击的脆弱性；以及分支电路，耦合至解码电路，分支电路用于响应于分支强化指令而被强化。

任何此类实施例可以包括以下方面中的任一项。分支电路用于被强化以阻止推测性分支被采用。分支电路用于被强化以阻止分支预测。分支电路用于被强化以将分支误预测至安全位置。分支电路用于被强化以在分支的影子中强化加载操作。分支电路用于被强化以延迟分支。分支用于被延迟直到分支条件被解析。分支用于被延迟直到对应的分支指令被引退。分支用于被延迟直到分支终止指令被接收。分支用于被延迟直到已知分支是安全的。

在实施例中，一种方法包括：由处理器对分支强化指令解码，该分支强化指令用于缓解对推测性执行攻击的脆弱性；以及响应于分支强化指令来强化处理器中的分支电路。

任何此类实施例可以包括以下方面中的任一项。强化分支电路包括阻止推测性分支被采用。强化分支电路包括阻止分支预测。强化分支电路包括将分支误预测至安全位置。在分支的影子中强化加载操作。强化分支电路包括延迟分支。分支被延迟直到分支条件被解析。分支被延迟直到对应的分支指令被引退。

在实施例中，一种非暂态机器可读介质存储多条指令，多条指令包括分支强化指令和分支指令，其中，由机器执行多条指令使得机器执行方法，该方法包括：响应于分支强化指令而强化机器中的分支电路；响应于分支指令而延迟要被采用的分支；引退分支指令；以及响应于引退分支指令而放松对分支电路的强化。

任何此类实施例可以包括以下方面中的任一项。多条指令包括分支条件解析指令，该分支条件解析指令用于解析分支条件，并且延迟分支继续直到分支条件被解析。

在实施例中，一种装置包括：解码电路，用于对寄存器强化指令解码，该寄存器强化指令用于缓解对推测性执行攻击的脆弱性；以及执行电路，耦合至解码电路，执行电路用于响应于寄存器强化指令而被强化。

任何此类实施例可以包括以下方面中的任一项。执行电路用于被强化以对寄存器设置栅栏。执行电路用于被强化以阻止用于加载寄存器的指令的推测性执行。执行电路用于被强化以阻止用于使用寄存器的内容的指令的推测性执行。执行电路用于被强化以阻止推测性操作使用寄存器的内容。执行电路用于被强化以阻止从寄存器到从属操作的数据转发。执行电路用于被强化以阻止使用寄存器的内容留下侧信道的指令的执行。执行电路用于被强化以阻止基于使用寄存器的内容的指令的执行的对高速缓存行的分配。对执行电路的强化用于响应于用于加载寄存器的指令的引退而被放松。对执行电路的强化用于响应于用于使用寄存器的内容的指令的引退而被放松。对执行电路的强化用于响应于寄存器加载操作变成非推测性的而被放松。对执行电路的强化用于响应于用于使用寄存器的内容的操作变成非推测性的而被放松。对执行电路的强化用于响应于分支条件的解析而被放松。对执行电路的强化用于响应于栅栏条件的解析而被放松。执行电路用于被强化以阻止操作的等待时间依赖于存储在寄存器中的数据。

在实施例中，一种方法包括：由处理器对寄存器强化指令解码，该寄存器强化指令用于缓解对推测性执行攻击的脆弱性；以及响应于寄存器强化指令来强化处理器中的执行电路。

任何此类实施例可以包括以下方面中的任一项。强化执行电路包括对寄存器设置栅栏。强化执行电路包括阻止推测性操作使用寄存器的内容。

在实施例中，一种非暂态机器可读介质存储多条指令，多条指令包括第一指令和第二指令，其中，由机器执行多条指令使得机器执行方法，该方法包括：响应于第一指令来强化机器中的执行电路以缓解对推测性执行攻击的脆弱性；阻止响应于第二指令要被执行的推测性操作使用寄存器的内容。

任何此类实施例可以包括以下方面中的任一项。方法包括：响应于推测性操作变成非推测性的而放松强化。

在实施例中，一种装置包括：推测脆弱性检测硬件，用于检测对推测性执行攻击的脆弱性，并且用于结合对推测性执行攻击的脆弱性的检测而提供来自第一操作的数据是被污染的指示；执行硬件，用于在第二操作要被非推测性地执行的情况下使用数据执行第二操作，并且用于在第二操作要被推测性地执行并且数据是被污染的情况下阻止第二操作的执行。

任何此类实施例可以包括以下方面中的任一项。执行硬件还用于在数据是未被污染的情况下执行第二操作。推测脆弱性检测硬件用于将数据标记为被污染的。推测脆弱性检测硬件用于将数据标记为要被跟踪的。指示用于被提供至软件。装置用于响应于来自软件的请求将数据标记为被污染的。装置还包括：指令解码器，用于对指令解码以将数据标记为被污染的。数据用于通过向数据添加位而被跟踪。装置包括：跟踪硬件，用于维护被污染的数据被存储的位置的列表。第二操作是加载操作，并且数据用于被用作加载操作的地址。

在实施例中，一种方法包括：由推测脆弱性检测硬件检测对推测性执行攻击的脆弱性；结合对推测性执行攻击的脆弱性的检测而提供来自第一操作的数据是被污染的指示；以及在第二操作要被推测性地执行并且数据是被污染的情况下，阻止使用数据的第二操作的执行。

此类实施例中的任一者可以包括以下方面中的任一项。方法包括：在第二操作要被非推测性地执行或数据是未被污染的情况下，执行第二操作。方法包括：将数据标记为被污染的。方法包括：将数据标记为要被跟踪的。指示被提供至软件。方法包括：响应于来自软件的请求将数据标记为被污染的。方法包括：对指令解码以将数据标记为被污染的。第二操作是加载操作，并且数据用于被用作加载操作的地址。

在实施例中，一种系统包括：存储器控制器，用于将处理器核耦合至存储器；处理器核，用于执行要由存储器控制器从存储器中的应用软件取出的指令，处理器核包括：推测脆弱性检测硬件，用于检测对推测性执行攻击的脆弱性，并且用于结合在指令的执行期间对推测性执行攻击的脆弱性的检测而提供来自第一操作的数据是被污染的指示；以及执行硬件，用于在第二操作要被非推测性地执行的情况下使用数据执行第二操作，并且用于在第二操作要被推测性地执行并且数据是被污染的情况下阻止第二操作的执行。

此类实施例中的任一者可以包括以下方面中的任一项。指示用于被提供至存储器中的系统软件，并且处理器核用于响应于来自系统软件的请求将数据标记为被污染的。

在实施例中，一种装置包括：混合密钥生成器，以及存储器保护硬件。混合密钥生成器用于基于公钥和多个进程标识符生成混合密钥。进程标识符中的每一个进程标识符对应于存储器中的一个或多个存储器空间。存储器保护硬件用于使用第一混合密钥来保护存储器空间。

任何此类实施例可以包括以下方面中的任一项。第一公钥用于被从第一网站获得。第一公钥用于被从第一网站的第一证书获得。第一多个进程标识符中的至少一个进程标识符用于标识第一web浏览器进程，其中，第一网站可通过第一web浏览器进程来访问。第一多个进程标识符中的每一个进程标识符用于标识多个web浏览器进程中的一个web浏览器进程，其中，第一网站可通过多个web浏览器进程中的所有web浏览器进程来访问。第一多个存储器空间中的至少一个存储器空间可通过第一存储器访问结构来访问，第一存储器访问结构用于基于第一混合密钥来控制访问。由存储器保护硬件对第一混合密钥的使用用于包括：将第一混合密钥与第一多个存储器访问结构中的每一个存储器访问结构相关联。由存储器保护硬件对第一混合密钥的使用用于包括：允许来自包括第一web浏览器进程的第一多个进程的对第一多个存储器空间的访问，并且阻止来自第二进程的对第一多个存储器空间的访问。第二进程是用于访问第二网站的第二web浏览器进程。存储器保护硬件还用于使用第二混合密钥来保护与第二web浏览器进程对应的第二存储器空间。第二存储器空间可通过第二存储器访问结构来访问，第二存储器访问结构用于基于第二混合密钥来控制访问。由存储器保护硬件对第一多个存储器空间和第二存储器空间的保护用于包括：将第二混合密钥与第二存储器访问结构相关联。混合密钥生成器还用于基于第二公钥和第二多个进程标识符生成第二密钥，第二多个进程标识符中的每一个进程标识符对应于包括第二存储器空间的第二多个存储器空间中的一个存储器空间。第二公钥用于被从第二网站获得。第一多个进程标识符中的第一进程标识符用于标识用于将web内容存储在第一多个存储器空间中的对应的一个存储器空间中的进程。web内容用于包括及时代码、经编译的代码、以及web应用内容中的一个或多个。

在实施例中，一种方法包括：基于第一公钥和第一多个进程标识符生成第一混合密钥，第一多个进程标识符中的每一个进程标识符对应于存储器中的第一多个存储器空间中的一个或多个存储器空间；以及使用第一混合密钥来控制对第一多个存储器空间的访问。

任何此类实施例可以包括以下方面中的任一项。方法包括：从第一网站接收第一公钥。方法包括：将第一混合密钥与第一多个存储器访问结构中的每一个存储器访问结构相关联，第一多个存储器访问结构中的每一个存储器访问结构用于控制对第一多个存储器空间中的对应的一个存储器空间的访问。使用第一混合密钥来控制对第一多个存储器空间的访问包括：允许来自第一多个web浏览器进程的对第一多个存储器空间的访问，并且阻止来自第二进程的对第一多个存储器空间的访问。

在实施例中，一种装置包括：一个或多个处理器核，用于执行代码；以及存储器访问电路，用于结合代码的执行来访问存储器；其中，一个或多个处理器核中的一个或多个处理器核还用于生成代码的存储器访问拓扑图以确定代码的第一可攻击面；以及基于存储器访问拓扑图来重构代码以生成经重构的代码，经重构的代码用于具有小于第一可攻击面的第二可攻击面。

任何此类实施例可以包括以下方面中的任一项。存储器访问拓扑图用于揭示代码的组分之间的交互。对代码的重构用于包括：将第一组分变换为至少第二组分和第三组分。第一组分可由第四组分和第五组分访问，第二组分可由第四组分访问并且不可由第五组分访问，并且第三组分可由第五组分访问并且不可由第四组分访问。第二组分是对第一组分的专门化。第二组分是第一组分的克隆。对第一组分的访问包括对第一数据结构和第二数据结构的访问。第一组分包括第一函数和第二函数，其中，第一数据结构可通过第一函数和第二函数来访问，并且第二数据结构可通过第一函数和第二函数来访问。存储器访问拓扑图用于揭示：第四组分的执行访问第一数据结构并且不访问第二数据结构，并且第五组分的执行访问第二数据结构并且不访问第一数据结构。对代码的重构用于：将第一函数变换为提供对第一数据结构的访问并且不提供对第二数据结构的访问，并且将第二函数变换为提供对第二数据结构的访问并且不提供对第一数据结构的访问。对第二组分的访问包括对第一数据结构的访问并且不包括对第二数据结构的访问；并且对第三组分的访问包括对第二数据结构的访问并且不包括对第一数据结构的访问。第二组分包括第一函数并且不包括第二函数，并且第三组分包括第二函数并且不包括第一函数。

在实施例中，一种方法包括：由处理器执行代码；由处理器响应于代码的执行而生成代码的存储器访问拓扑图；以及由处理器基于存储器访问拓扑图来重构代码以减小代码的攻击面。

任何此类实施例可以包括以下方面中的任一项。存储器访问拓扑图用于揭示代码的组分之间的交互。重构用于通过将第一组分变换为至少第二组分和第三组分来减小攻击面。执行代码包括由第四组分和由第五组分访问第一组分，并且重构包括使第二组分仅可由第四组分访问并且使第三组分仅可由第五组分访问。访问第一组分包括访问第一数据结构和第二数据结构。第一组分包括第一函数和第二函数，其中，第一数据结构可通过第一函数和第二函数来访问，并且第二数据结构可通过第一函数和第二函数来访问。存储器访问拓扑图用于揭示：第四组分的执行访问第一数据结构并且不访问第二数据结构，并且第五组分的执行访问第二数据结构并且不访问第一数据结构。重构用于包括：将第一函数变换为提供对第一数据结构的访问并且不提供对第二数据结构的访问，并且将第二函数变换为提供对第二数据结构的访问并且不提供对第一数据结构的访问。

一种设备可以包括用于执行本文所公开的任何功能的装置。在实施例中，一种装置可以包括数据存储设备，该数据存储设备存储代码，该代码当由硬件处理器执行时使该硬件处理器执行本文所公开的任何方法。装置可如在具体实施方式中所描述。方法可如在具体实施方式中所描述。在实施例中，一种非暂态机器可读介质可以存储代码，该代码在由机器执行时使该机器执行包括本文所公开的任何方法的方法。

方法实施例可以包括本说明书中描述的任何细节、特征等或细节、特征等的组合。

尽管已经通过若干实施例来描述本发明，但是本领域技术人员将认识到，本发明不限于所描述的实施例，并且本发明可在所附权利要求书的精神和范围内作出修改和更改来实践。描述因此被视为是说明性的而不是限制性的。

Claims (20)

1.一种用于动态地缓解推测脆弱性的装置，包括：

解码电路，用于对分支强化指令解码，所述分支强化指令用于缓解对推测性执行攻击的脆弱性；以及

分支电路，耦合至所述解码电路，所述分支电路用于响应于所述分支强化指令而被强化。

2.如权利要求1所述的装置，其中，所述分支电路用于被强化以阻止推测性分支被采用。

3.如权利要求1所述的装置，其中，所述分支电路用于被强化以阻止分支预测。

4.如权利要求1所述的装置，其中，所述分支电路用于被强化以将分支误预测至安全位置。

5.如权利要求1所述的装置，其中，所述分支电路用于被强化以在分支的影子中强化加载操作。

6.如权利要求1所述的装置，其中，所述分支电路用于被强化以延迟分支。

7.如权利要求6所述的装置，其中，所述分支用于被延迟直到分支条件被解析。

8.如权利要求6所述的装置，其中，所述分支用于被延迟直到对应的分支指令被引退。

9.如权利要求6所述的装置，其中，所述分支用于被延迟直到分支终止指令被接收。

10.如权利要求6所述的装置，其中，所述分支用于被延迟直到已知所述分支是安全的。

11.一种用于动态地缓解推测脆弱性的方法，包括：

由处理器对分支强化指令解码，所述分支强化指令用于缓解对推测性执行攻击的脆弱性；以及

响应于所述分支强化指令来强化所述处理器中的分支电路。

12.如权利要求11所述的方法，其中，强化所述分支电路包括阻止推测性分支被采用。

13.如权利要求11所述的方法，其中，强化所述分支电路包括阻止分支预测。

14.如权利要求11所述的方法，其中，强化所述分支电路包括将分支误预测至安全位置。

15.如权利要求11所述的方法，其中，强化所述分支电路包括在分支的影子中强化加载操作。

16.如权利要求11所述的方法，其中，强化所述分支电路包括延迟分支。

17.如权利要求16所述的方法，其中，所述分支被延迟直到分支条件被解析。

18.如权利要求16所述的方法，其中，所述分支被延迟直到对应的分支指令被引退。

19.一种存储多条指令的非暂态机器可读介质，所述多条指令包括分支强化指令和分支指令，其中，由机器执行所述多条指令使得所述机器执行用于动态地缓解推测脆弱性的方法，所述方法包括：

响应于所述分支强化指令而强化所述机器中的分支电路；

响应于所述分支指令而延迟要被采用的分支；

引退所述分支指令；以及

响应于引退所述分支指令而放松对所述分支电路的强化。

20.如权利要求19所述的非暂态机器可读介质，其中，所述多条指令包括分支条件解析指令，所述分支条件解析指令用于解析分支条件，并且延迟所述分支继续直到所述分支条件被解析。

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