CN114675884A - 用于优化在部分宽度处理器上的跨通道紧缩数据指令实现方式的方法、系统和装置 - Google Patents

Abstract

描述了关于用于利用最小数量的微操作在部分(例如，半)宽度处理器上实现跨通道紧缩数据指令的电路的系统、方法和装置。在一个实施例中，硬件处理器核包括：解码器电路，用于将单条紧缩数据指令解码为仅第一微操作和第二微操作；紧缩数据执行电路，用于执行第一微操作和第二微操作；以及预留站电路，耦合在解码器电路与紧缩数据执行电路之间，预留站电路包括用于第一微操作的第一预留站条目和用于第二微操作的第二预留站条目，第一预留站条目用于存储指示三个或更多个输入源和第一目的地的第一组字段，第二预留站条目用于存储指示三个或更多个输入源和第二目的地的第二组字段。

Description

用于优化在部分宽度处理器上的跨通道紧缩数据指令实现方 式的方法、系统和装置

技术领域

本公开总体上关于电子学，并且更具体地，本公开的实施例关于用于利用最小数量的微操作在部分(例如，半)宽度处理器上实现跨通道紧缩数据指令的电路。

背景技术

处理器或处理器集合执行来自指令集(例如，指令集架构(ISA))的指令。指令集是计算机架构的关于编程的部分，并且一般包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处置以及外部输入和输出(I/O)。应当注意，术语指令在本文中可指宏指令或指微指令，宏指令例如，提供给处理器以供执行的指令，微指令例如，由处理器的解码器对宏指令进行解码得到的指令。

附图说明

在所附附图中以示例方式而非限制方式图示本公开，在附图中，类似的附图标记指示类似的要素，其中：

图1图示根据本公开的实施例的具有用于处理跨通道紧缩数据指令的电路的处理器核。

图2图示根据本公开的实施例的由处理器核流水线对跨通道紧缩数据指令的处理，该处理包括将跨通道紧缩数据指令解码为第一微操作和第二微操作。

图3图示根据本公开的实施例的用于跨通道紧缩数据指令的第二微操作的执行流水线。

图4图示根据本公开的实施例的用于处理跨通道紧缩数据指令的电路。

图5是图示根据本公开的实施例的用于处理跨通道紧缩数据指令的操作的流程图。

图6A是图示根据本公开的实施例的通用向量友好指令格式及其A类指令模板的框图。

图6B是图示根据本公开的实施例的通用向量友好指令格式及其B类指令模板的框图。

图7A是图示根据本公开的实施例的用于图6A和图6B中的通用向量友好指令格式的字段的框图。

图7B是图示根据本公开的一个实施例的构成完整操作码字段的图7A中的专用向量友好指令格式的字段的框图。

图7C是图示根据本公开的一个实施例的构成寄存储器索引字段的图7A中的专用向量友好指令格式的字段的框图。

图7D是图示根据本公开的一个实施例的构成扩充操作字段650的图7A中的专用向量友好指令格式的字段的框图。

图8是根据本公开的一个实施例的寄存器架构的框图。

图9A是图示根据本公开的实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线两者的框图。

图9B是图示根据本公开的实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核两者的框图。

图10A是根据本公开的实施例的单个处理器核以及其到管芯上互连网络的连接以及它的第2级(L2)高速缓存的本地子集的框图。

图10B是根据本公开的实施例的图10A中的处理器核的部分的展开图。

图11是根据本公开的实施例的可具有多于一个的核、可具有集成存储器控制器、并且可具有集成图形器件的处理器的框图。

图12是根据本公开的一个实施例的系统的框图。

图13是根据本公开的实施例的更具体的示例性系统的框图。

图14示出的是根据本公开的实施例的第二更具体的示例性系统的框图。

图15示出的是根据本公开的实施例的芯片上系统(SoC)的框图。

图16是根据本公开的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。

具体实施方式

在下列描述中，阐述了众多具体细节。然而，应当理解，可在没有这些具体细节的情况下实施本公开的实施例。在其他实例中，未详细示出公知的电路、结构和技术，以免使对本描述的理解模糊。

说明书中对“一个实施例”、“实施例”、“示例实施例”等的引用指示所描述的实施例可包括特定的特征、结构或特性，但是每个实施例可以不一定包括该特定的特征、结构或特性。而且，此类短语不一定是指同一实施例。此外，当结合实施例描述特定的特征、结构或特性时，认为结合无论是否被明确描述的其他实施例而影响此类特征、结构或特性是在本领域技术人员的知识范围之内的。

(例如，具有一个或多个核的)(例如，硬件)处理器可执行(例如，用户级)指令(例如，指令线程)以对数据进行操作，从而例如执行算术、逻辑或其他功能。例如，软件可以包括提供给处理器(例如，其一个或多个核)的多条指令(例如，宏指令)，该处理器随后执行(例如，解码和执行)多条指令以执行相应的操作。在某些实施例中，处理器包括电路(例如，一个或多个解码器电路)，以将指令转换(例如，解码)成一个或多个微操作(μop或微操作)，例如，其中这些微操作直接由硬件(例如，由执行电路)执行。与指令(例如，宏指令)对应的一个或多个微操作可以称为用于该指令的微代码流。微操作可以称为微指令，例如，由处理器对宏指令进行解码得到的微指令。在一个实施例中，指令是指令集架构(ISA)的64位和/或32位指令。在一个实施例中，指令是

指令集架构(ISA)的(例如，64位和/或32位)指令。在某些实施例中，将指令转换成一个或多个微操作与处理器的流水线的指令取出和/或解码部分相关联。

某些处理器支持具有一条或多条紧缩数据指令的ISA，例如，这些指令被称为单指令多数据(SIMD)指令或指令的向量(例如，对各自具有多个数据元素的一个或多个向量进行操作)，例如，如由它们的操作码所指示。然而，处理器可能不能支持由ISA支持的完整宽度的紧缩数据(例如，向量)。ISA可以包括具有紧缩数据(例如，向量)的输入/输出操作数的指令，这些操作数具有以下宽度：(i)比其(例如，紧缩数据)执行电路的数据宽度更宽，和/或(ii)比去往和/或来自处理器中的组件的数据通道(例如，线的集合)的宽度更宽。在一个实施例中，紧缩数据指令的格式指示要处理的紧缩数据的宽度(例如，向量宽度)(例如，其(多个)操作数的宽度)，但是期望在具有较窄宽度的处理器(例如，处理器核)上实现该指令。例如，可能期望在具有较窄的物理资源(例如，具有较窄的原生物理寄存器、数据路径等)的(例如，部分宽度)处理器上实现256位宽的指令、或此类指令的集合、和/或512位宽的指令、或此类指令的集合(例如，256位宽的英特尔AVX2指令集和/或512位宽的AVX512指令集)。因此，此类实现方式可能要求优化的实现方式来实现最佳性能。当前示例包括在128位宽的处理器(例如，核)上实现256位宽的指令集(例如，扩展)(例如，AVX2)或者在256位宽或128位宽的处理器(例如，核)上实现512位宽的指令集(例如，扩展)(例如，AVX512)。这些是示例，并且应当理解其他数量是可能的，例如，在具有较窄物理资源的处理器上实现1024位宽的指令。

本文中的实施例允许在具有较窄(例如，数据路径)宽度(例如，1/2宽度、1/4宽度等)的处理器上处理来自任何ISA(例如，x86、ARM、RISC-V等)的跨通道紧缩数据指令。

示例紧缩数据指令(具有助记符INST)可以被写为：

INST MM0,MM1,MM2

其中，MM0是第一源寄存器，其也是目的地寄存器，MM1是第二源寄存器，并且MM2是第三源寄存器，例如，其中寄存器是256位宽(例如，YMM)或512位宽(例如，ZMM)。

在某些实施例中，紧缩数据指令可以被宽泛地分成两个类别，非跨通道指令和跨通道指令，例如，非跨通道指令(例如，加法紧缩双精度浮点值(ADDPD)指令)，其根据输入向量的对应元素(例如，逐向量(或通道)地)计算结果向量的每个单独元素。在某些实施例中，单条非跨通道指令的每个结果(例如，对于向量中的给定元素索引)仅依赖于源中的对应元素(或对应通道)，使得单条非跨通道指令可以被分解为具有原生机器宽度的独立的多源(例如，两个、三个等)微操作(例如，微微操作)以供执行，并且因此与机器宽度很好地按比例缩放。

然而，在某些实施例中，跨通道紧缩数据(例如，向量)指令使用属于其他(多个)元素(或(多个)通道)的输入向量的一些元素或全部元素来计算其结果的元素，例如，使得跨通道紧缩数据指令不能被分解为具有原生机器宽度的独立的微操作以供执行。示例跨通道紧缩数据指令可以包括以下各项中的一个或多个：密码(例如，安全散列算法(SHA)，诸如但不限于SHA-256或SHA-512)、置换、混洗、转换、广播、压缩、或插入指令。

在某些实施例中，对跨通道紧缩数据指令的每个结果的计算需要读取多于三个(例如，经重命名的)自然地对预留站可用的原生宽度源。例如，第一指令执行置换操作(例如，VPERM2I128 ymm0,ymm1,ymm2,imm8)以使用来自立即数(例如，imm8)的控制将来自第一输入寄存器(例如，256位宽ymm1)与第二输入寄存器(例如，256位宽ymm2)的数据元素进行置换并且将结果存储在第三寄存器(例如，256位宽ymm0)中，因此需要四次原生宽度读取以读取各自具有比对指令进行处理的处理器(例如，核、执行电路等)的数据路径宽度(例如，128位宽)更宽的宽度(例如，256位宽)的第一和第二输入寄存器两者以计算结果的每个(例如，128位的)部分(例如，元素)。例如，第二跨通道紧缩数据指令对作为输入的三个紧缩数据(例如，向量)寄存器执行密码散列函数的集合的一个或多个轮次(例如，2个轮次)，并且因此需要读取所有(例如，256位宽的)三个寄存器源以计算结果，虽然在某些实施例中，由于仅源寄存器中的一个源寄存器(例如，ymm2)的低半部(例如，128位)被用作源，因此需要五次原生宽度读取以读取各自具有比对指令进行处理的处理器(例如，核、执行电路等)的数据路径宽度(例如，128位宽)更宽的宽度(例如，256位宽)的第一和第二输入寄存器、以及第三输入寄存器的一部分(例如，一半)以计算结果的每个(例如，128位的)部分(例如，元素)。作为另一示例，某些紧缩数据(例如，AVX2)指令生成到256位目的地寄存器的结果，这需要在原生128位机器中要求对128位寄存器的写回。

因此，在某些实施例中，由具有较小原生(例如，128位)宽度的处理器使用四次或更多次(例如，128位的)原生宽度寄存器操作数读取以计算具有较大宽度(例如，256位或512位)的两个或三个输入操作数的跨通道紧缩数据指令的结果(例如，向量)的每个元素。然而，在某些实施例中，对这么多原生宽度源(以及例如(多个)目的地)进行处理在逻辑上将需要三个或更多个微操作的序列以执行许多原生机器宽度操作，例如，这将增加等待时间和复杂度。

本文中的实施例将单条(例如，跨通道)指令分成多个(例如，仅两个)微操作，而无需利用微代码定序器，例如，作为用于此类指令的理想实现方式。例如，其中多个(例如，仅两个)微操作直接由解码器电路生成，而不是由微代码定序器(例如，参见图1中的微代码定序器128)产生。在某些实施例中，由微代码定序器(例如，电路)为指令生成微代码序列遭受进入和退出等待时间损害，例如，并且被建立用于较低带宽以用于性能较不敏感的流。微代码定序器的某些实施例并未解决需要多于三个原生宽度操作数的问题，并且因此跨通道指令将不会高效地分解，并且导致要合并的微操作的长序列并且融合各种中间结果。微代码定序器的某些实施例并未解决对结果的写回需要多个原生宽度微操作的问题。例如，本文中的实施例通过将单条(例如，跨通道)指令分成多个(例如，仅两个)微操作而无需利用微代码定序器来克服这些问题，例如，并且替代地使用本文中讨论的电路和方案。

本文中的实施例利用多个对应的微操作实现单条跨通道指令，而无需修改处理器(例如，核)(例如，预留站)以针对单个微操作监视多于三个输入操作数。在某些实施例中，预留站(例如，电路)仅支持(例如，跟踪它们对于数据更新的准备就绪)三个原生宽度源寄存器，这不足以支持对于某些指令一次处理所有元素所需的所有源数据读取。一个解决方案是使用分开的初始助手微操作，其简单地从所指定的逻辑寄存器读取数据，并且将数据写入未重命名的内部寄存器(例如，在执行电路(例如，执行单元)内部)，其中主执行微操作取决于该被帮助的微操作，使得主执行微操作总是在被帮助的微操作之后执行。例如，使得主微操作可以读取三个常规源操作数(包括来自助手微操作的依赖链的一个操作数)和来自内部寄存器的两个源操作数，使得五个源操作数可用于执行。然而，使用执行电路内的内部未重命名的数据导致其自身的挑战，例如，一旦助手微操作将源复制到执行电路(例如，单元)内的未重命名状态，执行电路就必须阻止其他跨通道助手微操作覆写这些源。在某些状况下，其可能导致跨两条跨通道指令的死锁状况。例如，其中来自更年轻的跨通道指令的助手微操作可能先准备就绪，并且阻止执行电路由更旧的跨通道微操作使用。然而，在某些实施例中，如果来自更年轻的跨通道指令的主执行微操作依赖于更旧的跨通道指令的结果，则该主执行微操作也被阻止。为了解决这一点，在某些实施例中，将额外的微操作并入助手微操作的依赖链以确保在助手微操作能执行之前所有五个源准备就绪，以保证主执行微操作的向前进展。助手微操作和用于阻止活锁的额外的微操作进一步延迟主微操作的执行超过所有源准备就绪的时刻。在某些实施例中，对执行电路的此类阻止影响等待时间和带宽。与实际操作的数量的增加有关的这一点可能导致该序列再次成为要从在微代码定序器中的查找输出的微代码流，从而进一步影响等待时间和带宽。在某些实施例中，对结果的写回需要多个原生宽度微操作。在某些实施例中，需要跟踪器逻辑来跟踪对(多个)未重命名的内部寄存器的使用，以正确地阻止来自其他跨通道指令的助手微操作的执行，并且该跟踪器逻辑在预留站(例如，调度器)中引入单个周期定时路径。例如，本文中的实施例通过以下方式来克服这些问题：利用多个对应的微操作实现单条跨通道指令，而无需修改处理器(例如，核)(例如，其预留站)以针对单个微操作监视多于三个输入操作数，例如，并且替代地使用本文中讨论的电路和方案。

本文中的实施例涉及用于实现例如在半宽度数据路径机器中对(例如，所有)种类的跨通道(例如，AVX2)指令的理想性能的多个(例如，两个)微操作支持的电路。这与支持非跨通道指令所需的理论上最小数量的微操作匹配。作为一个示例，将用于跨通道指令的执行的五个逻辑原生宽度经重命名的操作数称为x1、x2、x3、x4和x5(例如，其中x1-x5中的每一个是128位宽，并且由来自指令的操作数中的256位宽的两个或更多个操作数的数据组成)。在一个实施例中，处理器(例如，解码器电路)用于在来自代码的跨通道紧缩数据指令的输入要被处理时将指令分割为第一微操作和第二微操作。在一个实施例中，第一微操作具有三个源x1、x2和x3，使得处理器(例如，预留站条目)确保这三个源准备好执行。在一个实施例中，第一微操作不进行除了以下操作之外的任何计算：将源中的一个(例如，x1、x2或x3中的一个)、或根据需要的其经修改的版本复制到目的地作为结果，例如，其中第二微操作经由其源中的一个而依赖于第一微操作的结果(例如，x1)。在一个实施例中，第二微操作的另外两个源(例如，x4和x5)对应于其余逻辑原生宽度重命名的源。

在某些实施例中，第二微操作具有两个隐式的源(例如，未被预留站条目跟踪对于第二微操作的准备就绪的源)，这些源在将预留站条目(例如，用于第二微操作)插入预留站中时被填充。在一个实施例中，这些源是来自第一微操作的其余源(例如，x1、x2或x3中的另外两个)的物理地址。在某些实施例中，这些源未被预留站跟踪源准备就绪，这使得这些源是资源不昂贵的，因为这些源不是第二微操作的真实的第四源或第五源。因此，在某些实施例中，第二微操作依赖于第一微操作，并且第二微操作将仅在第一微操作分派之后由预留电路分派，例如，暗示当第二微操作分派时所有5个源准备就绪。

在某些实施例中，双重泵送机制用于在第二微操作的第一泵送期间读取三个源(例如，x4、x5和x1(其中，x1是来自第一微操作的结果))，并且其余两个源(例如，x2和x3(其中，x1是来自第一微操作的结果))在下一周期的第二泵送期间被读取。在某些实施例中，执行所需的数据的所有五个源由此通过两个周期被收集以供作为在较窄位宽度机器上的原子性较宽位宽度(例如，256位)操作来执行。在一个实施例中，第一原生宽度结果广播和对从属操作的唤醒在第一泵送期间发生，并且对原生宽度结果(例如，其高部分)的广播和对从属操作的唤醒在第二泵送期间(例如，一个周期之后)发生。

因此，本文中的实施例实现用于跨通道微操作的理论上最小的两个微操作以实现最佳等待时间和带宽。使用执行电路内的未重命名的内部寄存器的某些其他解决方案需要三个、四个或更多个微操作。某些微代码解决方案由于跨通道操作的性质而使用三个、四个或更多个微操作。本文中的实施例利用最小数量的微操作以避免经由微代码定序器对微代码流的性能影响。

与用于非跨通道指令的解码、分配、预留站占用、和/或引退带宽相比，本文中的某些实施例不修改用于跨通道指令的解码、分配、预留站占用、和/或引退带宽。本文中的某些实施例被实现为两个微操作的序列，该序列由解码器电路内的分裂(cracking)逻辑原生地处置，而无需使用微代码定序器(例如，没有使用微代码定序器的性能损害)。从硬件成本角度来看，本文中的某些实施例不添加任何跟踪器硬件来跟踪内部未重命名的寄存器，并且不添加单个周期定时路径来阻止，例如，不存在由预留站针对每个预留站条目跟踪的源的数量的增加。本文中的某些实施例对预留站和调度器作出最小改变，例如，如本文中图3中描绘的。本文中的某些实施例允许现有的用于较窄位宽度操作的调度器和数据路径来处理较宽位宽度跨通道紧缩数据指令。例如，本文中的实施例可用于在较窄(例如，1/2宽度或1/4宽度)机器中实现较宽ISA。例如，用于在较窄位宽度(例如，256位)机器上、或者在甚至更窄位宽度(例如，128位)机器上(例如，使用四次泵送机制)处理具有第一位(例如，512位)ISA的跨通道指令。随着向量宽度变宽，预期跨通道指令是更常见和重要的。可能的用例包括密码、压缩、数据移动、置换指令。跨通道指令可以广泛地在代码向量化中使用以供执行，并且因此对跨通道指令的性能进行优化是显著的益处。本文中的实施例可用于实现需要比由预留站原生地支持的源和目的地操作数更多的源和目的地操作数的指令，例如，对于必须原子性地执行的操作。

图1图示根据本公开的实施例的处理器核100，该处理器核100具有电路(例如，在分配电路138、预留站电路142、和/或执行电路140内)以用于处理跨通道紧缩数据指令。预留站电路可以是单个预留站电路(例如，在执行电路140(例如，执行输入端口144、146和/或148)之间共享)或多个预留站电路(例如，多个预留站电路中对于执行电路140中的每一个执行电路(例如，对于执行输入端口144、146和/或148中的每一个执行输入端口)有一个预留站电路)。

多个执行电路140可以包括多个不同类型的执行电路，例如，整数类型的(多个)执行电路、存储器类型的(多个)执行电路、浮点类型的(多个)执行电路、紧缩数据(例如，单指令多数据(SIMD)(例如，向量))类型的(多个)执行电路、或其任何组合。执行电路140可以包括：(i)具有对应的整数端口144(分别为被标记的端口P0、P1、P2和P3)的一个或多个整数类型的执行电路150A、150B、150C和150D的集合(尽管示出为具有四个端口和四个对应的这种类型的执行电路，但是在某些实施例中，可以利用任意单个或多个端口和执行电路)，(ii)具有对应的存储器端口146(分别为被标记的端口P4、P5和P6)的一个或多个存储器类型的执行电路152A、152B和152C的集合(尽管示出为具有三个端口和三个对应的这种类型的执行电路，但是在某些实施例中，可以利用任意单个或多个端口和执行电路)，和/或(iii)具有对应的浮点/SIMD端口148(分别为被标记的端口P7、P8和P9)的一个或多个浮点类型和/或SIMD类型的执行电路154A、154B和154C的集合(尽管示出为具有三个端口和三个对应的这种类型的执行电路，但是在某些实施例中，可以利用任意单个或多个端口和执行电路)。

要被执行的操作(例如，来自解码器电路120A-122A和/或解码器电路120B-122B的微操作)可以被从分配通道136(例如，其可以是任意多个，例如，大于端口的数量、等于端口的数量、和/或小于端口的数量)经由端口144、146和/或148发送至执行电路140。在某些实施例中，分配通道的数量被称为分配宽度，例如，(例如，来自指令解码队列124A和/或指令解码队列124B的)可以被分配的微操作的数量。

在某些实施例中，分配电路138被包括以分配执行电路140以用于分配通道136上的传入微操作。在某些实施例中，预留站电路142被包括以在微操作准备好执行时分派微操作，例如，通过将预留站电路142的一个或多个发布(或分派)端口上的微操作发送至执行电路140中的对应的执行电路。在一个实施例中，预留站电路142检查用于微操作的(多个)操作数(例如，如在其预留站条目中所指示)是否可用，以及对应的执行电路是否可用(例如，空闲以供使用)，并且响应于(多个)操作数是可用的和对应的执行电路是可用的而分派微操作以供执行。在某些实施例中，处理器利用寄存器重命名来从物理寄存器抽象出逻辑寄存器，例如，其中那些(多个)逻辑寄存器由预留站(例如，调度器)电路利用。分配电路138可以包括寄存器别名表(RAT)141，例如，以将传入的逻辑寄存器映射到特定的物理寄存器156。

处理器核100可以是例如系统的处理器的多个核中的一个核。处理器核100可以包括分支预测器102(例如，用于预测要由处理器核100执行的代码(例如，指令)的一个或多个分支)。在某些实施例中，分支预测器102(例如，分支预测器电路)从分支的过往行为中学习以预测接下来的(例如，传入的)分支。在某些实施例中，分支预测器102将(例如，按照原始程序顺序连续的)指令的合适子集预测为代码块(例如，以分支指令结束)。作为一个示例，处理器核100可以接收要执行的代码，并且作为响应，可将代码划分为块。

在某些实施例中，处理器核100(例如，经由取出电路104和/或分支预测器102)可以将指令块发送至解码集群，例如，其中第一指令块被发送至解码集群0 108A，(按程序顺序接下来的(例如，更年轻的))第二指令块被发送至解码集群N 108B，等等。在两个集群的示例中，第三(按程序顺序接下来的(例如，更年轻的))指令块可以被发送至接下来可用的解码集群(例如，在该解码集群已经完成对其当前指令块的解码后)。在两个集群的示例中，第三(按程序顺序接下来的(例如，更年轻的))指令块可以被发送至接下来的解码集群(例如，在该示例中发送至解码集群108A)。尽管示出两个解码集群108A-108B，但是应当理解，可以利用三个或更多个集群(例如，其中“N”是大于一的正整数)。

在某些实施例中，每个解码集群包括能够相对于彼此乱序地对不同的基本代码块解码的两个或更多个(例如，超标量x86)指令解码器，例如，其中解码集群108A包括第一解码器电路120A(例如，解码器)和第二解码器电路122A(例如，解码器)，并且解码集群108B包括第二解码器电路120B(例如，解码器)和第二解码器电路122B(例如，解码器)。

在某些实施例中，处理器核100的分支预测器102将代码划分为(例如，来自程序的连续指令的集合的)各个块。在某些实施例中，处理器核100的取出电路104将代码划分为(例如，来自程序的连续指令的集合的)各个块。然后，各个代码块可以被发送至它们相应的解码集群以供解码，例如，发送至相应的指令数据队列(例如，作为解码集群108A的输入队列的指令数据队列110A和作为解码集群108B的输入队列的指令数据队列110B)。

可选地，处理器核100包括(例如，第一级)指令高速缓存106，以例如对一条或多条指令进行高速缓存而不必从存储器加载它们。在某些实施例中，取出电路104经由指令高速缓存106将代码块发送至它们相应的解码集群。指令高速缓存106可以包括指令高速缓存标签和/或指令转换后备缓冲器(TLB)。在某些实施例中，一旦代码块被发送至它们对应的解码集群108A-108B，每个解码集群就开始并行地对代码块解码(例如，经由其中的并行解码器电路)。在某些实施例中，解码集群彼此独立地操作，因此代码块可以被乱序地解码(例如，不按程序顺序)。

在某些实施例中，分配电路138负责例如按合适的程序顺序将操作(例如，微操作)分配给执行电路140(例如，执行单元)。分配电路138可以执行引退和/或重命名，以及例如包括重排序缓冲器(ROB)以对任何乱序指令(例如，微操作)执行进行重排序。在某些实施例中，处理器核100包括预留站电路142以在微操作准备好执行(例如，(多个)源操作数可用)时使该微操作被发送(例如，分派)至执行电路140。在某些实施例中，预留站电路142包括多个预留站条目，例如，等待执行的每个微操作有一个预留站条目。

处理器核描绘具有第一集合112A中的多个解码器电路120A-122A的第一解码集群108A和具有第二集合112B中的多个解码器电路120B-122B的第二解码集群108B。在某些实施例中，(例如，每个)解码器电路(120A、122A、120B、122B)用于将(例如，宏)指令解码为一个或多个微操作的集合，这一个或多个微操作要(例如，作为基元)由(多个)执行电路140执行。在某些实施例中，解码器电路(120A、122A、120B、122B)用于在不利用微代码定序器128(例如，与任何解码集群和/或解码器电路分开的微代码定序器)的情况下将某些(例如，宏)指令解码为对应的一个或多个微操作的集合，并且/或者通过利用微代码定序器128(例如，与任何解码集群和/或解码器电路分开的微代码定序器)将其他(例如，宏)指令(例如，复杂指令集计算机(CISC)指令)解码为对应的一个或多个微操作的集合。在一个实施例中，解码器电路(120A、122A、120B、122B)用于在每个周期输出某个数量的微操作(例如，每个周期一个微操作和/或每个周期一个与四个之间数量的微操作)。在某些实施例中，“微代码”指令一般指代按照以下情况的指令：解码集群(例如，解码器的集合)请求微代码定序器128将一个或多个(例如，多个)微操作(μop)的对应集合从微代码定序器存储器130(例如，只读存储器(ROM))加载到解码流水线中(例如，加载到对应的指令解码队列中)，例如，而不是直接由解码器电路产生该指令的一个或多个微操作的集合。例如，为了实现一些(例如，复杂的)(例如，x86)指令，微代码定序器128用于将指令划分为较小(例如，微)操作(也称为微操作或μop)的序列。

在某些实施例中，每个解码集群(例如，一些实施例中的每个解码器电路)包括数据结构，该数据结构用于存储一条或多条指令的到微代码定序器128的存储器130中的对应的进入点值(例如，地址)和/或多个位(例如，用于生成指令的对应微操作的周期的数量和/或指令的微操作的数量)。例如，(1)其中解码集群108A的数据结构114A包括一个或多个条目，这些条目(例如，针对单条指令)各自指示用于指令的进入点116A和/或用于指令的位(例如，编码值)，和/或(2)其中解码集群108B的数据结构114B包括一个或多个条目，这些条目(例如，针对单条指令)各自指示用于指令的进入点116B和/或用于指令的位(例如，代码)。在某些实施例中，数据结构114A和数据结构114B是彼此的副本，例如，它们包括相同的数据。在一个实施例中，数据结构114A和数据结构114B在制造时加载有它们的数据。在一个实施例中，数据结构114A和数据结构114B在处理器引导期间加载有它们的数据，例如，通过执行基本输入/输出系统(BIOS)固件或统一可扩展固件接口(UEFI)固件。

在(例如，由解码器电路或微代码定序器)将指令解码为其相应的微操作之后，在某些实施例中，这些微操作被存储在指令解码队列中。在图1中(例如，在解码级的末尾)，解码集群108A包括指令解码队列124A(例如，指令队列)，该指令解码队列124A接收来自解码器电路120A-122A和来自微代码定序器128(例如，当解码集群108A被仲裁对存储器130的访问时)的相应微操作，并且解码集群108B包括指令解码队列124B(例如，指令队列)，该指令解码队列124B接收来自解码器电路120B-122B和来自微代码定序器128(例如，当解码集群108B被仲裁对存储器130的访问时)的相应微操作。

可选地，开关134被包括以将指令解码队列124A-124B的(多个)输出耦合至分配电路138的分配通道136(例如，(多个)输入)。在某些实施例中，分配电路138用于将来自指令解码队列124A-124B的微操作(例如，按或不按程序顺序)发送至执行电路140中的执行电路(例如，经由预留站电路142)。在某些实施例中，处理器核100包括预留站电路142以在微操作准备好执行(例如，(多个)源操作数可用)时使该微操作被发送(例如，分派)至执行电路140。在某些实施例中，预留站电路142包括多个预留站条目，例如，等待执行的每个微操作有一个预留站条目。

某些执行电路140(例如，存储器执行电路150A-154C)可以访问存储，例如，寄存器156和/或数据高速缓存162(例如，一个或多个级别的高速缓存层级结构)。一旦结果由执行电路140生成，(例如，分配电路138内的)引退电路然后可以引退对应的指令。

在某些实施例中，寄存器156包括(多个)数据寄存器158，例如，一个或多个紧缩数据寄存器160。

作为一个示例，用于执行具有第一宽度(例如，256位宽)的指令的请求由具有较窄(例如，数据路径)宽度(例如，128位宽)的处理器核100接收，并且被发送至解码器电路(例如，解码器电路120A-122A或120B-122B)。在某些实施例中，(例如，由解码器电路响应于指令的操作码)确定指令是跨通道紧缩数据指令，并且核100(例如，其解码器电路)然后用于将指令分成第一微操作和第二微操作。例如，如果指令包括第一宽度(例如，256位)的输入操作数1、2和3(例如，3的一半)，则核100将该数据加载到可以被称为x1-x5的五个不同的原生宽度紧缩数据寄存器160中。在某些实施例中，第一微操作(例如，用于被存储到预留站电路142中的预留站条目中)具有三个源x1、x2和x3，使得预留站条目确保在将第一微操作分派到紧缩数据执行电路154A-154C之前这三个源准备好执行。在一个实施例中，第一微操作将源中的一个(例如，x1、x2或x3中的一个)复制到目的地作为结果，例如，其中第二微操作经由其源中的一个而依赖于第一微操作的结果(例如，x1)。在一个实施例中，第二微操作的另外两个源(例如，x4和x5)对应于其余逻辑原生宽度重命名的源。因此，在某些实施例中，在第一微操作的执行之后，第二微操作具有三个源，其中一个源包括一个源(例如，x1、x2或x3中的一个)的副本，使得预留站条目在将第二微操作分派到紧缩数据执行电路154A-154C之前确保这三个源准备好执行，并且例如确保执行电路用于加载其中所有x1-x5以供执行。在执行之后，用于第一微操作和第二微操作的预留站条目可以例如由预留站电路142解除分配。

图2图示根据本公开的实施例的由处理器核流水线对跨通道紧缩数据指令的处理，该处理包括将跨通道紧缩数据指令解码为第一微操作和第二微操作。在某些实施例中，流水线200包括：取出202级，用于取出指令；解码204级，用于将所取出的指令解码为一个或多个微操作的集合以供执行以执行指令的所请求的(多个)操作；重命名/分配206级，用于对资源进行重命名/分配；预留站(RS)调度208级(例如，用于监视(多个)操作数并且当操作数准备就绪时分派对应的微操作以供执行)；执行210级，用于执行微操作；以及ROB/引退212级，用于对微操作的重排序/引退。

在一个实施例中，流水线200接收跨通道紧缩数据指令，并且作为响应，将指令分成第一微操作205和第二微操作207。

尽管本文中的某些示例讨论了将多个逻辑源(例如，指令的输入操作数)分割为五个具有原生宽度的向量，但是应当理解，其他数量是可能的，例如，将三个逻辑源分割为六个具有原生宽度的向量。例如，一个跨通道紧缩数据指令具有三个输入操作数，每个操作数能够具有高达第一位宽度(例如，256位宽)，并且用于处理该指令的机器具有较小的原生位宽度(例如，128位宽)。

此类指令格式的示例为：

INST ymm0,ymm1,ymm2

其中INST是操作码的助记符，ymm0是源1和目的地，ymm1和ymm2分别是源2和源3，并且各自为256位宽。

在半宽度机器的一个实施例中(并且假设在该示例中，仅ymm0的低128位用作源，尽管在其他实施例中整个宽度可以被使用，如本文中所讨论)，该INST指令可以在机器中被表示为具有五个128位源寄存器和两个128位目的地寄存器的指令，例如：

{ymm0.dst.hi,ymm0.dst.lo}<-INST ymm0.src.lo,ymm1.src.lo,ymm2.src.lo,ymm1.src.hi,ymm2.src.hi

其中dst是目的地，src是源，lo是寄存器的低半部，并且hi是寄存器的高半部。

在某些实施例中，跨通道指令被分裂为两个微操作：

微操作对中的第一微操作：

ymm0.dst.lo<-FIRST_MOVE_UOP ymm0.src.lo,ymm1.src.lo,ymm2.src.lo

其中该微操作用于将ymm2.src.lo复制到ymm0.dst.lo。尽管在该示例中ymm0.dst.low用于存储来自ymm2.src.lo的数据的副本，但是应当理解，在其他实施例中可以使用不同的(例如，临时的)寄存器。

微操作对中的第二微操作：

{ymm0.dst.hi,ymm0.dst.lo}<-SECOND_CL_UOP ymm1.src.hi,ymm2.src.hi,ymm0.dst.lo

其中隐式的源是ymm0.src.lo和ymm1.src.lo，ymm.src和ymm.dst是同一逻辑寄存器的不同的经重命名的副本，并且lo和hi分别表示寄存器的低128位和高128位。由第二微操作执行的操作可以是任何紧缩数据操作，例如，密码(例如，安全散列算法(SHA)，诸如但不限于SHA-256或SHA-512)、置换、混洗、转换、广播、压缩、或插入操作。

在某些实施例中，第一微操作(例如，FIRST_MOVE_UOP)的目的是设置对5个源中的3个源的依赖性，例如，使得第一微操作不能执行，直到其三个源准备就绪。在一个实施例中，FIRST_MOVE_UOP将源寄存器中的一个(ymm2.src.lo)复制到目的地逻辑寄存器。由于第二微操作SECOND_CL_UOP依赖于第一微操作，因此在某些实施例中，其仅可在所有5个源准备就绪之后执行。在某些实施例中，原生硬件支持针对单个微操作读取多达3个源操作数。因此，SECOND_CL_UOP从寄存器堆或旁路网络(例如，如图4所示)读取ymm1.src.hi、ymm2.src.hi和ymm2.src.lo(例如，经由ymm0.dst.lo，其中ymm0.dst.lo由第一微操作复制)。在某些实施例中，SECOND_CL_UOP将单个128位结果写回至寄存器堆和旁路网络。

在某些实施例中，为了支持SECOND_CL_UOP的读取五个源寄存器并且写回至两个目的地寄存器的要求，处理器(例如，核)实现双重泵送机制。

图3图示根据本公开的实施例的用于跨通道紧缩数据指令的第二微操作的执行流水线300。注意，图3中的被指示为ymm2.src.lo的数据用于指示其为数据的原始源，但对该数据的监视(和当前源)是在其被复制到的位置，例如，在以上示例中，ymm2.src.lo被复制到ymm0.dst.lo，因此ymm0.dst.lo是预留站中的条目。

通过使用以上示例，在某些实施例中，SECOND_CL_UOP对于两个连续周期使用分派端口、执行电路、广播耦合(例如，互连/总线)、和结果写回耦合(例如，互连/总线)。在一个实施例中，在来自预留站的第一分派周期期间，第二微操作被沿着执行流水线分派，并且读取由预留站条目指示的其三个被跟踪的源操作数，例如，并且在下一周期期间，寄存器堆(或数据旁路)再次用于读取两个隐式的(例如，未由该预留站条目跟踪准备就绪)源操作数ymm0.src.lo和ymm1.src.lo。因此，在某些实施例中，在第二执行周期时，执行获取所有5个源操作数，例如，并且SECOND_CL_UOP然后原子性地计算来自整个全宽度256位操作的256位结果，其中结果被写入两个128位逻辑寄存器中。在某些实施例中，由于执行流水线(例如，其执行电路)被保留达两个连续周期，因此预留站电路可以例如在两个紧接的周期上广播对预留站中的从属微操作的唤醒、以及用于ymm0.dst.lo和ymm0.dst.hi的写回结果。例如，其中在第一周期中低半部128位结果广播并且唤醒其从属微操作，并且一个周期之后，高半部128位结果广播并且唤醒其从属微操作。该机制可以被实现在针对半宽度128位操作设计的调度器和数据路径中。在某些实施例中，由于所有源可以被获得并且被执行为单个操作，因此这适合于跨通道256位操作的所有变型而没有限制。

由于SECOND_CL_UOP原子性地计算低128位和高128位结果，因此本文中的实施例将ymm0.dst.lo寄存器重用为临时寄存器以将源中的一个从第一微操作传递到第二微操作，例如，并且将来自第二微操作的源操作数编码ymm0.dst.lo的源操作数(例如，其具有从ymm0.src.lo复制的数据值)重用为目的地寄存器以用于写回。这避免为第二写回物理寄存器添加专用存储编码。

图4图示根据本公开的实施例的用于处理跨通道紧缩数据指令的电路400。电路400可以是处理器核100的部分，或本文中讨论的其他装置。尽管某些组件被示出为在其他组件内，但那些组件是示例，并且其他配置是可能的。例如，尽管寄存器414被示出为在分配电路138中，但是它可以在其他地方，例如，在跨通道执行电路418内。跨通道执行电路418可以是图1中的执行电路154A-154C中的执行电路的实例，例如，具有多个处理元件以(例如，同时地)对多个数据元素进行操作。

在某些实施例中，分配电路138用于使微操作存储在预留电路142中，该预留电路142包括被跟踪的数据源和一个或多个(例如，未被跟踪的)附加数据源。在一个实施例中，响应于检测到(例如，经由其标识符)指令(例如，跨通道指令的第二微操作)用于包括一个或多个(例如，未被跟踪的)附加数据源，分配电路138用于将(例如，“第二跨通道μop”(SECOND_CL_UOP))微操作发送至预留电路142。在某些实施例中，分配电路用于将微操作信息(uop.info)发送至预留站(RS)设置逻辑电路406以设置每个条目，例如，并且填充每个条目的一个或多个字段。

例如，其中预留站(RS)条目408用于例如对应于跨通道紧缩数据指令的微操作对中的第二微操作，包括：存储值(例如，物理寄存器ID值(psrc1_id))的第一字段408A，该值指示被跟踪准备就绪的第一源数据操作数的位置(例如，来自此处的数据是可用的以用于执行)；存储值(例如，物理寄存器ID值(psrc2_id))的第二字段408B，该值指示被跟踪准备就绪的第二源数据操作数的位置(例如，来自此处的数据是可用的以用于执行)；存储值(例如，物理寄存器ID值(psrc3_id))的第三字段408C，该值指示被跟踪准备就绪的第三源数据操作数的位置(例如，来自此处的数据是可用的以用于执行)；并且然后包括以下各项中的一个或多个：存储值(例如，物理寄存器ID值(psrc4_id))的第四字段408D，该值指示未被跟踪准备就绪的第四源数据操作数的位置(例如，来自(多个)寄存器414)；存储值(例如，物理寄存器ID值(psrc5_id))的第五字段408E，该值指示未被跟踪准备就绪的第五源数据操作数的位置(例如，来自(多个)寄存器414)；或存储值(例如，ptr_first_uop)的第六字段408F，该值指示指向用于对应于跨通道紧缩数据指令的该微操作对中的第一微操作的RS条目(例如，条目410)的指针(例如，位置或RS条目的条目编号)。

例如，其中预留站(RS)条目410用于例如对应于跨通道紧缩数据指令的微操作对中的第二微操作，包括：存储值(例如，物理寄存器ID值(psrc1_id))的第一字段410A，该值指示被跟踪准备就绪的第一源数据操作数的位置(例如，来自此处的数据是可用的以用于执行)；存储值(例如，物理寄存器ID值(psrc2_id))的第二字段410B，该值指示被跟踪准备就绪的第二源数据操作数的位置(例如，来自此处的数据是可用的以用于执行)；存储值(例如，物理寄存器ID值(psrc3_id))的第三字段410C，该值指示被跟踪准备就绪的第三源数据操作数的位置(例如，来自此处的数据是可用的以用于执行)；并且然后包括以下各项中的一个或多个：存储值(例如，物理寄存器ID值(psrc4_id))的第四字段410D，该值指示未被跟踪准备就绪的第四源数据操作数的位置(例如，来自(多个)寄存器414)；存储值(例如，物理寄存器ID值(psrc5_id))的第五字段410E，该值指示未被跟踪准备就绪的第五源数据操作数的位置(例如，来自(多个)寄存器414)；或存储值(例如，ptr_first_uop)的第六字段410F，该值指示指向用于对应于跨通道紧缩数据指令的该微操作对中的第一微操作的RS条目(例如，条目408)的指针(例如，位置或RS条目的条目编号)。在某些实施例中，在第二微操作成功地完成的情况下(例如，没有由于坏负载数据而导致的取消等)，响应于跨通道第二微操作的拣选/分派，跨通道微操作(uop)解除分配逻辑电路415输入“指向第一微操作的指针”(例如，虚线箭头)以生成解除分配指示(例如，在图4中从电路415的顶部向外的信号)以用于该第一和第二微操作对。

在某些实施例中，.info指示源(例如，(多个)物理源寄存器id)((多个)psrc_id)、(多个)目的地物理寄存器id((多个)pdst_id)、操作码、端口绑定信息等)的位置。

在某些实施例中(例如，对于经填充的活跃条目)，预留站电路142监视所指示的操作数等，并且然后一旦微操作准备好执行(例如，一旦其操作数可用)就分派(例如，经由拣选器412)微操作。

例如，如果指令包括第一宽度(例如，256位)的输入操作数1、2和3(例如，3的一半)，并且核(例如，图1中的核100)已经将该数据加载到可以被称为x1-x5的五个不同的原生宽度紧缩数据寄存器(例如，图1中的寄存器160)中。在某些实施例中，预留站电路142中的第一微操作的预留站条目(例如，条目408)使第一微操作的三个源x3、x4和x5被(分别地)设置到源1字段408A、源2字段408B和源3字段408C中，例如，其中的其他字段未被利用，使得在例如由拣选器412将第一微操作分派至紧缩数据执行电路154A-154C(其可以是跨通道执行电路418或非跨通道执行电路)之前，预留站条目确保这三个源准备好执行。在一个实施例中，第一微操作将源中的一个(例如，x3、x4或x5中的一个)复制到目的地(dest)作为结果，例如，其中第二微操作经由其源中的一个而依赖于第一微操作的结果(例如，x3)。在此类实施例中的某些实施例中(例如，在第一微操作的执行之前)，预留站电路142中的第二微操作的预留站条目(例如，条目410)使第一微操作的dest的第二微操作的三个源(例如，存储x3、x4或x5中的一个的值)、x1和x2被设置到源1字段410A、源2字段410B和源3字段410C中，例如，其中的其他字段被利用，使得未复制的第一源(例如，x3、x4或x5中的未复制的一个)(例如，图4中的x4)被设置到源4字段410D中，未复制的第二源(例如，x3、x4或x5中的未复制的另一个)(例如，图4中的x5)被设置到源5字段410E中，并且(可选地)指向对应于跨通道紧缩数据指令的该微操作对中的第一微操作的条目(例如，条目408)的指针被设置到字段410F中。在某些实施例中，在例如由拣选器412将第二微操作分派至跨通道执行电路418之前，此类预留站条目410隐式地确保这五个源(尽管仅显式地检查三个源的准备就绪)准备好执行。

在一个实施例中，响应于某些(例如，其他)微操作执行它们的(多个)操作，(多个)寄存器414加载有未复制的第一源(例如，x3、x4或x5中的未复制的一个)(例如，图4中的x4)物理源寄存器id(psrc_id)和未复制的第二源(例如，x3、x4或x5中的未复制的另一个)(例如，图4中的x5)物理源寄存器id(psrc_id)。在一个实施例中，响应于由拣选器412对第二微操作的分派，(多个)寄存器414加载有未复制的第一源(例如，x3、x4或x5中的未复制的一个)(例如，图4中的x4)和未复制的第二源(例如，x3、x4或x5中的未复制的另一个)(例如，图4中的x5)。在某些实施例中，(多个)寄存器414与由核使用的通用物理寄存器分开。

在某些实施例中，拣选器412对来自在以上示例中被填充的条目410的第二微操作进行分派以供执行，这使得被显式地指示为“准备就绪”的三个源(例如，x3(经由来自以上示例的dest)、x2和x1)被从寄存器堆和数据旁路416加载到(多个)寄存器420(例如，在跨通道执行电路418内)中，并且(例如，在一个周期后)使得其他两个源(例如，x4和x5)使用具有未复制的第一和第二源的物理源寄存器id(psrc_id)的(多个)寄存器414被从寄存器堆和数据旁路416加载，并且从其中生成结果输出422。输出422可以是两次不同的写入，例如，其中来自跨通道执行电路418的操作的结果比硬件的原生宽度更宽。

在执行之后，用于第一微操作和第二微操作的预留站条目可以例如由分配电路138解除分配。例如，其中响应于对该微操作对中的第二微操作解除分配的指示，指向第一微操作的指针410F用于对第一微操作解除分配。在一个实施例中，响应于第二微操作的成功分派和完成，解除分配指示被发送。

本文中的某些实施例向预留站中的一个或多个条目添加用于源4和源5的(多个)字段(例如，物理寄存器源ID(psrcid)字段)。本文中的某些实施例不改变由预留站跟踪的源的数量(例如，3)，例如，源4和源5仅是存储字段并且不由预留站跟踪。在某些实施例中，例如，在分配期间，来自第一微操作的分配通道的ymm0.src.lo和ymm1.src.lo被插入到第二微操作的预留站条目中的用于隐式的源4和源5物理寄存器源ID(psrcid)的(多个)字段中。在某些实施例中，电路(例如，复用器)被添加以将源4和源5psrcid插入到寄存器堆读取端口(例如，寄存器堆416)的地址输入。本文中的某些实施例包括控制逻辑电路，用于计算对源4和源5的旁路控制，例如，通过如果第一条微操作提前一个或两个周期(例如，取决于实际设计)则在飞行中从第一条微操作的旁路控制信号复制来实现。在一个实施例中，例如，如果其提前多于2个周期，则可以从寄存器堆(例如，从寄存器堆416)读取该数据。本文中的某些实施例在第一微操作完成执行时抑制对来自预留站的用于微操作对中的第一微操作的条目的解除分配。在某些实施例中，微操作对中的第二微操作负责对第一微操作和第二微操作的解除分配。例如，其中第一微操作不计算ymm0.dst.lo的最终结果，并且第二微操作用最终结果写入ymm0.dst.lo。在某些实施例中，对于某个分配电路138，对第一微操作的解除分配暗示ymm0.dst.lo准备就绪，这在该示例中不是真实的，因为最终结果由第二微操作计算，并且因此预留站142中的新字段(例如，字段408F和字段410F)用于存储指向第一微操作的预留条目的指针。

因此，本文中的实施例允许利用最小数量的较窄微操作(例如，两个微操作)来实现较宽跨通道指令。本文中的公开内容可以被扩展为支持需要六个或更多个操作数的操作，例如，通过经由多于一个微操作来设置对主执行微操作的依赖性而将依赖性级联。例如，本文中的实施例支持在1/4宽度的128位数据路径机器上的512位宽的跨通道指令。例如，本文中的实施例支持需要比由预留站支持的操作数的数量更多的源操作数的指令。例如，本文中的实施例支持双目的地指令。

例如，本文中的实施例在仅两个微操作中实现跨通道指令(例如，VPERM2I128、VPERM2F128、VPTEST、VPERMD或VPERMQ中的任一个)，例如，与在3个或更多个微操作中实现它们形成对照，例如，在八个微操作中实现VPERM2I128和在八个微操作中实现VPERM2F128，以及在三个微操作中实现其他指令。

图5是图示根据本公开的实施例的用于处理跨通道紧缩数据指令的操作500的流程图。操作500中的一些或全部(或本文中描述的其他过程、或变型、和/或其组合)在分配电路、预留站电路和/或跨通道执行电路的控制之下被执行。

操作500包括：在框502处，利用处理器的解码器电路将单条紧缩数据指令解码为仅第一微操作和第二微操作，该处理器包括耦合在解码器电路与紧缩数据执行电路之间的预留站电路。操作500进一步包括：在框504处，为第一微操作分配预留站电路中的第一预留站条目，该第一预留站条目具有指示三个或更多个输入源和第一目的地的第一组字段。操作500进一步包括：在框506处，为第二微操作分配预留站电路中的第二预留站条目，该第二预留站条目具有指示三个或更多个输入源和第二目的地的第二组字段。操作500进一步包括：在框508处，利用处理器的紧缩数据执行电路执行来自预留站电路的第一微操作和第二微操作。在一个实施例中，来自预留站的第二微操作在跨通道执行电路(例如，图4中的跨通道执行电路418)中执行，例如，在处理器的紧缩数据执行电路中。

下文详述可在上文中使用的示例性架构、系统等。

可以根据下列示例来描述所公开的技术的至少一些实施例：

示例1：一种装置，包括：

解码器电路，用于将单条紧缩数据指令解码为仅第一微操作和第二微操作；

紧缩数据执行电路，用于执行所述第一微操作和所述第二微操作；以及

预留站电路，耦合在所述解码器电路与所述紧缩数据执行电路之间，所述预留站电路包括用于所述第一微操作的第一预留站条目和用于所述第二微操作的第二预留站条目，所述第一预留站条目用于存储指示三个或更多个输入源和第一目的地的第一组字段，所述第二预留站条目用于存储指示三个或更多个输入源和第二目的地的第二组字段。

示例2：如示例1所述的装置，其中，所述单条紧缩数据指令包括各自比所述紧缩数据执行电路的数据路径宽度、所述第一微操作的三个或更多个输入源、和所述第二微操作的三个或更多个输入源更宽的第一源寄存器、第二源寄存器和第三源寄存器。

示例3：如示例1所述的装置，其中，所述预留站电路用于响应于所述第一微操作的所有三个或更多个输入源准备好执行而分派所述第一微操作以供所述紧缩数据执行电路执行。

示例4：如示例3所述的装置，其中，所述第一微操作的执行将三个或更多个输入源中的至少一个输入源复制到所述第一目的地。

示例5：如示例4所述的装置，其中，所述第二微操作的三个或更多个输入源中的一个输入源包括所述第一目的地，并且所述预留站电路用于响应于所述第二微操作的所有三个或更多个输入源准备好执行而分派所述第二微操作以供所述紧缩数据执行电路(例如，一些实施例中的跨通道执行电路)执行。

示例6：如示例1所述的装置，其中，所述第二微操作的执行对来自所述第一微操作的三个或更多个输入源中的两个输入源的紧缩数据值和来自所述第二微操作的三个或更多个输入源的紧缩数据值执行操作。

示例7：如示例6所述的装置，其中，用于所述第二微操作的所述第二预留站条目用于存储所述第二组字段以进一步指示存储所述第一微操作的三个或更多个输入源中的所述两个输入源的一个或多个寄存器，并且所述预留站电路不用于跟踪所述一个或多个寄存器以确定所述第一微操作的三个或更多个输入源中的两个输入源是否准备好执行。

示例8：如示例1所述的装置，其中，用于所述第二微操作的所述第二预留站条目用于存储所述第二组字段，所述第二组字段进一步指示指向所述第一预留站条目的指针，并且所述预留站电路用于响应于所述第二微操作的执行而对用于所述第一微操作的所述第一预留站条目和用于所述第二微操作的所述第二预留站条目解除分配。

示例9：一种方法，包括：

利用处理器的解码器电路将单条紧缩数据指令解码为仅第一微操作和第二微操作，所述处理器包括耦合在所述解码器电路与紧缩数据执行电路之间的预留站电路；

为所述第一微操作分配所述预留站电路中的第一预留站条目，所述第一预留站条目具有指示三个或更多个输入源和第一目的地的第一组字段；

为所述第二微操作分配所述预留站电路中的第二预留站条目，所述第二预留站条目具有指示三个或更多个输入源和第二目的地的第二组字段；以及

利用所述处理器的所述紧缩数据执行电路执行来自所述预留站电路的所述第一微操作，并且利用所述紧缩数据执行电路(例如，一些实施例中的跨通道执行电路)执行来自所述预留站电路的所述第二微操作。

示例10：如示例9所述的方法，其中，所述单条紧缩数据指令包括各自比所述紧缩数据执行电路的数据路径宽度、所述第一微操作的三个或更多个输入源、和所述第二微操作的三个或更多个输入源更宽的第一源寄存器、第二源寄存器和第三源寄存器。

示例11：如示例9所述的方法，进一步包括：由所述预留站电路响应于所述第一微操作的所有三个或更多个输入源准备好执行而分派所述第一微操作以供所述紧缩数据执行电路执行。

示例12：如示例11所述的方法，其中，所述第一微操作的执行将三个或更多个输入源中的至少一个输入源复制到所述第一目的地。

示例13：如示例12所述的方法，其中，所述第二微操作的三个或更多个输入源中的一个输入源包括所述第一目的地，并且所述方法进一步包括：由所述预留站电路响应于所述第二微操作的所有三个或更多个输入源准备好执行而分派所述第二微操作以供所述紧缩数据执行电路(例如，一些实施例中的跨通道执行电路)执行。

示例14：如示例9所述的方法，其中，所述第二微操作的执行对来自所述第一微操作的三个或更多个输入源中的两个输入源的紧缩数据值和来自所述第二微操作的三个或更多个输入源的紧缩数据值执行操作。

示例15：如示例14所述的方法，其中，所述第二组字段进一步指示存储所述第一微操作的三个或更多个输入源中的所述两个输入源的一个或多个寄存器，并且所述方法进一步包括：不由所述预留站电路跟踪所述一个或多个寄存器以确定所述第一微操作的三个或更多个输入源中的所述两个输入源是否准备好执行。

示例16：如示例9所述的方法，其中，所述第二组字段进一步指示指向所述第一预留站条目的指针，并且所述方法进一步包括：由所述预留站电路响应于所述第二微操作的执行而对用于所述第一微操作的所述第一预留站条目和用于所述第二微操作的所述第二预留站条目解除分配。

示例17：一种装置，包括：

解码器电路，用于将单条紧缩数据指令解码为仅第一微操作和第二微操作；

第一紧缩数据执行电路，用于执行所述第一微操作；

第二紧缩数据执行电路，用于执行所述第二微操作；以及

预留站电路，耦合在所述解码器电路、与所述第一紧缩数据执行电路和所述第二紧缩数据执行电路之间，所述预留站电路包括用于所述第一微操作的第一预留站条目和用于所述第二微操作的第二预留站条目，所述第一预留站条目用于存储指示三个或更多个输入源和第一目的地的第一组字段，所述第二预留站条目用于存储指示三个或更多个输入源和第二目的地的第二组字段。

示例18：如示例17所述的装置，其中，所述单条紧缩数据指令包括各自比所述第一紧缩数据执行电路和所述第二紧缩数据执行电路的数据路径宽度、所述第一微操作的三个或更多个输入源、和所述第二微操作的三个或更多个输入源更宽的第一源寄存器、第二源寄存器和第三源寄存器。

示例19：如示例17所述的装置，其中，所述预留站电路用于响应于所述第一微操作的所有三个或更多个输入源准备好执行而分派所述第一微操作以供所述第一紧缩数据执行电路执行。

示例20：如示例19所述的装置，其中，所述第一微操作的执行将三个或更多个输入源中的至少一个输入源复制到所述第一目的地。

示例21：如示例20所述的装置，其中，所述第二微操作的三个或更多个输入源中的一个输入源包括所述第一目的地，并且所述预留站电路用于响应于所述第二微操作的所有三个或更多个输入源准备好执行而分派所述第二微操作以供所述第二紧缩数据执行电路执行。

示例22：如示例17所述的装置，其中，所述第二微操作的执行对来自所述第一微操作的三个或更多个输入源中的两个输入源的紧缩数据值和来自所述第二微操作的三个或更多个输入源的紧缩数据值执行操作。

示例23：如示例22所述的装置，其中，用于所述第二微操作的所述第二预留站条目用于存储所述第二组字段以进一步指示存储所述第一微操作的三个或更多个输入源中的所述两个输入源的一个或多个寄存器，并且所述预留站电路不用于跟踪所述一个或多个寄存器以确定所述第一微操作的三个或更多个输入源中的所述两个输入源是否准备好执行。

示例24：如示例17所述的装置，其中，用于所述第二微操作的所述第二预留站条目用于存储所述第二组字段，所述第二组字段进一步指示指向所述第一预留站条目的指针，并且所述预留站电路用于响应于所述第二微操作的执行而对用于所述第一微操作的所述第一预留站条目和用于所述第二微操作的所述第二预留站条目解除分配。

在又一实施例中，一种装置包括数据存储设备，该数据存储设备存储代码，该代码在由硬件处理器执行时使得该硬件处理器执行本文中所公开的任何方法。装置可如在具体实施方式中所描述。方法可如在具体实施方式中所描述。

指令集可包括一种或多种指令格式。给定的指令格式可定义各种字段(例如，位的数量、位的位置)以指定将要执行的操作(例如，操作码)以及将对其执行该操作的(多个)操作数和/或(多个)其他数据字段(例如，掩码)，等等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，可将给定指令格式的指令模板定义为具有该指令格式的字段(所包括的字段通常按照相同顺序，但是至少一些字段具有不同的位的位置，因为较少的字段被包括)的不同子集，和/或定义为具有以不同方式进行解释的给定字段。由此，ISA的每一条指令使用给定的指令格式(并且如果经定义，则按照该指令格式的指令模板中的给定的一个指令模板)来表达，并包括用于指定操作和操作数的字段。例如，示例性ADD(加法)指令具有特定的操作码和指令格式，该特定的指令格式包括用于指定该操作码的操作码字段和用于选择操作数(源1/目的地以及源2)的操作数字段；并且该ADD指令在指令流中出现将使得在操作数字段中具有选择特定操作数的特定的内容。已经推出和/或发布了被称为高级向量扩展(AVX)(AVX1和AVX2)和利用向量扩展(VEX)编码方案的SIMD扩展集(参见例如2018年11月的

64和IA-32架构软件开发者手册；并且参见2018年10月的

架构指令集扩展编程参考)。

示例性指令格式

本文中所描述的(多条)指令的实施例能以不同的格式体现。另外，在下文中详述示例性系统、架构和流水线。(多条)指令的实施例可在此类系统、架构和流水线上执行，但是不限于详述的那些系统、架构和流水线。

通用向量友好指令格式

向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量操作两者的实施例，但是替代实施例仅使用通过向量友好指令格式的向量操作。

图6A-图6B是图示根据本公开的实施例的通用向量友好指令格式及其指令模板的框图。图6A是图示根据本公开的实施例的通用向量友好指令格式及其A类指令模板的框图；而图6B是图示根据本公开的实施例的通用向量友好指令格式及其B类指令模板的框图。具体地，针对通用向量友好指令格式600定义A类和B类指令模板，这两者都包括无存储器访问605的指令模板和存储器访问620的指令模板。在向量友好指令格式的上下文中的术语“通用”是指不束缚于任何特定指令集的指令格式。

尽管将描述其中向量友好指令格式支持以下情况的本公开的实施例：64字节向量操作数长度(或尺寸)与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此，64字节向量由16个双字尺寸的元素组成，或者替代地由8个四字尺寸的元素组成)；64字节向量操作数长度(或尺寸)与16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；32字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)；但是替代实施例可支持更大、更小和/或不同的向量操作数尺寸(例如，256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16字节)数据元素宽度)。

图6A中的A类指令模板包括：1)在无存储器访问605的指令模板内，示出无存储器访问的完全舍入控制型操作610的指令模板、以及无存储器访问的数据变换型操作615的指令模板；以及2)在存储器访问620的指令模板内，示出存储器访问的时效性625的指令模板和存储器访问的非时效性630的指令模板。图6B中的B类指令模板包括：1)在无存储器访问605的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作612的指令模板以及无存储器访问的写掩码控制的vsize型操作617的指令模板；以及2)在存储器访问620的指令模板内，示出存储器访问的写掩码控制627的指令模板。

通用向量友好指令格式600包括以下列出的按照在图6A-图6B中图示的顺序的如下字段。

格式字段640——该字段中的特定值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是任选的。

基础操作字段642——其内容区分不同的基础操作。

寄存器索引字段644——其内容直接或者通过地址生成来指定源或目的地操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从PxQ(例如，32x512、16x128、32x1024、64x1024)寄存器堆中选择N个寄存器。尽管在一个实施例中N可多达三个源寄存器和一个目的地寄存器，但是替代实施例可支持更多或更少的源和目的地寄存器(例如，可支持多达两个源，其中这些源中的一个源还用作目的地；可支持多达三个源，其中这些源中的一个源还用作目的地；可支持多达两个源和一个目的地)。

修饰符(modifier)字段646——其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器访问605的指令模板与存储器访问620的指令模板之间进行区分。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代实施例可支持更多、更少或不同的方式来执行存储器地址计算。

扩充操作字段650——其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在本公开的一个实施例中，该字段被分成类字段668、α字段652和β字段654。扩充操作字段650允许在单条指令而非2条、3条或4条指令中执行多组共同的操作。

比例字段660——其内容允许用于存储器地址生成(例如，用于使用(2^比例*索引+基址)的地址生成)的索引字段的内容的按比例缩放。

位移字段662A——其内容用作存储器地址生成的一部分(例如，用于使用(2^比例*索引+基址+位移)的地址生成)。

位移因数字段662B(注意，位移字段662A直接在位移因数字段662B上的并置指示使用一个或另一个)——其内容用作地址生成的一部分；它指定将按比例缩放存储器访问的尺寸(N)的位移因数——其中N是存储器访问中的字节数量(例如，用于使用(2^比例*索引+基址+按比例缩放的位移)的地址生成)。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数总尺寸(N)以生成将在计算有效地址中使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段674(稍后在本文中描述)和数据操纵字段654C确定。位移字段662A和位移因数字段662B不用于无存储器访问605的指令模板和/或不同的实施例可实现这两者中的仅一个或不实现这两者中的任一个，在这个意义上，位移字段662A和位移因数字段662B是任选的。

数据元素宽度字段664——其内容区分将使用多个数据元素宽度中的哪一个(在一些实施例中用于所有指令；在其他实施例中只用于指令中的一些指令)。如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义上，该字段是任选的。

写掩码字段670——其内容逐数据元素位置地控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩码，而B类指令模板支持合并-写掩码和归零-写掩码两者。当合并时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间保护目的地中的任何元素集免于更新；在另一实施例中，保持其中对应掩码位具有0的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间使目的地中的任何元素集归零；在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制正被执行的操作的向量长度的能力(即，从第一个到最后一个正被修改的元素的跨度)，然而，被修改的元素不一定要是连续的。由此，写掩码字段670允许部分向量操作，这包括加载、存储、算术、逻辑等。尽管描述了其中写掩码字段670的内容选择了多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此，写掩码字段670的内容间接地标识要执行的掩码)的本公开的实施例，但是替代实施例替代地或附加地允许掩码写字段670的内容直接指定要执行的掩码。

立即数字段672——其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上，该字段是任选的。

类字段668——其内容在不同类的指令之间进行区分。参考图6A-图6B，该字段的内容在A类和B类指令之间进行选择。在图6A-图6B中，圆角方形用于指示特定的值存在于字段中(例如，在图6A-图6B中分别用于类字段668的A类668A和B类668B)。

A类指令模板

在A类非存储器访问605的指令模板的情况下，α字段652被解释为其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的舍入型操作610和无存储器访问的数据变换型操作615的指令模板分别指定舍入652A.1和数据变换652A.2)的RS字段652A，而β字段654区分要执行所指定类型的操作中的哪一种。在无存储器访问605的指令模板中，比例字段660、位移字段662A和位移比例字段662B不存在。

无存储器访问的指令模板——完全舍入控制型操作

在无存储器访问的完全舍入控制型操作610的指令模板中，β字段654被解释为其(多个)内容提供静态舍入的舍入控制字段654A。尽管在本公开的所述实施例中舍入控制字段654A包括抑制所有浮点异常(SAE)字段656和舍入操作控制字段658，但是替代实施例可支持这两个概念，可将这两个概念编码为同一字段，或仅具有这些概念/字段中的一个或另一个(例如，可仅具有舍入操作控制字段658)。

SAE字段656——其内容区分是否禁用异常事件报告；当SAE字段656的内容指示启用抑制时，给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序。

舍入操作控制字段658——其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段658允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本公开的一个实施例中，舍入操作控制字段650的内容覆盖(override)该寄存器值。

无存储器访问的指令模板－数据变换型操作

在无存储器访问的数据变换型操作615的指令模板中，β字段654被解释为数据变换字段654B，其内容区分要执行多个数据变换中的哪一个(例如，无数据变换、混合、广播)。

在A类存储器访问620的指令模板的情况下，α字段652被解释为驱逐提示字段652B，其内容区分要使用驱逐提示中的哪一个(在图6A中，对于存储器访问时效性625的指令模板和存储器访问非时效性630的指令模板分别指定时效性的652B.1和非时效性的652B.2)，而β字段654被解释为数据操纵字段654C，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换以及目的地的向下转换)。存储器访问620的指令模板包括比例字段660，并任选地包括位移字段662A或位移比例字段662B。

向量存储器指令使用转换支持来执行来自存储器的向量加载以及向存储器的向量存储。如同寻常的向量指令，向量存储器指令以数据元素式的方式从/向存储器传输数据，其中实际被传输的元素由被选为写掩码的向量掩码的内容规定。

存储器访问的指令模板——时效性的

时效性的数据是可能足够快地被重新使用以从高速缓存操作受益的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。

存储器访问的指令模板——非时效性的

非时效性的数据是不太可能足够快地被重新使用以从第一级高速缓存中的高速缓存操作受益且应当被给予驱逐优先级的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。

B类指令模板

在B类指令模板的情况下，α字段652被解释为写掩码控制(Z)字段652C，其内容区分由写掩码字段670控制的写掩码应当是合并还是归零。

在B类非存储器访问605的指令模板的情况下，β字段654的一部分被解释为RL字段657A，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的写掩码控制部分舍入控制类型操作612的指令模板和无存储器访问的写掩码控制VSIZE型操作617的指令模板分别指定舍入657A.1和向量长度(VSIZE)657A.2)，而β字段654的其余部分区分要执行所指定类型的操作中的哪一种。在无存储器访问605的指令模板中，比例字段660、位移字段662A和位移比例字段662B不存在。

在无存储器访问的写掩码控制部分舍入控制型操作610的指令模板中，β字段654的其余部分被解释为舍入操作字段659A，并且禁用异常事件报告(给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序)。

舍入操作控制字段659A——正如舍入操作控制字段658，其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段659A允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本公开的一个实施例中，舍入操作控制字段650的内容覆盖该寄存器值。

在无存储器访问的写掩码控制VSIZE型操作617的指令模板中，β字段654的其余部分被解释为向量长度字段659B，其内容区分要执行多个数据向量长度中的哪一个(例如，128字节、256字节或512字节)。

在B类存储器访问620的指令模板的情况下，β字段654的一部分被解释为广播字段657B，其内容区分是否要执行广播型数据操纵操作，而β字段654的其余部分被解释为向量长度字段659B。存储器访问620的指令模板包括比例字段660，并任选地包括位移字段662A或位移比例字段662B。

针对通用向量友好指令格式600，示出完整操作码字段674包括格式字段640、基础操作字段642和数据元素宽度字段664。尽管示出了其中完整操作码字段674包括所有这些字段的一个实施例，但是在不支持所有这些字段的实施例中，完整操作码字段674包括少于所有的这些字段。完整操作码字段674提供操作代码(操作码)。

扩充操作字段650、数据元素宽度字段664和写掩码字段670允许逐指令地以通用向量友好指令格式指定这些特征。

写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。

在A类和B类内出现的各种指令模板在不同的情形下是有益的。在本公开的一些实施例中，不同处理器或处理器内的不同核可支持仅A类、仅B类、或者可支持这两类。举例而言，旨在用于通用计算的高性能通用乱序核可仅支持B类，旨在主要用于图形和/或科学(吞吐量)计算的核可仅支持A类，并且旨在用于通用计算和图形和/或科学(吞吐量)计算两者的核可支持A类和B类两者(当然，具有来自这两类的模板和指令的一些混合、但是并非来自这两类的所有模板和指令的核在本公开的范围内)。同样，单个处理器可包括多个核，这多个核全部都支持相同的类，或者其中不同的核支持不同的类。举例而言，在具有单独的图形核和通用核的处理器中，图形核中的旨在主要用于图形和/或科学计算的一个核可仅支持A类，而通用核中的一个或多个可以是具有旨在用于通用计算的仅支持B类的乱序执行和寄存器重命名的高性能通用核。不具有单独的图形核的另一处理器可包括既支持A类又支持B类的一个或多个通用有序或乱序核。当然，在本公开的不同实施例中，来自一类的特征也可在其他类中实现。将使以高级语言编写的程序成为(例如，及时编译或静态编译)各种不同的可执行形式，这些可执行形式包括：1)仅具有由用于执行的目标处理器支持的(多个)类的指令的形式；或者2)具有替代例程并具有控制流代码的形式，该替代例程使用所有类的指令的不同组合来编写，该控制流代码选择这些例程以基于由当前正在执行代码的处理器支持的指令来执行。

示例性专用向量友好指令格式

图7A是图示根据本公开的实施例的示例性专用向量友好指令格式的框图。图7A示出专用向量友好指令格式700，其指定各字段的位置、尺寸、解释和次序、以及那些字段中的一些字段的值，在这个意义上，该专用向量友好指令格式700是专用的。专用向量友好指令格式700可用于扩展x86指令集，并且由此字段中的一些字段与如在现有的x86指令集及其扩展(例如，AVX)中所使用的那些字段类似或相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/M字段、SIB字段、位移字段和立即数字段一致。图示来自图6A-图6B的字段，来自图7A的字段映射到来自图6A-图6B的字段。

应当理解，虽然出于说明的目的在通用向量友好指令格式600的上下文中参考专用向量友好指令格式700描述了本公开的实施例，但是本公开不限于专用向量友好指令格式700，除非另有声明。例如，通用向量友好指令格式600构想了各种字段的各种可能的尺寸，而专用向量友好指令格式700示出为具有特定尺寸的字段。作为具体示例，尽管在专用向量友好指令格式700中数据元素宽度字段664被图示为一位字段，但是本公开不限于此(即，通用向量友好指令格式600构想数据元素宽度字段664的其他尺寸)。

通用向量友好指令格式600包括以下列出的按照图7A中图示的顺序的如下字段。

EVEX前缀(字节0-3)702——以四字节形式进行编码。

格式字段640(EVEX字节0，位[7:0])——第一字节(EVEX字节0)是格式字段640，并且它包含0x62(在本公开的一个实施例中，为用于区分向量友好指令格式的唯一值)。

第二－第四字节(EVEX字节1-3)包括提供专用能力的多个位字段。

REX字段705(EVEX字节1，位[7-5])——由EVEX.R位字段(EVEX字节1，位[7]–R)、EVEX.X位字段(EVEX字节1，位[6]–X)以及(657BEX字节1，位[5]–B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应的VEX位字段相同的功能，并且使用1补码的形式进行编码，即ZMM0被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx和bbb)进行编码，由此可通过对EVEX.R、EVEX.X和EVEX.B相加来形成Rrrr、Xxxx和Bbbb。

REX’字段610——这是REX’字段610的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段(EVEX字节1，位[4]–R’)。在本公开的一个实施例中，该位与以下指示的其他位一起以位反转的格式存储以(在公知x86的32位模式下)与BOUND指令进行区分，该BOUND指令的实操作码字节是62，但是在MOD R/M字段(在下文中描述)中不接受MOD字段中的值11；本公开的替代实施例不以反转的格式存储该指示的位以及以下其他指示的位。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.R’、EVEX.R以及来自其他字段的其他RRR来形成R’Rrrr。

操作码映射字段715(EVEX字节1，位[3:0]–mmmm)——其内容对隐含的前导操作码字节(0F、0F 38或0F 3)进行编码。

数据元素宽度字段664(EVEX字节2，位[7]–W)——由记号EVEX.W表示。EVEX.W用于定义数据类型(32位数据元素或64位数据元素)的粒度(尺寸)。

EVEX.vvvv 720(EVEX字节2，位[6:3]-vvvv)——EVEX.vvvv的作用可包括如下：1)EVEX.vvvv对以反转(1补码)形式指定的第一源寄存器操作数进行编码，并且对具有两个或更多个源操作数的指令有效；2)EVEX.vvvv对针对特定向量位移以1补码的形式指定的目的地寄存器操作数进行编码；或者3)EVEX.vvvv不对任何操作数进行编码，该字段被预留，并且应当包含1111b。由此，EVEX.vvvv字段720对以反转(1补码)的形式存储的第一源寄存器指定符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将指定符尺寸扩展到32个寄存器。

EVEX.U 668类字段(EVEX字节2，位[2]-U)——如果EVEX.U＝0，则它指示A类或EVEX.U0；如果EVEX.U＝1，则它指示B类或EVEX.U1。

前缀编码字段725(EVEX字节2，位[1:0]-pp)——提供了用于基础操作字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有压缩SIMD前缀的益处(EVEX前缀仅需要2位，而不是需要字节来表达SIMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前缀格式两者的SIMD前缀(66H、F2H、F3H)的传统SSE指令，将这些传统SIMD前缀编码成SIMD前缀编码字段；并且在运行时在被提供给解码器的PLA之前被扩展成传统SIMD前缀(因此，在无需修改的情况下，PLA既可执行传统格式的这些传统指令又可执行EVEX格式的这些传统指令)。虽然较新的指令可将EVEX前缀编码字段的内容直接用作操作码扩展，但是为了一致性，特定实施例以类似的方式扩展，但允许由这些传统SIMD前缀指定的不同含义。替代实施例可重新设计PLA以支持2位SIMD前缀编码，并且由此不需要扩展。

α字段652(EVEX字节3，位[7]–EH，也称为EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写掩码控制、以及EVEX.N；也以α图示)——如先前所述，该字段是针对上下文的。

β字段654(EVEX字节3，位[6:4]-SSS，也称为EVEX.s_2-0、EVEX.r_2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB，还以βββ图示)——如前所述，此字段是针对上下文的。

REX’字段610——这是REX’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.V’位字段(EVEX字节3，位[3]–V’)。该位以位反转的格式存储。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.vvvv来形成V’VVVV。

写掩码字段670(EVEX字节3，位[2:0]-kkk)——其内容指定写掩码寄存器中的寄存器的索引，如先前所述。在本公开的一个实施例中，特定值EVEX.kkk＝000具有暗示没有写掩码用于特定指令的特殊行为(这能以各种方式实现，包括使用硬连线到所有对象的写掩码或绕过掩码硬件的硬件来实现)。

实操作码字段730(字节4)还被称为操作码字节。操作码的一部分在该字段中被指定。

MOD R/M字段740(字节5)包括MOD字段742、Reg字段744和R/M字段746。如先前所述的，MOD字段742的内容将存储器访问操作和非存储器访问操作区分开。Reg字段744的作用可被归结为两种情形：对目的地寄存器操作数或源寄存器操作数进行编码；或者被视为操作码扩展，并且不用于对任何指令操作数进行编码。R/M字段746的作用可包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。

比例、索引、基址(SIB)字节(字节6)——如先前所述的，比例字段650的内容用于存储器地址生成。SIB.xxx 754和SIB.bbb 756——先前已经针对寄存器索引Xxxx和Bbbb提及了这些字段的内容。

位移字段662A(字节7-10)——当MOD字段742包含10时，字节7-10是位移字段662A，并且它与传统32位位移(disp32)一样地工作，并且以字节粒度工作。

位移因数字段662B(字节7)——当MOD字段742包含01时，字节7是位移因数字段662B。该字段的位置与以字节粒度工作的传统x86指令集8位位移(disp8)的位置相同。由于disp8是符号扩展的，因此它仅能在-128和127字节偏移之间寻址；在64字节高速缓存行的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8位；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段662B是disp8的重新解释；当使用位移因数字段662B时，通过将位移因数字段的内容乘以存储器操作数访问的尺寸(N)来确定实际位移。该类型的位移被称为disp8*N。这减小了平均指令长度(单个字节用于位移，但具有大得多的范围)。此类经压缩的位移基于有效位移是存储器访问的粒度的倍数的假设，并且由此地址偏移的冗余低阶位不需要被编码。换句话说，位移因数字段662B替代传统x86指令集8位位移。由此，位移因数字段662B以与x86指令集8位位移相同的方式被编码(因此，在ModRM/SIB编码规则中没有变化)，唯一的不同在于，将disp8超载至disp8*N。换句话说，在编码规则或编码长度方面没有变化，而仅在有硬件对位移值的解释方面有变化(这需要将位移按比例缩放存储器操作数的尺寸以获得字节式地址偏移)。立即数字段672如先前所述地操作。

完整操作码字段

图7B是图示根据本公开的一个实施例的构成完整操作码字段674的具有专用向量友好指令格式700的字段的框图。具体地，完整操作码字段674包括格式字段640、基础操作字段642和数据元素宽度(W)字段664。基础操作字段642包括前缀编码字段725、操作码映射字段715和实操作码字段730。

寄存器索引字段

图7C是图示根据本公开的一个实施例的构成寄存器索引字段644的具有专用向量友好指令格式700的字段的框图。具体地，寄存器索引字段644包括REX字段705、REX’字段710、MODR/M.reg字段744、MODR/M.r/m字段746、VVVV字段720、xxx字段754和bbb字段756。

扩充操作字段

图7D是图示根据本公开的一个实施例的构成扩充操作字段650的具有专用向量友好指令格式700的字段的框图。当类(U)字段668包含0时，它表明EVEX.U0(A类668A)；当它包含1时，它表明EVEX.U1(B类668B)。当U＝0且MOD字段742包含11(表明无存储器访问操作)时，α字段652(EVEX字节3，位[7]–EH)被解释为rs字段652A。当rs字段652A包含1(舍入652A.1)时，β字段654(EVEX字节3，位[6:4]–SSS)被解释为舍入控制字段654A。舍入控制字段654A包括一位SAE字段656和两位舍入操作字段658。当rs字段652A包含0(数据变换652A.2)时，β字段654(EVEX字节3，位[6:4]–SSS)被解释为三位数据变换字段654B。当U＝0且MOD字段742包含00、01或10(表明存储器访问操作)时，α字段652(EVEX字节3，位[7]–EH)被解释为驱逐提示(EH)字段652B，并且β字段654(EVEX字节3，位[6:4]–SSS)被解释为三位数据操纵字段654C。

当U＝1时，α字段652(EVEX字节3，位[7]–EH)被解释为写掩码控制(Z)字段652C。当U＝1且MOD字段742包含11(表明无存储器访问操作)时，β字段654的一部分(EVEX字节3，位[4]–S₀)被解释为RL字段657A；当它包含1(舍入657A.1)时，β字段654的其余部分(EVEX字节3，位[6-5]–S_2-1)被解释为舍入操作字段659A，而当RL字段657A包含0(VSIZE657.A2)时，β字段654的其余部分(EVEX字节3，位[6-5]-S_2-1)被解释为向量长度字段659B(EVEX字节3，位[6-5]–L_1-0)。当U＝1且MOD字段742包含00、01或10(表明存储器访问操作)时，β字段654(EVEX字节3，位[6:4]–SSS)被解释为向量长度字段659B(EVEX字节3，位[6-5]–L_1-0)和广播字段657B(EVEX字节3，位[4]–B)。

示例性寄存器架构

图8是根据本公开的一个实施例的寄存器架构800的框图。在所图示的实施例中，有32个512位宽的向量寄存器810；这些寄存器被引用为zmm0到zmm31。较低的16个zmm寄存器的较低阶256个位覆盖(overlay)在寄存器ymm0-16上。较低的16个zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。专用向量友好指令格式700对这些被覆盖的寄存器堆操作，如在以下表格中所图示。

换句话说，向量长度字段659B在最大长度与一个或多个其他较短长度之间进行选择，其中每一个此类较短长度是前一长度的一半，并且不具有向量长度字段659B的指令模板在最大向量长度上操作。此外，在一个实施例中，专用向量友好指令格式700的B类指令模板对紧缩或标量单/双精度浮点数据以及紧缩或标量整数数据操作。标量操作是对zmm/ymm/xmm寄存器中的最低阶数据元素位置执行的操作；取决于实施例，较高阶数据元素位置要么保持与在指令之前相同，要么归零。

写掩码寄存器815——在所图示的实施例中，存在8个写掩码寄存器(k0至k7)，每一写掩码寄存器的尺寸是64位。在替代实施例中，写掩码寄存器815的尺寸是16位。如先前所述，在本公开的一个实施例中，向量掩码寄存器k0无法用作写掩码；当将正常指示k0的编码用作写掩码时，它选择硬连线的写掩码0xFFFF，从而有效地禁止写掩码用于那条指令。

通用寄存器825——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用以对存储器操作数寻址。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。

标量浮点栈寄存器堆(x87栈)845，在其上面重叠了MMX紧缩整数平坦寄存器堆850——在所图示的实施例中，x87栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点操作的八元素栈；而使用MMX寄存器来对64位紧缩整数数据执行操作，以及为在MMX与XMM寄存器之间执行的一些操作保存操作数。

本公开的替代实施例可以使用更宽的或更窄的寄存器。另外，本公开的替代实施例可以使用更多、更少或不同的寄存器堆和寄存器。

示例性核架构、处理器和计算机架构

处理器核能以不同方式、出于不同的目的、在不同的处理器中实现。例如，此类核的实现可以包括：1)旨在用于通用计算的通用有序核；2)旨在用于通用计算的高性能通用乱序核；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：1)CPU，其包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用乱序核；以及2)协处理器，其包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核。此类不同的处理器导致不同的计算机系统架构，这些计算机系统架构可包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但在分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况下，此类协处理器有时被称为专用逻辑或被称为专用核，该专用逻辑诸如，集成图形和/或科学(吞吐量)逻辑)；以及4)芯片上系统，其可以将所描述的CPU(有时被称为(多个)应用核或(多个)应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上。接着描述示例性核架构，随后描述示例性处理器和计算机架构。

示例性核架构

有序和乱序核框图

图9A是图示根据本公开的各实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线的框图。图9B是示出根据本公开的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核的框图。图9A-图9B中的实线框图示有序流水线和有序核，而虚线框的任选增加图示寄存器重命名的、乱序发布/执行流水线和核。考虑到有序方面是乱序方面的子集，将描述乱序方面。

在图9A中，处理器流水线900包括取出级902、长度解码级904、解码级906、分配级908、重命名级910、调度(也被称为分派或发布)级912、寄存器读取/存储器读取级914、执行级916、写回/存储器写入级918、异常处置级922和提交级924。

图9B示出处理器核990，该处理器核990包括前端单元930，该前端单元930耦合到执行引擎单元950，并且前端单元930和执行引擎单元950两者都耦合到存储器单元970。核990可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW)核、或混合或替代的核类型。作为又一选项，核990可以是专用核，诸如例如，网络或通信核、压缩引擎、协处理器核、通用计算图形处理单元(GPGPU)核、图形核，等等。

前端单元930包括分支预测单元932，该分支预测单元932耦合到指令高速缓存单元934，该指令高速缓存单元934耦合到指令转换后备缓冲器(TLB)936，该指令转换后备缓冲器936耦合到指令取出单元938，该指令取出单元938耦合到解码单元940。解码单元940(或解码器或解码单元)可对指令(例如，宏指令)解码，并且生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元940可使用各种不同的机制来实现。合适机制的示例包括但不限于，查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。在一个实施例中，核990包括存储用于某些宏指令的微代码的微代码ROM或其他介质(例如，在解码单元940中，或以其他方式在前端单元930内)。解码单元940耦合到执行引擎单元950中的重命名/分配器单元952。

执行引擎单元950包括重命名/分配器单元952，该重命名/分配器单元952耦合到引退单元954和一个或多个调度器单元的集合956。(多个)调度器单元956表示任何数量的不同调度器，包括预留站、中央指令窗等。(多个)调度器单元956耦合到(多个)物理寄存器堆单元958。(多个)物理寄存器堆单元958中的每一个物理寄存器堆单元表示一个或多个物理寄存器堆，其中不同的物理寄存器堆存储一种或多种不同的数据类型，诸如，标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点，状态(例如，作为要执行的下一条指令的地址的指令指针)等等。在一个实施例中，(多个)物理寄存器堆单元958包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器和通用寄存器。(多个)物理寄存器堆单元958由引退单元954重叠，以图示可实现寄存器重命名和乱序执行的各种方式(例如，使用(多个)重排序缓冲器和(多个)引退寄存器堆；使用(多个)未来文件、(多个)历史缓冲器、(多个)引退寄存器堆；使用寄存器映射和寄存器池，等等)。引退单元954和(多个)物理寄存器堆单元958耦合到(多个)执行集群960。(多个)执行集群960包括一个或多个执行单元的集合962以及一个或多个存储器访问单元的集合964。执行单元962可执行各种操作(例如，移位、加法、减法、乘法)并可对各种数据类型(例如，标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点)执行。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但是其他实施例可包括仅一个执行单元或全都执行所有功能的多个执行单元。(多个)调度器单元956、(多个)物理寄存器堆单元958和(多个)执行集群960示出为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的流水线(例如，标量整数流水线、标量浮点/紧缩整数/紧缩浮点/向量整数/向量浮点流水线，和/或各自具有其自身的调度器单元、(多个)物理寄存器堆单元和/或执行集群的存储器访问流水线——并且在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行集群具有(多个)存储器访问单元964的某些实施例)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以是乱序发布/执行，并且其余流水线可以是有序的。

存储器访问单元的集合964耦合到存储器单元970，该存储器单元970包括数据TLB单元972，该数据TLB单元972耦合到数据高速缓存单元974，该数据高速缓存单元974耦合到第二级(L2)高速缓存单元976。在一个示例性实施例中，存储器访问单元964可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合到存储器单元970中的数据TLB单元972。指令高速缓存单元934还耦合到存储器单元970中的第二级(L2)高速缓存单元976。L2高速缓存单元976耦合到一个或多个其他级别的高速缓存，并最终耦合到主存储器。

在某些实施例中，预取电路978被包括以预取数据，从而例如预测访问地址并将用于那些地址的数据(例如，从存储器980)带入一个或多个高速缓存中。

作为示例，示例性寄存器重命名的乱序发布/执行核架构可如下所述地实现流水线900：1)指令取出938执行取出级902和长度解码级904；2)解码单元940执行解码级906；3)重命名/分配器单元952执行分配级908和重命名级910；4)(多个)调度器单元956执行调度级912；5)(多个)物理寄存器堆单元958和存储器单元970执行寄存器读取/存储器读取级914；执行集群960执行执行级916；6)存储器单元970和(多个)物理寄存器堆单元958执行写回/存储器写入级918；7)各单元可牵涉到异常处置级922；以及8)引退单元954和(多个)物理寄存器堆单元958执行提交级924。

核990可支持一个或多个指令集(例如，x86指令集(具有已与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集(具有诸如NEON的任选的附加扩展))，其中包括本文中描述的(多条)指令。在一个实施例中，核990包括用于支持紧缩数据指令集扩展(例如，AVX1、AVX2)的逻辑，由此允许使用紧缩数据来执行由许多多媒体应用使用的操作。

应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，各种方式包括时分多线程化、同时多线程化(其中单个物理核为物理核正在同时多线程化的线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后的诸如

超线程化技术中的同时多线程化)。

尽管在乱序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所图示的处理器的实施例还包括分开的指令和数据高速缓存单元934/974以及共享的L2高速缓存单元976，但是替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如，第一级(L1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。

具体的示例性有序核架构

图10A-图10B图示更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块(包括相同类型和/或不同类型的其他核)中的一个逻辑块。取决于应用，逻辑块通过高带宽互连网络(例如，环形网络)与一些固定的功能逻辑、存储器I/O接口和其他必要的I/O逻辑进行通信。

图10A是根据本公开的实施例的单个处理器核以及它至管芯上互连网络1002的连接及其第二级(L2)高速缓存的本地子集1004的框图。在一个实施例中，指令解码单元1000支持具有紧缩数据指令集扩展的x86指令集。L1高速缓存1006允许对进入标量和向量单元中的、对高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元1008和向量单元1010使用分开的寄存器集合(分别为标量寄存器1012和向量寄存器1014)，并且在这些寄存器之间传输的数据被写入到存储器，并随后从第一级(L1)高速缓存1006读回，但是本公开的替代实施例可以使用不同的方法(例如，使用单个寄存器集合或包括允许数据在这两个寄存器堆之间传输而无需被写入和读回的通信路径)。

L2高速缓存的本地子集1004是全局L2高速缓存的一部分，该全局L2高速缓存被划分成多个分开的本地子集，每个处理器核一个本地子集。每个处理器核具有到其自身的L2高速缓存的本地子集1004的直接访问路径。由处理器核读取的数据被存储在其L2高速缓存子集1004中，并且可以与其他处理器核访问其自身的本地L2高速缓存子集并行地被快速访问。由处理器核写入的数据被存储在其自身的L2高速缓存子集1004中，并在必要的情况下从其他子集转储清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、L2高速缓存和其他逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1012位宽。

图10B是根据本公开的实施例的图10A中的处理器核的一部分的展开图。图10B包括L1高速缓存1004的L1数据高速缓存1006A部分，以及关于向量单元1010和向量寄存器1014的更多细节。具体地，向量单元1010是16宽向量处理单元(VPU)(见16宽ALU 1028)，该单元执行整数、单精度浮点以及双精度浮点指令中的一个或多个。该VPU通过混合单元1020支持对寄存器输入的混合，通过数值转换单元1022A-B支持数值转换，并且通过复制单元1024支持对存储器输入的复制。写掩码寄存器1026允许掩蔽所得的向量写入。

图11是根据本公开的实施例的可具有多于一个的核、可具有集成存储器控制器、以及可具有集成图形器件的处理器1100的框图。图11中的实线框图示具有单个核1102A、系统代理1110、一个或多个总线控制器单元的集合1116的处理器1100，而虚线框的任选增加图示具有多个核1102A-N、系统代理单元1110中的一个或多个集成存储器控制器单元的集合1114以及专用逻辑1108的替代处理器1100。

因此，处理器1100的不同实现可包括：1)CPU，其中专用逻辑1108是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核1102A-N是一个或多个通用核(例如，通用有序核、通用乱序核、这两者的组合)；2)协处理器，其中核1102A-N是旨在主要用于图形和/或科学(吞吐量)的大量专用核；以及3)协处理器，其中核1102A-N是大量通用有序核。因此，处理器1100可以是通用处理器、协处理器或专用处理器，诸如例如，网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、嵌入式处理器，等等。该处理器可以被实现在一个或多个芯片上。处理器1100可以是一个或多个基板的一部分，和/或可使用多种工艺技术(诸如例如，BiCMOS、CMOS、或NMOS)中的任何技术被实现在一个或多个基板上。

存储器层次结构包括核内的一个或多个级别的高速缓存、一个或多个共享高速缓存单元的集合1106、以及耦合到集成存储器控制器单元的集合1114的外部存储器(未示出)。共享高速缓存单元的集合1106可包括一个或多个中间级别的高速缓存，诸如，第二级(L2)、第三级(L3)、第四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)和/或以上各项的组合。虽然在一个实施例中，基于环的互连单元1112将集成图形逻辑1108、共享高速缓存单元的集合1106以及系统代理单元1110/(多个)集成存储器控制器单元1114互连，但是替代实施例可使用任何数量的公知技术来互连此类单元。在一个实施例中，在一个或多个高速缓存单元1106与核1102A-N之间维持一致性。

在一些实施例中，一个或多个核1102A-N能够实现多线程化。系统代理1110包括协调和操作核1102A-N的那些部件。系统代理单元1110可包括例如功率控制单元(PCU)和显示单元。PCU可以是对核1102A-N以及集成图形逻辑1108的功率状态进行调节所需的逻辑和部件，或可包括这些逻辑和部件。显示单元用于驱动一个或多个外部连接的显示器。

核1102A-N在架构指令集方面可以是同构的或异构的；即，核1102A-N中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或不同的指令集。

示例性计算机架构

图12-图15是示例性计算机架构的框图。本领域中已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包含如本文中所公开的处理器和/或其他执行逻辑的各种各样的系统或电子设备一般都是合适的。

现在参考图12，所示出的是根据本公开一个实施例的系统1200的框图。系统1200可以包括一个或多个处理器1210、1215，这些处理器耦合到控制器中枢1220。在一个实施例中，控制器中枢1220包括图形存储器控制器中枢(GMCH)1290和输入/输出中枢(IOH)1250(其可以在分开的芯片上)；GMCH 1290包括存储器和图形控制器，存储器1240和协处理器1245耦合到该存储器和图形控制器；IOH 1250将输入/输出(I/O)设备1260耦合到GMCH1290。或者，存储器和图形控制器中的一个或这两者被集成在(如本文中所描述的)处理器内，存储器1240和协处理器1245直接耦合到处理器1210，并且控制器中枢1220与IOH 1250处于单个芯片中。存储器1240可包括管理程序(例如，操作系统)代码和/或用户代码1240A，例如用于存储代码，该代码当被执行时使处理器执行本公开的任何方法。

附加的处理器1215的任选性在图12中通过虚线来表示。每一处理器1210、1215可包括本文中描述的处理核中的一个或多个，并且可以是处理器1100的某一版本。

存储器1240可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者的组合。对于至少一个实施例，控制器中枢1220经由诸如前端总线(FSB)之类的多分支总线、诸如快速路径互连(QPI)之类的点对点接口、或者类似的连接1295来与(多个)处理器1210、1215进行通信。

在一个实施例中，协处理器1245是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。在一个实施例中，控制器中枢1220可以包括集成图形加速器。

在物理资源1210、1215之间可以存在包括架构、微架构、热、功耗特性等一系列品质度量方面的各种差异。

在一个实施例中，处理器1210执行控制一般类型的数据处理操作的指令。嵌入在这些指令内的可以是协处理器指令。处理器1210将这些协处理器指令识别为具有应当由附连的协处理器1245执行的类型。因此，处理器1210在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器1245。(多个)协处理器1245接受并执行所接收的协处理器指令。

现在参见图13，所示出的是根据本公开的实施例的第一更具体的示例性系统1300的框图。如图13中所示，多处理器系统1300是点对点互连系统，并且包括经由点对点互连1350耦合的第一处理器1370和第二处理器1380。处理器1370和1380中的每一个都可以是处理器1100的某一版本。在本公开的一个实施例中，处理器1370和1380分别是处理器1210和1215，而协处理器1338是协处理器1245。在另一实施例中，处理器1370和1380分别是处理器1210和协处理器1245。

处理器1370和1380示出为分别包括集成存储器控制器(IMC)单元1372和1382。处理器1370还包括作为其总线控制器单元的一部分的点对点(P-P)接口1376和1378；类似地，第二处理器1380包括P-P接口1386和1388。处理器1370、1380可以经由使用点对点(P-P)接口电路1378、1388的P-P接口1350来交换信息。如图13中所示，IMC 1372和1382将处理器耦合到相应的存储器，即存储器1332和存储器1334，这些存储器可以是本地附连到相应处理器的主存储器的部分。

处理器1370、1380可各自经由使用点对点接口电路1376、1394、1386、1398的各个P-P接口1352、1354来与芯片组1390交换信息。芯片组1390可以任选地经由高性能接口1339来与协处理器1338交换信息。在一个实施例中，协处理器1338是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。

共享高速缓存(未示出)可被包括在任一处理器中，或在这两个处理器的外部但经由P-P互连与这些处理器连接，使得如果处理器被置于低功率模式，则任一个或这两个处理器的本地高速缓存信息可被存储在共享高速缓存中。

芯片组1390可以经由接口1396耦合到第一总线1316。在一个实施例中，第一总线1316可以是外围部件互连(PCI)总线或诸如PCI快速总线或另一第三代I/O互连总线之类的总线，但是本公开的范围不限于此。

如图13中所示，各种I/O设备1314可连同总线桥1318一起耦合到第一总线1316，该总线桥1318将第一总线1316耦合到第二总线1320。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU、加速器(诸如例如，图形加速器或数字信号处理(DSP)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器1315耦合到第一总线1316。在一个实施例中，第二总线1320可以是低引脚数(LPC)总线。在一个实施例中，各种设备可耦合到第二总线1320，这些设备包括例如键盘和/或鼠标1322、通信设备1327以及存储单元1328，该存储单元1328诸如可包括指令/代码和数据1330的盘驱动器或者其他大容量存储设备。此外，音频I/O 1324可以被耦合到第二总线1320。注意，其他架构是可能的。例如，代替图13的点对点架构，系统可以实现多分支总线或其他此类架构。

现在参考图14，示出的是根据本公开的实施例的第二更具体的示例性系统1400的框图。图13和图14中的类似元件使用类似的附图标记，并且从图14中省略了图13的某些方面以避免混淆图14的其他方面。

图14图示处理器1370、1380可分别包括集成存储器和I/O控制逻辑(“CL”)1372和1382。因此，CL 1372、1382包括集成存储器控制器单元，并包括I/O控制逻辑。图14图示不仅存储器1332、1334耦合到CL 1372、1382，而且I/O设备1414也耦合到控制逻辑1372、1382。传统I/O设备1415被耦合到芯片组1390。

现在参考图15，示出的是根据本公开的实施例的SoC 1500的框图。图11中的类似要素使用类似的附图标记。另外，虚线框是更先进的SoC上的任选的特征。在图15中，(多个)互连单元1502被耦合到：应用处理器1510，其包括一个或多个核的集合1102A-N以及(多个)共享高速缓存单元1106；系统代理单元1110；(多个)总线控制器单元1116；(多个)集成存储器控制器单元1114；一个或多个协处理器的集合1520，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元1530；直接存储器访问(DMA)单元1532；以及用于耦合到一个或多个外部显示器的显示单元1540。在一个实施例中，(多个)协处理器1520包括专用处理器，诸如例如，网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器，等等。

本文公开的(例如，机制的)各实施例可以被实现在硬件、软件、固件或此类实现方式的组合中。本公开的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。

可将程序代码(诸如，图13中图示的代码1330)应用于输入指令，以执行本文中描述的功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有处理器的任何系统，该处理器诸如例如，数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器。

程序代码可以用高级的面向过程的编程语言或面向对象的编程语言来实现，以便与处理系统通信。如果需要，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定的编程语言的范围。在任何情况下，该语言可以是编译语言或解释语言。

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，该指令表示处理器中的各种逻辑，该指令在被机器读取时使得该机器制造用于执行本文中所述的技术的逻辑。被称为“IP核”的此类表示可以被存储在有形的机器可读介质上，并可被供应给各个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。

此类机器可读存储介质可以包括但不限于通过机器或设备制造或形成的制品的非暂态、有形布置，其包括存储介质，诸如硬盘；任何其他类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、可重写紧致盘(CD-RW)以及磁光盘；半导体器件，诸如，只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其他类型的介质。

因此，本公开的实施例还包括非暂态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。

仿真(包括二进制变换、代码变形等)

在一些情况下，指令转换器可用于将指令从源指令集转换至目标指令集。例如，指令转换器可以将指令变换(例如，使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其他方式转换成要由核处理的一条或多条其他指令。指令转换器可以用软件、硬件、固件、或其组合来实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。图16是根据本公开的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所图示的实施例中，指令转换器是软件指令转换器，但替代地，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图16示出可使用x86编译器1604来编译高级语言1602形式的程序，以生成可由具有至少一个x86指令集核的处理器1616原生执行的x86二进制代码1606。具有至少一个x86指令集核的处理器1616表示通过兼容地执行或以其他方式处理以下各项来执行与具有至少一个x86指令集核的

处理器基本相同的功能的任何处理器：1)

指令集核的指令集的实质部分，或2)目标为在具有至少一个x86指令集核的

处理器上运行以便取得与具有至少一个x86指令集核的

处理器基本相同的结果的应用或其他软件的目标代码版本。x86编译器1604表示可操作用于生成x86二进制代码1606(例如，目标代码)的编译器，该二进制代码可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器1616上执行。类似地，图16示出可以使用替代的指令集编译器1608来编译高级语言1602形式的程序，以生成可以由不具有至少一个x86指令集核的处理器1614(例如，具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代的指令集二进制代码1610。指令转换器1612用于将x86二进制代码1606转换成可以由不具有x86指令集核的处理器1614原生执行的代码。该转换后的代码不大可能与替代的指令集二进制代码1610相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作，并且由来自替代指令集的指令构成。因此，指令转换器1612通过仿真、模拟或任何其他过程来表示允许不具有x86指令集处理器或核的处理器或其他电子设备执行x86二进制代码1606的软件、固件、硬件或其组合。

Claims (24)

1.一种装置，包括：

解码器电路，用于将单条紧缩数据指令解码为仅第一微操作和第二微操作；

紧缩数据执行电路，用于执行所述第一微操作和所述第二微操作；以及

预留站电路，耦合在所述解码器电路与所述紧缩数据执行电路之间，所述预留站电路包括用于所述第一微操作的第一预留站条目和用于所述第二微操作的第二预留站条目，所述第一预留站条目用于存储指示三个或更多个输入源和第一目的地的第一组字段，所述第二预留站条目用于存储指示三个或更多个输入源和第二目的地的第二组字段。

2.如权利要求1所述的装置，其中，所述单条紧缩数据指令包括各自比所述紧缩数据执行电路的数据路径宽度、所述第一微操作的三个或更多个输入源、和所述第二微操作的三个或更多个输入源更宽的第一源寄存器、第二源寄存器和第三源寄存器。

3.如权利要求1所述的装置，其中，所述预留站电路用于响应于所述第一微操作的所有三个或更多个输入源准备好执行而分派所述第一微操作以供所述紧缩数据执行电路执行。

4.如权利要求3所述的装置，其中，所述第一微操作的执行将三个或更多个输入源中的至少一个输入源复制到所述第一目的地。

5.如权利要求4所述的装置，其中，所述第二微操作的三个或更多个输入源中的一个输入源包括所述第一目的地，并且所述预留站电路用于响应于所述第二微操作的所有三个或更多个输入源准备好执行而分派所述第二微操作以供所述紧缩数据执行电路执行。

6.如权利要求1所述的装置，其中，所述第二微操作的执行对来自所述第一微操作的三个或更多个输入源中的两个输入源的紧缩数据值和来自所述第二微操作的三个或更多个输入源的紧缩数据值执行操作。

7.如权利要求6所述的装置，其中，用于所述第二微操作的所述第二预留站条目用于存储所述第二组字段以进一步指示存储所述第一微操作的三个或更多个输入源中的所述两个输入源的一个或多个寄存器，并且所述预留站电路不用于跟踪所述一个或多个寄存器以确定所述第一微操作的三个或更多个输入源中的所述两个输入源是否准备好执行。

8.如权利要求1-7中任一项所述的装置，其中，用于所述第二微操作的所述第二预留站条目用于存储所述第二组字段，所述第二组字段进一步指示指向所述第一预留站条目的指针，并且所述预留站电路用于响应于所述第二微操作的执行而对用于所述第一微操作的所述第一预留站条目和用于所述第二微操作的所述第二预留站条目解除分配。

9.一种方法，包括：

利用处理器的解码器电路将单条紧缩数据指令解码为仅第一微操作和第二微操作，所述处理器包括耦合在所述解码器电路与紧缩数据执行电路之间的预留站电路；

为所述第一微操作分配所述预留站电路中的第一预留站条目，所述第一预留站条目具有指示三个或更多个输入源和第一目的地的第一组字段；

为所述第二微操作分配所述预留站电路中的第二预留站条目，所述第二预留站条目具有指示三个或更多个输入源和第二目的地的第二组字段；以及

利用所述处理器的所述紧缩数据执行电路执行来自所述预留站电路的所述第一微操作和所述第二微操作。

10.如权利要求9所述的方法，其中，所述单条紧缩数据指令包括各自比所述紧缩数据执行电路的数据路径宽度、所述第一微操作的三个或更多个输入源、和所述第二微操作的三个或更多个输入源更宽的第一源寄存器、第二源寄存器和第三源寄存器。

11.如权利要求9所述的方法，进一步包括：由所述预留站电路响应于所述第一微操作的所有三个或更多个输入源准备好执行而分派所述第一微操作以供所述紧缩数据执行电路执行。

12.如权利要求11所述的方法，其中，所述第一微操作的执行将三个或更多个输入源中的至少一个输入源复制到所述第一目的地。

13.如权利要求12所述的方法，其中，所述第二微操作的三个或更多个输入源中的一个输入源包括所述第一目的地，并且所述方法进一步包括：由所述预留站电路响应于所述第二微操作的所有三个或更多个输入源准备好执行而分派所述第二微操作以供所述紧缩数据执行电路执行。

14.如权利要求9所述的方法，其中，所述第二微操作的执行对来自所述第一微操作的三个或更多个输入源中的两个输入源的紧缩数据值和来自所述第二微操作的三个或更多个输入源的紧缩数据值执行操作。

15.如权利要求14所述的方法，其中，所述第二组字段进一步指示存储所述第一微操作的三个或更多个输入源中的所述两个输入源的一个或多个寄存器，并且所述方法进一步包括：不由所述预留站电路跟踪所述一个或多个寄存器以确定所述第一微操作的三个或更多个输入源中的所述两个输入源是否准备好执行。

16.如权利要求9-15中任一项所述的方法，其中，所述第二组字段进一步指示指向所述第一预留站条目的指针，并且所述方法进一步包括：由所述预留站电路响应于所述第二微操作的执行而对用于所述第一微操作的所述第一预留站条目和用于所述第二微操作的所述第二预留站条目解除分配。

17.一种装置，包括：

解码器电路，用于将单条紧缩数据指令解码为仅第一微操作和第二微操作；

第一紧缩数据执行电路，用于执行所述第一微操作；

第二紧缩数据执行电路，用于执行所述第二微操作；以及

预留站电路，耦合在所述解码器电路、与所述第一紧缩数据执行电路和所述第二紧缩数据执行电路之间，所述预留站电路包括用于所述第一微操作的第一预留站条目和用于所述第二微操作的第二预留站条目，所述第一预留站条目用于存储指示三个或更多个输入源和第一目的地的第一组字段，所述第二预留站条目用于存储指示三个或更多个输入源和第二目的地的第二组字段。

18.如权利要求17所述的装置，其中，所述单条紧缩数据指令包括各自比所述第一紧缩数据执行电路和所述第二紧缩数据执行电路的数据路径宽度、所述第一微操作的三个或更多个输入源、和所述第二微操作的三个或更多个输入源更宽的第一源寄存器、第二源寄存器和第三源寄存器。

19.如权利要求17所述的装置，其中，所述预留站电路用于响应于所述第一微操作的所有三个或更多个输入源准备好执行而分派所述第一微操作以供所述第一紧缩数据执行电路执行。

20.如权利要求19所述的装置，其中，所述第一微操作的执行将三个或更多个输入源中的至少一个输入源复制到所述第一目的地。

21.如权利要求20所述的装置，其中，所述第二微操作的三个或更多个输入源中的一个输入源包括所述第一目的地，并且所述预留站电路用于响应于所述第二微操作的所有三个或更多个输入源准备好执行而分派所述第二微操作以供所述第二紧缩数据执行电路执行。

22.如权利要求17所述的装置，其中，所述第二微操作的执行对来自所述第一微操作的三个或更多个输入源中的两个输入源的紧缩数据值和来自所述第二微操作的三个或更多个输入源的紧缩数据值执行操作。

23.如权利要求22所述的装置，其中，用于所述第二微操作的所述第二预留站条目用于存储所述第二组字段以进一步指示存储所述第一微操作的三个或更多个输入源中的所述两个输入源的一个或多个寄存器，并且所述预留站电路不用于跟踪所述一个或多个寄存器以确定所述第一微操作的三个或更多个输入源中的所述两个输入源是否准备好执行。

24.如权利要求17-23中任一项所述的装置，其中，用于所述第二微操作的所述第二预留站条目用于存储所述第二组字段，所述第二组字段进一步指示指向所述第一预留站条目的指针，并且所述预留站电路用于响应于所述第二微操作的执行而对用于所述第一微操作的所述第一预留站条目和用于所述第二微操作的所述第二预留站条目解除分配。

Images