CN114665866B - 一种自时钟异步计数器 - Google Patents
一种自时钟异步计数器 Download PDFInfo
- Publication number
- CN114665866B CN114665866B CN202210366033.2A CN202210366033A CN114665866B CN 114665866 B CN114665866 B CN 114665866B CN 202210366033 A CN202210366033 A CN 202210366033A CN 114665866 B CN114665866 B CN 114665866B
- Authority
- CN
- China
- Prior art keywords
- gate
- input end
- output end
- handshake signal
- link
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000005070 sampling Methods 0.000 claims abstract description 17
- 230000001360 synchronised effect Effects 0.000 abstract description 9
- 230000010355 oscillation Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/58—Gating or clocking signals not applied to all stages, i.e. asynchronous counters
Landscapes
- Information Transfer Systems (AREA)
- Communication Control (AREA)
Abstract
本发明涉及一种自时钟异步计数器,属于计数器领域,通过采样时钟clk控制震荡环路的通断来实现计数器按照采样时钟的频率计数。当配置计数器NUM的Link为满时,计数器开始计数,Link寄存器控制模块CNT和ADD间形成环路,当计数寄存器CNT的值大于等于配置数时,Link寄存器控制模块CNT和ADD间的环路断开,Link寄存器控制模块CNT和CLEAR间的环路开启,同时数据选择器MUX选择0为输入,使得计数寄存器经过一个时钟周期清零。本发明利用Link‑joint自时钟结构对数据捆绑,实现对计数器内部寄存器的控制,完成不需要同步时钟信号控制的具有标准时钟信号采样和计数的自时钟异步计数器。
Description
技术领域
本发明涉及计数器技术领域,特别是涉及一种自时钟异步计数器。
背景技术
计数器在电路的控制电路设计中应用广泛。同步计数器可以对被测量累计值进行计数,能够大大提高计数器工作频率。但是现有的同步计数器通过单一外部时钟信号控制,设计中时钟周期必须保证组合逻辑最长延时路径的时序要求,而且时钟信号受时钟抖动和倾斜影响较大,较难与其它时钟域的系统兼容。
发明内容
本发明的目的是提供一种自时钟异步计数器,利用Link-joint自时钟结构对数据捆绑,实现对计数器内部寄存器的控制,完成不需要同步时钟信号控制的具有标准时钟信号采样和计数的自时钟异步计数器。
为实现上述目的,本发明提供了如下方案:
一种自时钟异步计数器,所述自时钟异步计数器包括:
Link寄存器控制模块CLK,Fill_clk握手信号输入端与采样时钟clk连接,Drain_clk握手信号输入端与Link互联模块Joint1的第一输出端连接,Full_clk握手信号输出端与Link互联模块Joint1的第一输入端连接;
Link寄存器控制模块NUM,Fill_num握手信号输入端作为配置数握手信号的输入端,Drain_num握手信号输入端与Link互联模块Joint1的第二输出端连接,Empty_num握手信号输出端作为配置数握手信号的输出端,Full_num握手信号输出端与Link互联模块Joint1的第二输入端连接;
Link寄存器控制模块CNT,Fill_cnt握手信号输入端与Link互联模块Joint1的第一输出端连接,Drain_cnt握手信号输入端与Link互联模块Joint2的第一输出端连接,Empty_cnt握手信号输出端与Link互联模块Joint1的第三输入端连接,Full_cnt握手信号输出端与Link互联模块Joint2的第一输入端连接,控制时钟输出端与计数寄存器的控制时钟输入端连接;
计数寄存器,数据输入端与计数清零判定模块的输出端连接,计数寄存器的数据输出端分别与计数清零判定模块的第一输入端和归零判定模块EQZ的数据输入端连接;计数清零判定模块的第二输入端输入配置数;
Link寄存器控制模块ADD,Fill_add握手信号输入端与Link互联模块Joint2的第二输出端连接,Drain_add握手信号输入端与Link互联模块Joint1的第三输出端连接,Empty_add握手信号输出端与Link互联模块Joint2的第二输入端连接,Full_add握手信号输出端与Link互联模块Joint1的第四输入端连接;
Link寄存器控制模块CLEAR,Fill_clear握手信号输入端与Link互联模块Joint2的第三输出端连接,Drain_clear握手信号输入端与Link互联模块Joint1的第二输出端连接,Empty_clear握手信号输出端与Link互联模块Joint2的第三输入端连接,Full_clear握手信号输出端与Link互联模块Joint1的第五输入端连接;
归零判定模块EQZ,数据输出端与Link互联模块Joint2的第四输入端连接。
可选的,所述Link互联模块Joint1包括:与门(1)、与门(2)、与门(3)、与门(4)、与门(6)、与门(7)、与门(8)和或门(5);
与门(1)的第一输入端和Link寄存器控制模块NUM的Full_num握手信号输出端连接,与门(1)的第二输入端和Link寄存器控制模块CLEAR的Full_clear握手信号输出端连接,与门(1)的输出端和与门(2)的第一输入端连接;
与门(2)的第二输入端和Link寄存器控制模块CNT的Empty_cnt握手信号输出端连接,与门(2)的输出端和或门(5)的第一输入端连接;
与门(3)的第一输入端和Link寄存器控制模块ADD的Full_add握手信号输出端连接,与门(3)的第二输入端和与门(8)的输出端连接,与门(3)的输出端和Link寄存器控制模块ADD的Drain_add握手信号输入端连接;
与门(4)的第一输入端和与门(8)的输出端连接,与门(4)的第二输入端和与门(2)的输出端连接,与门(4)的输出端和Link寄存器控制模块CLEAR的Drain_num握手信号输入端连接;
或门(5)的第二输入端和Link寄存器控制模块ADD的Full_add握手信号输出端连接,或门(5)的输出端和与门(6)的第一输入端连接;
与门(6)的第二输入端和Link寄存器控制模块CNT的Empty_cnt握手信号输出端连接,与门(6)的输出端和与门(7)的第一输入端连接;
与门(7)的第二输入端和Link寄存器控制模块CLK的Full_clk握手信号输出端连接,与门(7)的输出端和与门(8)的第一输入端连接;
与门(8)的第二输入端和Link寄存器控制模块CNT的Empty_cnt握手信号输出端连接,与门(8)的输出端还分别与Link寄存器控制模块CLK的Drain_clk握手信号输入端和Link寄存器控制模块CNT的Fill_cnt握手信号输入端连接。
可选的,所述自时钟异步计数器还包括:Link寄存器控制模块END;
Link寄存器控制模块END的Fill_end握手信号输入端与Link互联模块Joint2的第三输出端连接,Drain_end握手信号输入端输入Drain_end握手信号,Empty_end握手信号输出端与Link互联模块Joint2的第五输入端连接,Full_end握手信号输出端输出Full_end握手信号。
可选的,所述Link互联模块Joint2包括:或门(9)、与门(10)、与门(11)、非门(12)、与门(13)、与门(14)、与门(15)和与门(16);
或门(9)的第一输入端和与门(10)的输出端连接,或门(9)的第二输入端和与门(15)的输出端连接,或门(9)的输出端和Link寄存器控制模块CNT的Drain_cnt握手信号输入端连接;
与门(10)的第一输入端和Link寄存器控制模块CNT的Full_cnt握手信号输出端连接,与门(10)的第二输入端和非门(12)的输出端连接,与门(10)的第三输入端和Link寄存器控制模块ADD的Empty_add握手信号输出端连接,与门(10)的输出端还和与门(13)的第一输入端连接;
与门(11)的第一输入端和Link寄存器控制模块CNT的Full_cnt握手信号输出端连接,与门(11)的第二输入端和归零判定模块EQZ的数据输出端连接,与门(11)的第三输入端和与门(16)的输出端连接,与门(11)的输出端和与门(14)的第一输入端连接;
非门(12)的输入端和归零判定模块EQZ的数据输出端连接;
与门(13)的第二输入端和Link寄存器控制模块ADD的Empty_add握手信号输出端连接,与门(13)的输出端和Link寄存器控制模块ADD的Fill_add握手信号输入端连接;
与门(14)的第二输入端和与门(16)的输出端连接,与门(14)的输出端和与门(15)的第一输入端连接;
与门(15)的第二输入端和与门(16)的输出端连接,与门(15)的输出端还分别与Link寄存器控制模块CLEAR的Fill_clear握手信号输入端和Link寄存器控制模块END的Fill_end握手信号输入端连接;
与门(16)的第一输入端和Link寄存器控制模块CLEAR的Empty_clear握手信号输出端连接,与门(16)的第二输入端和Link寄存器控制模块END的Empty_end握手信号输出端连接。
可选的,所述自时钟异步计数器还包括:配置数寄存器;
配置数寄存器的控制时钟输入端与Link寄存器控制模块NUM的控制时钟输出端连接,配置数寄存器的数据输入端作为配置数的输入端口,配置数寄存器的数据输出端与计数清零判定模块的第二输入端连接。
可选的,所述计数清零判定模块包括:累加器INC、比较器COMPARE和数据选择器MUX;
累加器INC的输入端与计数寄存器的数据输出端连接,累加器INC的输出端分别与比较器COMPARE的第一输入端和数据选择器MUX的第一数据输入端连接;
比较器COMPARE的第二输入端和配置数寄存器的数据输出端连接,比较器COMPARE的标志信号输出端与数据选择器MUX的标志信号输入端连接;
数据选择器MUX的第二数据输入端输入零,数据选择器MUX的输出端与计数寄存器的数据输入端连接。
可选的,所述自时钟异步计数器还包括:与门(17);
与门(17)的第一输入端作为采样时钟clk的输入端,与门(17)的第二输入端与Link寄存器控制模块CLK的Empty_clk握手信号输出端连接,与门(17)的输出端与Link寄存器控制模块CLK的Fill_clk握手信号输入端连接。
根据本发明提供的具体实施例,本发明公开了以下技术效果:
本发明的目的是提供公开一种自时钟异步计数器,Link寄存器控制模块CLK判断采样时钟的有效性,Link寄存器控制模块NUM判断配置数的有效性,Link寄存器控制模块CNT和CLEAR或ADD间构成震荡环路,通过采样时钟clk控制震荡环路的通断来实现计数器按照采样时钟的频率计数。当配置计数器NUM的Link为满时,计数器开始计数,Link寄存器控制模块CNT和ADD间形成环路,当计数寄存器CNT的值大于等于配置数时,Link寄存器控制模块CNT和ADD间的环路断开,Link寄存器控制模块CNT和CLEAR间的环路开启,同时数据选择器MUX选择0为输入,使得计数寄存器经过一个时钟周期清零。本发明利用Link-joint自时钟结构对数据捆绑,实现对计数器内部寄存器的控制,完成不需要同步时钟信号控制的具有标准时钟信号采样和计数的自时钟异步计数器。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动性的前提下,还可以根据这些附图获得其他的附图。
图1为本发明提供的一种自时钟异步计数器的结构图;
图2为本发明提供的Link寄存器控制模块的信号传输图;
图3为本发明提供的Link寄存器控制模块的时序图。
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
本发明的目的是提供一种自时钟异步计数器,利用Link-joint自时钟结构对数据捆绑,实现对计数器内部寄存器的控制,完成不需要同步时钟信号控制的具有标准时钟信号采样和计数的自时钟异步计数器。
为使本发明的上述目的、特征和优点能够更加明显易懂,下面结合附图和具体实施方式对本发明作进一步详细的说明。
本发明提供了一种自时钟异步计数器,如图1所示,包括:Link寄存器控制模块CLK、Link寄存器控制模块NUM、Link互联模块Joint1、Link寄存器控制模块CNT、计数寄存器、计数清零判定模块、Link互联模块Joint2、归零判定模块EQZ、Link寄存器控制模块ADD和Link寄存器控制模块CLEAR。
Link寄存器控制模块CLK的Fill_clk握手信号输入端与采样时钟clk连接,Drain_clk握手信号输入端与Link互联模块Joint1的第一输出端连接,Full_clk握手信号输出端与Link互联模块Joint1的第一输入端连接。
Link寄存器控制模块NUM的Fill_num握手信号输入端作为配置数握手信号的输入端,Drain_num握手信号输入端与Link互联模块Joint1的第二输出端连接,Empty_num握手信号输出端作为配置数握手信号的输出端,Full_num握手信号输出端与Link互联模块Joint1的第二输入端连接。
Link寄存器控制模块CNT的Fill_cnt握手信号输入端与Link互联模块Joint1的第一输出端连接,Drain_cnt握手信号输入端与Link互联模块Joint2的第一输出端连接,Empty_cnt握手信号输出端与Link互联模块Joint1的第三输入端连接,Full_cnt握手信号输出端与Link互联模块Joint2的第一输入端连接,控制时钟输出端与计数寄存器的控制时钟输入端连接。
计数寄存器的数据输入端与计数清零判定模块的输出端连接,计数寄存器的数据输出端分别与计数清零判定模块的第一输入端和归零判定模块EQZ的数据输入端连接;计数清零判定模块的第二输入端输入配置数。
Link寄存器控制模块ADD的Fill_add握手信号输入端与Link互联模块Joint2的第二输出端连接,Drain_add握手信号输入端与Link互联模块Joint1的第三输出端连接,Empty_add握手信号输出端与Link互联模块Joint2的第二输入端连接,Full_add握手信号输出端与Link互联模块Joint1的第四输入端连接。
Link寄存器控制模块CLEAR的Fill_clear握手信号输入端与Link互联模块Joint2的第三输出端连接,Drain_clear握手信号输入端与Link互联模块Joint1的第二输出端连接,Empty_clear握手信号输出端与Link互联模块Joint2的第三输入端连接,Full_clear握手信号输出端与Link互联模块Joint1的第五输入端连接。
归零判定模块EQZ的数据输出端与Link互联模块Joint2的第四输入端连接。
Link寄存器控制模块是一种异步流水线控制器,如图2所示,Link模块的两个电平输出Empty和Full表示Link自身和所控制的寄存器的状态,Empty为高电平表示Link为空,所控制的寄存器可写,Full为高电平表示Link为满,所控制的寄存器可读。Empty和Full不能同时为高电平或同时为低电平。如图3所示,Link模块的两个上升沿触发输入Fill和Drain分别表示来自前一级的填充和来自后一级的排空,其中Fill作为Link所控制寄存器的时钟控制输入。图3中data out数据输出对应的valid表示有效,即输出的数据有效,datain输入数据对应的ready表示准备。
在一个示例中,Link互联模块Joint1包括:与门1、与门2、与门3、与门4、与门6、与门7、与门8和或门5。
与门1的第一输入端和Link寄存器控制模块NUM的Full_num握手信号输出端连接,与门1的第二输入端和Link寄存器控制模块CLEAR的Full_clear握手信号输出端连接,与门1的输出端和与门2的第一输入端连接。
与门2的第二输入端和Link寄存器控制模块CNT的Empty_cnt握手信号输出端连接,与门2的输出端和或门5的第一输入端连接。
与门3的第一输入端和Link寄存器控制模块ADD的Full_add握手信号输出端连接,与门3的第二输入端和与门8的输出端连接,与门3的输出端和Link寄存器控制模块ADD的Drain_add握手信号输入端连接。
与门4的第一输入端和与门8的输出端连接,与门4的第二输入端和与门2的输出端连接,与门4的输出端和Link寄存器控制模块CLEAR的Drain_num握手信号输入端连接。
或门5的第二输入端和Link寄存器控制模块ADD的Full_add握手信号输出端连接,或门5的输出端和与门6的第一输入端连接。
与门6的第二输入端和Link寄存器控制模块CNT的Empty_cnt握手信号输出端连接,与门6的输出端和与门7的第一输入端连接。
与门7的第二输入端和Link寄存器控制模块CLK的Full_clk握手信号输出端连接,与门7的输出端和与门8的第一输入端连接。
与门8的第二输入端和Link寄存器控制模块CNT的Empty_cnt握手信号输出端连接,与门8的输出端还分别与Link寄存器控制模块CLK的Drain_clk握手信号输入端和Link寄存器控制模块CNT的Fill_cnt握手信号输入端连接。
在一个示例中,自时钟异步计数器还包括:Link寄存器控制模块END。Link寄存器控制模块END的Fill_end握手信号输入端与Link互联模块Joint2的第三输出端连接,Drain_end握手信号输入端输入Drain_end握手信号,Empty_end握手信号输出端与Link互联模块Joint2的第五输入端连接,Full_end握手信号输出端输出Full_end握手信号。
在一个示例中,Link互联模块Joint2包括:或门9、与门10、与门11、非门12、与门13、与门14、与门15和与门16。
或门9的第一输入端和与门10的输出端连接,或门9的第二输入端和与门15的输出端连接,或门9的输出端和Link寄存器控制模块CNT的Drain_cnt握手信号输入端连接。
与门10的第一输入端和Link寄存器控制模块CNT的Full_cnt握手信号输出端连接,与门10的第二输入端和非门12的输出端连接,与门10的第三输入端和Link寄存器控制模块ADD的Empty_add握手信号输出端连接,与门10的输出端还和与门13的第一输入端连接。
与门11的第一输入端和Link寄存器控制模块CNT的Full_cnt握手信号输出端连接,与门11的第二输入端和归零判定模块EQZ的数据输出端连接,与门11的第三输入端和与门16的输出端连接,与门11的输出端和与门14的第一输入端连接。
非门12的输入端和归零判定模块EQZ的数据输出端连接。
与门13的第二输入端和Link寄存器控制模块ADD的Empty_add握手信号输出端连接,与门13的输出端和Link寄存器控制模块ADD的Fill_add握手信号输入端连接。
与门14的第二输入端和与门16的输出端连接,与门14的输出端和与门15的第一输入端连接。
与门15的第二输入端和与门16的输出端连接,与门15的输出端还分别与Link寄存器控制模块CLEAR的Fill_clear握手信号输入端和Link寄存器控制模块END的Fill_end握手信号输入端连接。
与门16的第一输入端和Link寄存器控制模块CLEAR的Empty_clear握手信号输出端连接,与门16的第二输入端和Link寄存器控制模块END的Empty_end握手信号输出端连接。
在一个示例中,自时钟异步计数器还包括:配置数寄存器。配置数寄存器的控制时钟输入端与Link寄存器控制模块NUM的控制时钟输出端连接,配置数寄存器的数据输入端作为配置数的输入端口,配置数寄存器的数据输出端与计数清零判定模块的第二输入端连接。
在一个示例中,计数清零判定模块包括:累加器INC、比较器COMPARE和数据选择器MUX。累加器INC的输入端与计数寄存器的数据输出端连接,累加器INC的输出端分别与比较器COMPARE的第一输入端和数据选择器MUX的第一数据输入端连接。比较器COMPARE的第二输入端和配置数寄存器的数据输出端连接,比较器COMPARE的标志信号输出端与数据选择器MUX的标志信号输入端连接。数据选择器MUX的第二数据输入端输入零,数据选择器MUX的输出端与计数寄存器的数据输入端连接。
在一个示例中,自时钟异步计数器还包括:与门17。与门17的第一输入端作为采样时钟clk的输入端,与门17的第二输入端与Link寄存器控制模块CLK的Empty_clk握手信号输出端连接,与门17的输出端与Link寄存器控制模块CLK的Fill_clk握手信号输入端连接。
本发明的一种自时钟异步计数器的工作原理为:计数器内的Link寄存器控制模块CNT和CLEAR或ADD间构成震荡环路通过采样时钟clk控制震荡环路的通断来实现计数器按照采样时钟的频率计数。当配置计数器NUM的Link为满时,计数器开始计数,Link寄存器控制模块CNT和ADD间形成环路,当计数寄存器的值大于或等于配置数时,Link寄存器控制模块CNT和ADD间的环路断开,CNT和CLEAR间的环路开启,同时数字选择器MUX选择0为输入,使得计数寄存器经过一个时钟周期清零,并使得Link寄存器控制模块END变为满,表示计数结束。
本发明公开的自时钟异步计数器,相对于同步计数器,不需要同步时钟的控制,而是通过异步Link-joint环路对时钟输入采样实现寄存器的异步时钟控制实现计数功能。通过握手信号接口可以较容易的与不同时钟域系统兼容,而且相对于同步设计有更高的数据吞吐速率和更低的动态功耗。
本说明书中各个实施例采用递进的方式描述,每个实施例重点说明的都是与其他实施例的不同之处,各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述,以上实施例的说明只是用于帮助理解本发明的方法及其核心思想;同时,对于本领域的一般技术人员,依据本发明的思想,在具体实施方式及应用范围上均会有改变之处。综上所述,本说明书内容不应理解为对本发明的限制。
Claims (7)
1.一种自时钟异步计数器,其特征在于,所述自时钟异步计数器包括:
Link寄存器控制模块CLK,Fill_clk握手信号输入端与采样时钟clk连接,Drain_clk握手信号输入端与Link互联模块Joint1的第一输出端连接,Full_clk握手信号输出端与Link互联模块Joint1的第一输入端连接;
Link寄存器控制模块NUM,Fill_num握手信号输入端作为配置数握手信号的输入端,Drain_num握手信号输入端与Link互联模块Joint1的第二输出端连接,Empty_num握手信号输出端作为配置数握手信号的输出端,Full_num握手信号输出端与Link互联模块Joint1的第二输入端连接;
Link寄存器控制模块CNT,Fill_cnt握手信号输入端与Link互联模块Joint1的第一输出端连接,Drain_cnt握手信号输入端与Link互联模块Joint2的第一输出端连接,Empty_cnt握手信号输出端与Link互联模块Joint1的第三输入端连接,Full_cnt握手信号输出端与Link互联模块Joint2的第一输入端连接,控制时钟输出端与计数寄存器的控制时钟输入端连接;
计数寄存器,数据输入端与计数清零判定模块的输出端连接,计数寄存器的数据输出端分别与计数清零判定模块的第一输入端和归零判定模块EQZ的数据输入端连接;计数清零判定模块的第二输入端输入配置数;
Link寄存器控制模块ADD,Fill_add握手信号输入端与Link互联模块Joint2的第二输出端连接,Drain_add握手信号输入端与Link互联模块Joint1的第三输出端连接,Empty_add握手信号输出端与Link互联模块Joint2的第二输入端连接,Full_add握手信号输出端与Link互联模块Joint1的第四输入端连接;
Link寄存器控制模块CLEAR,Fill_clear握手信号输入端与Link互联模块Joint2的第三输出端连接,Drain_clear握手信号输入端与Link互联模块Joint1的第二输出端连接,Empty_clear握手信号输出端与Link互联模块Joint2的第三输入端连接,Full_clear握手信号输出端与Link互联模块Joint1的第五输入端连接;
归零判定模块EQZ,数据输出端与Link互联模块Joint2的第四输入端连接。
2.根据权利要求1所述的自时钟异步计数器,其特征在于,所述Link互联模块Joint1包括:与门(1)、与门(2)、与门(3)、与门(4)、与门(6)、与门(7)、与门(8)和或门(5);
与门(1)的第一输入端和Link寄存器控制模块NUM的Full_num握手信号输出端连接,与门(1)的第二输入端和Link寄存器控制模块CLEAR的Full_clear握手信号输出端连接,与门(1)的输出端和与门(2)的第一输入端连接;
与门(2)的第二输入端和Link寄存器控制模块CNT的Empty_cnt握手信号输出端连接,与门(2)的输出端和或门(5)的第一输入端连接;
与门(3)的第一输入端和Link寄存器控制模块ADD的Full_add握手信号输出端连接,与门(3)的第二输入端和与门(8)的输出端连接,与门(3)的输出端和Link寄存器控制模块ADD的Drain_add握手信号输入端连接;
与门(4)的第一输入端和与门(8)的输出端连接,与门(4)的第二输入端和与门(2)的输出端连接,与门(4)的输出端和Link寄存器控制模块CLEAR的Drain_num握手信号输入端连接;
或门(5)的第二输入端和Link寄存器控制模块ADD的Full_add握手信号输出端连接,或门(5)的输出端和与门(6)的第一输入端连接;
与门(6)的第二输入端和Link寄存器控制模块CNT的Empty_cnt握手信号输出端连接,与门(6)的输出端和与门(7)的第一输入端连接;
与门(7)的第二输入端和Link寄存器控制模块CLK的Full_clk握手信号输出端连接,与门(7)的输出端和与门(8)的第一输入端连接;
与门(8)的第二输入端和Link寄存器控制模块CNT的Empty_cnt握手信号输出端连接,与门(8)的输出端还分别与Link寄存器控制模块CLK的Drain_clk握手信号输入端和Link寄存器控制模块CNT的Fill_cnt握手信号输入端连接。
3.根据权利要求1所述的自时钟异步计数器,其特征在于,所述自时钟异步计数器还包括:Link寄存器控制模块END;
Link寄存器控制模块END的Fill_end握手信号输入端与Link互联模块Joint2的第三输出端连接,Drain_end握手信号输入端输入Drain_end握手信号,Empty_end握手信号输出端与Link互联模块Joint2的第五输入端连接,Full_end握手信号输出端输出Full_end握手信号。
4.根据权利要求3所述的自时钟异步计数器,其特征在于,所述Link互联模块Joint2包括:或门(9)、与门(10)、与门(11)、非门(12)、与门(13)、与门(14)、与门(15)和与门(16);
或门(9)的第一输入端和与门(10)的输出端连接,或门(9)的第二输入端和与门(15)的输出端连接,或门(9)的输出端和Link寄存器控制模块CNT的Drain_cnt握手信号输入端连接;
与门(10)的第一输入端和Link寄存器控制模块CNT的Full_cnt握手信号输出端连接,与门(10)的第二输入端和非门(12)的输出端连接,与门(10)的第三输入端和Link寄存器控制模块ADD的Empty_add握手信号输出端连接,与门(10)的输出端还和与门(13)的第一输入端连接;
与门(11)的第一输入端和Link寄存器控制模块CNT的Full_cnt握手信号输出端连接,与门(11)的第二输入端和归零判定模块EQZ的数据输出端连接,与门(11)的第三输入端和与门(16)的输出端连接,与门(11)的输出端和与门(14)的第一输入端连接;
非门(12)的输入端和归零判定模块EQZ的数据输出端连接;
与门(13)的第二输入端和Link寄存器控制模块ADD的Empty_add握手信号输出端连接,与门(13)的输出端和Link寄存器控制模块ADD的Fill_add握手信号输入端连接;
与门(14)的第二输入端和与门(16)的输出端连接,与门(14)的输出端和与门(15)的第一输入端连接;
与门(15)的第二输入端和与门(16)的输出端连接,与门(15)的输出端还分别与Link寄存器控制模块CLEAR的Fill_clear握手信号输入端和Link寄存器控制模块END的Fill_end握手信号输入端连接;
与门(16)的第一输入端和Link寄存器控制模块CLEAR的Empty_clear握手信号输出端连接,与门(16)的第二输入端和Link寄存器控制模块END的Empty_end握手信号输出端连接。
5.根据权利要求1所述的自时钟异步计数器,其特征在于,所述自时钟异步计数器还包括:配置数寄存器;
配置数寄存器的控制时钟输入端与Link寄存器控制模块NUM的控制时钟输出端连接,配置数寄存器的数据输入端作为配置数的输入端口,配置数寄存器的数据输出端与计数清零判定模块的第二输入端连接。
6.根据权利要求5所述的自时钟异步计数器,其特征在于,所述计数清零判定模块包括:累加器INC、比较器COMPARE和数据选择器MUX;
累加器INC的输入端与计数寄存器的数据输出端连接,累加器INC的输出端分别与比较器COMPARE的第一输入端和数据选择器MUX的第一数据输入端连接;
比较器COMPARE的第二输入端和配置数寄存器的数据输出端连接,比较器COMPARE的标志信号输出端与数据选择器MUX的标志信号输入端连接;
数据选择器MUX的第二数据输入端输入零,数据选择器MUX的输出端与计数寄存器的数据输入端连接。
7.根据权利要求1所述的自时钟异步计数器,其特征在于,所述自时钟异步计数器还包括:与门(17);
与门(17)的第一输入端作为采样时钟clk的输入端,与门(17)的第二输入端与Link寄存器控制模块CLK的Empty_clk握手信号输出端连接,与门(17)的输出端与Link寄存器控制模块CLK的Fill_clk握手信号输入端连接。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202210366033.2A CN114665866B (zh) | 2022-04-08 | 2022-04-08 | 一种自时钟异步计数器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202210366033.2A CN114665866B (zh) | 2022-04-08 | 2022-04-08 | 一种自时钟异步计数器 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN114665866A CN114665866A (zh) | 2022-06-24 |
CN114665866B true CN114665866B (zh) | 2024-06-18 |
Family
ID=82034514
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202210366033.2A Active CN114665866B (zh) | 2022-04-08 | 2022-04-08 | 一种自时钟异步计数器 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN114665866B (zh) |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040222833A1 (en) * | 2003-04-25 | 2004-11-11 | Tsung-Liang Lin | High performance time division duplex radio frequency integrated circuit and operation method thereof |
US11184007B2 (en) * | 2020-03-10 | 2021-11-23 | Western Digital Technologies, Inc. | Cycle borrowing counter |
-
2022
- 2022-04-08 CN CN202210366033.2A patent/CN114665866B/zh active Active
Non-Patent Citations (1)
Title |
---|
基于异步电路低功耗数字实时时钟的设计与实现;王梦雅;中国优秀硕士论文电子期刊网;20240315;全文 * |
Also Published As
Publication number | Publication date |
---|---|
CN114665866A (zh) | 2022-06-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8686773B1 (en) | In-system margin measurement circuit | |
US6927604B2 (en) | Clock signal selector circuit with reduced probability of erroneous output due to metastability | |
US8644439B2 (en) | Circuits and methods for signal transfer between different clock domains | |
US9824731B2 (en) | Data reading circuit | |
US7477068B2 (en) | System for reducing cross-talk induced source synchronous bus clock jitter | |
US6265930B1 (en) | Glitch free clock multiplexer circuit | |
US7242737B2 (en) | System and method for data phase realignment | |
CN102195638A (zh) | 一种低延时数字时钟分频方法 | |
US8509367B2 (en) | Receiver interface | |
US20030141908A1 (en) | Clock ratio dsta synchronizer | |
US8384437B2 (en) | Method and apparatus for gating a clock signal | |
CN114665866B (zh) | 一种自时钟异步计数器 | |
US7823003B1 (en) | Voltage referencing clock for source-synchronous multi-level signal buses | |
KR101547302B1 (ko) | 펄스 기반 플립플롭의 클럭 스큐 흡수특성을 고려한 셋업 시간 측정 방법 | |
US20090261869A1 (en) | Clock domain data transfer device and methods thereof | |
Laddha et al. | Implementation of serial communication using UART with configurable baud rate | |
US7457992B2 (en) | Delay fault test circuitry and related method | |
CN114696812B (zh) | 一种自时钟异步状态机 | |
US6982573B2 (en) | Switchable clock source | |
US6774681B2 (en) | Switchable clock source | |
CN202043094U (zh) | 一种低延时数字时钟分频电路 | |
EP1766779A2 (en) | Dynamic-to-static logic converter | |
CN113485671B (zh) | 一种click控制器以及异步微流水线数据流控制器 | |
CN110784210B (zh) | 一种分频比为11的电路 | |
CN100490326C (zh) | 基于同余理论的互质模并联计数器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |