CN1146578A - 共用系统存储器的可扩充式仲载装置 - Google Patents
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Abstract
一种共用系统存储器的可扩充式仲载装置，利用外围装置和主逻辑芯片组间仲载总线的设置，使外围装置共用系统存储器，其以两或三个仲载交握信号设置于外围装置和主逻辑芯片组之间，由主逻辑芯片组仲载外围装置对系统存储器的控制权。再者，本发明亦具有先占的功能，令外围装置的控制权在某规定时间内先行让开。最后，该外围装置分别以RAS信号，经集极断路的方式耦接成一RAS-IN及于主逻辑芯片组上。
Description
本发明有关于电脑系统，特别是有关于一种适用于电脑系统的共用系统存储器的可扩充式仲载装置。
请参照图1，所示为熟知一电脑系统结构的方框示意图。此电脑系统包括一中央处理单元10(CPU)、一主逻辑芯片组11(CoreLogic Chipset)、一系统存储器12、以及复数外围装置13、14、15等，每一外围装置13、14、15均分别设置有专属的区域存储器13M、14M、15M等，作为数据储存和缓冲之用，另外，尚具有一主总线16(Host Bus)、一外围元件接口总线17(Peripheral ComponentInterface Bus：PCI Bus)及一存储器总线18。中央处理单元10经由主总线16与主逻辑芯片组11进行数据的交换，而主逻辑芯片组11经由存储器总线18与系统存储器12进行数据交换，再者，各外围装置13-15分别经由外围元件接口总线17与主逻辑芯片组11进行数据交换。
然而，此熟知的电脑结构里，每一外围装置(譬如是显示系统、区域性网路系统、MPEG系统等)均具有专属的区域存储器，而此区域存储器所需的数据均须藉由自身的的驱动程序，透过中央处理单元10执行后，依序经主逻辑芯片组11和外围元件接口总线17及于外围装置13、14、15接收，再分别传送至其专属的区域存储器13M、14M、15M内，此数据传输路径可表为：中央处理单元10→主总线16→主逻辑芯片组11→外围元件接口总线17→外围装置13-15→区域存储器13M-15M，如是，由中央处理单元10及至区域存储器13M-15M须经过此漫长的路径来传送，就数据传输的效率而言，会耗费转换于各总线上的时间，再者，各外围装置个别设置专属区域存储器亦不符合经济效益的考量。
由于一般外围装置所需求的存储器都不大，故外围装置大抵只提供一行地址选通RAS(Row Address Strobe)信号线，以耦接对应至一个存储器群组，若要能扬弃区域存储器而与系统存储器共用的话，因系统存储器12具有好几个群组，并且会随着使用者的扩充而改变，熟知有些作法都会限定使用者必得于特定的群组插上存储器，或者须使用跨接线(Jumper)方式来调整，因而造成使用者的不便。
有鉴于此，本发明的主要目的，在于提供一种共用系统存储器的可扩充式仲载装置，只需藉由主逻辑芯片组和各外围装置间设置两或三个仲载交握信号，即可获致令外围装置共用系统存储器的目的。
以及，本发明的另一目的，在于提供一种提高共用系统存储器效率的方法，缩短中央处理单元及于外围装置使用存储器的传输层级，而能提高整个系统的效率。
另外，本发明的再一目的，在于提供一种共用系统存储器的可扩充式仲载装置，能自动切换外围装置对应至系统存储器所属的群组，使得外围装置所使用的系统存储器不必局限在固定的群组，而能有较佳的应用弹性。
为实现本发明的上述目的，提供了一种共用系统存储器的可扩充式仲载装置，包括：一存储器总线；一系统存储器，耦接于该存储器总线上；一主逻辑芯片组，耦接于该存储器总线上，经由该存储器总线与该系统存储器做数据交换；复数外围装置，耦接至该存储器总线，经由该存储器总线分别与该系统存储器做数据交换；每一该外围装置与该主逻辑芯片组间以一第一请求信号、一第二请求信号和一获允信号互为耦接，其中，该等第一和第二请求信号是由该外围装置及于该主逻辑芯片组，要求使用该系统存储器的信号，而该获允信号是由该主逻辑芯片组及于该外围装置，允计该外围装置使用该系统存储器的信号；当该外围装置致能该第一请求信号，要求使用该系统存储器时，则该主逻辑芯片组于一第一时间间隔内致能该获允信号，告知该外围装置可使用该系统存储器；当该外围装置致能该第二请求信号，要求使用该系统存储器时，则该主逻辑芯片组于一第二时间间隔内致能该获允信号，告知该外围装置可使用该系统存储器，而该第二时间间隔系小于该第一时间间隔；以及，当该主逻辑芯片组须使用该系统存储器时，则该主逻辑芯片组将该获允信号禁能，而业经致能的该第一和第二请求信号中之一者，须于一第三时间间隔内禁能，亦可藉由提供一种共用系统存储器的可扩充式仲载装置，包括：一存储器总线；一系统存储器，耦接于该存储器总线上；一主逻辑芯片组，耦接于该存储器总线上，经由该存储器总线与该系统存储器做数据交换；复数外围装置，耦接至该存储器总线，经由该存储器总线分别与该系统存储器做数据交换；每一该外围装置与该主逻辑芯片组间以一请求信号和一获允信号互为耦接，其中，该请求信号是由该外围装置及于该主逻辑芯片组，要求使用该系统存储器的请求信号，而该获允信号是由该主逻辑芯片组及于该外围装置，允许该外围装置使用该系统存储器的认可信号；当该外围装置致能该请求信号，要求使用该系统存储器时，则该主逻辑芯片组于一第一时间间隔内致能该获允信号，告知该外围装置可使用该系统存储器；当该外围装置选通触发该请求信号后，要求使用该系统存储器时，则该主逻辑芯片组于一第二时间间隔内致能该获允信号，告知该外围装置可使用该系统存储器，而该第二时间间隔小于该第一时间间隔；以及，当该主逻辑芯片组须使用该系统存储器时，则该主逻辑芯片组将该获允信号禁能，而业经致能的该请求信号须于一第三时间间隔内禁能。
为使本发明的上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下：
附图简要说明：
图1是熟知一电脑系统结构的方框示意图；
图2是根据本发明的一电脑系统的方框示意图；
图3是根据本发明的一仲载装置的方框图；
图4是根据图3一般优先权提出请求及经获允的时序图；
图5是根据图3高优先权提出请求及经获允的时序图；
图6是根据图3当主逻辑芯片组急需系统存储器致使外围装置让出控制权的时序图；
图7是无高低优先权令HPREQ#失效的电路图；
图8是根据本发明另一仲载装置的方框图；
图9是根据图8一般优先权提出请求及经获允的时序图；
图10是根据图8高优先权提出请求及经获允的时序图；
图11是根据图8当主逻辑芯片组急需系统存储器致使外围装置让出控制权的时序图；以及
图12是由外围装置自动切换共用存储器至适当的系统存储器群组结构示意图。
请参照图2，所示为根据本发明的一电脑系统结构的方框示意图。根据本发明的电脑系统包括一中央处理单元20(CPU)、一主逻辑芯片组21(Core Logic Chipset)、一系统存储器22、以及复数外围装置23、24、25等，本图仅以三个外围装置为例，然外围装置的数目并不以三个为限，一个、二个乃至大于三个以上皆能适用于本发明；另外，尚具有一主总线26(Host Bus)、一外围元件接口总线27、一共用存储器总线28及一仲载总线29(Arbitration Bus)；中央处理单元20经由主总线26与主逻辑芯片组21进行数据的交换，主逻辑芯片组21及各外围装置23-25经共用存储器总线28与系统存储器22进行数据交换，再者，主逻辑芯片组21及各外围装置23-25分别及于外围元件接口总线27，执行各种输入/输出的运作。另外，根据本发明尚令各外围装置23、24、25所输出的RAS(Row AddressStrobe)信号RAS0、RAS1、RAS2，以集极断路(Open-collector)的方式连接在一起，成一RAS_IN信号及于主逻辑芯片组21上。
为使外围装置能共享系统存储器22，则必得藉由仲载总线29的设置来控制，请参照图3，所示为根据本发明一仲载装置的方框图，其中，主逻辑芯片组21和外围装置23-25间分别设置三个专属仲载交握信号GNT#、REQ#、和HPREQ#的仲载协议(arbitration protoc-ol)，而并合此等仲载交握信号即为图2所示的仲载总线29；图3仅以一外围装置23与主逻辑芯片组21间所设置的三个仲载交握信号GNT#、REQ#、HPREQ#为例，其中，REQ#和HPREQ#是由外围装置23及于主逻辑芯片组21的信号，GNT#为主逻辑芯片组21及于外围装置23的信号，而REQ#为外围装置23要求使用系统存储器22的一般优先权控制信号，HPREQ#为外围装置23要求使用系统存储器22的高优先权控制信号，GNT#则为允许外围装置23使用系统存储器22的控制信号，而各仲载信号后注以“#”者，表示此信号是负逻辑动作(active-low)的。
然而，根据图3两个要求信号REQ#和HPREQ#的设置，系为能区分出外围装置一般优先权(normal priority)和高优先权(highpriority)的处理，譬如以外围装置23是为一显示系统(GraphicSystem)为例做一说明，举凡显示系统需要使用存储器者可区分为下列几项：
(1)阴极射线管更新(CRT refresh)动作，致使屏幕不会闪烁或跳动。
(2)硬件游标(Hardware cursor)的位置显示，譬如于视窗(windows)作业系统下滑鼠游标的位置。
(3)图形加速处理(Graphic engine activity)等。
上述动作中，以(1)和(2)的优先权较高，因其会令使用者直接感受到屏幕出了问题，因此有关(1)和(2)的处理是以HPREQ#信号发出使用系统存储器22的请求；而(3)则是需要大量存取存储器的动作，会占用存储器总线28相当长的时间，然使用者亦较不易感受到，再者，亦为避免中央处理单元20抢不到使用系统存储器的机会，导致整个系统效率降低，因此，(3)的动作仅需发出REQ#即可，待中央处理单元20做完系统存储器22存取后的空档，再由主逻辑芯片组21回覆GNT#，而将系统存储的控制权让予显示系统。
图4所示为REQ#和GNT#的时序图，由REQ#提出请求始截至GNT#回覆止，业经过T1的时间；图5所示为HPREQ#与GNT#的时序图，由HPREQ#提出请求始截至GNT#回覆止，仅经过T2的时间，而令T1＞＞T2，至于实际的值为“可编程”，视外围装置23的需求而定，如是之仲载规格适用于同一外围装置对系统存储器存取区分缓急不同的处理需求时，可藉由REQ#和HPREQ#来区分其优先处理的顺序，而令GNT#做缓急不同的回应，以提高系统的效率。倘若外围装置23仅须一种优先权等级，则外围装置只需于重置时，藉由一重置信号RESET将HPREQ#输出呈“高”逻辑电平，如是主逻辑芯片组21便自动不受HPREQ#的影响，只须判别REQ#是否为负逻辑即可，此令HPREQ#禁能(disable)的参考线路图即如图7所示，其包括：一或门32和一锁存器34，HPREQ#信号同时及于或门32和锁存器34上分别作为一输入信号，RESET信号控制锁存器成一“高”逻辑电平输出，并及于或门32作为其另一输入信号，而后，再以或门32的输出信号及于主逻辑芯片组21上，取代原以HPREQ#直接耦接至主逻辑芯片组21的方式；反之，亦可以相同的线路令主逻辑芯片组21不受REQ#的影响，仅以HPREQ#提出请求，而令此仲载结构具有极大的弹性。
除此之外，如图6所示，本发明更提出先取(Preempt)的功能，亦即规定当主逻辑芯片组21急需系统存储器22的控制权时，譬如是当中央处理单元20经由主总线存储器26令主逻辑芯片组21内的数据寄存器对系统存储器22做数据存取时，主逻辑芯片组21会将允许予外围装置23使用系统存储器22的信号GNT#拉“高”，而外围装置23必须于T3的时间以内，将系统存储器22的控制权让开，且同时将REQ#或HPREQ#电平拉“高”，当主逻辑芯片组21得知REQ#/HPREQ#为“高”电平时，便可执行其与系统存储器22间的数据存取，不致耗费于等待的时间过久，导致整个系统的效率下降，况且T3的数值亦为可编程，系视系统的需求做弹性的调整。
再者，请参照图8，所示为根据本发明另一种仲载装置的方框图，其中主逻辑芯片组21和外围装置23-25间分别设置有两个REQ#和GNT#信号的仲载协议(arbitration protocol)，而并合此等仲载信号即为图2所示的仲载总线29；图8仅示以一外围装置23和主逻辑芯片组21间所设置的二仲载信号GNT#和REQ#为例，其中，REQ#是由外围装置23及于主逻辑芯片组21的信号，GNT#为主逻辑芯片组21及于外围装置23的信号，REQ#为外围装置23要求使用系统存储器22的请求信号，GNT#为外围装置23允许使用系统存储器22的获允信号，而各信号后再注以“#”者表示此信号为负逻辑动作(active low)。
而图8的仲载装置虽仅具有一请求信号REQ#，亦能区分出外围装置一般优先权和高优先权的处理，而高优先权的处理，譬如是前述显示系统的阴极射线管更新或硬件游标位置显示等动作，至于一般优先权处理，譬如是一显示系统内图形加速处理等。图9所示为根据图8经由一般优先权提出请求及经获允的时序图，经由REQ#提出请求至GNT#回覆止，业经T4的时间。而图10所示为根据图8经高优先权提出请求及经获允的时序图，即经由REQ#呈时间T的触发始，直至GNT#回覆止，仅经过T5的时间，而令T4＞＞T5，至于实际的值系为“可编程”，视外围装置23的需求而定，如是之仲载规格亦适用于同一外围装置对系统存储器存取区分有缓急不同的处理需求时，可藉由REQ#触发之与否来区分其优先处理的顺序，令GNT#做缓急不同的回应，藉以提高系统的效率。
再者，图8的仲载装置亦具有先取(Preempt)的功能，亦即当主逻辑芯片组21急需系统存储器22的控制权，譬如是当中央处理单元20经由主总线26，经主逻辑芯片组21内的数据寄存器对系统存储器22做数据存取时，主逻辑芯片组21会将允许予外围装置23使用系统存储器22的信号GNT#拉“高”，而外围装置23必须于T6的时间以内，将系统存储器22的控制权让开，即如图11所示，且同时将REQ#电平拉“高”；当主逻辑芯片组21得知REQ#为“高”电平时，使可执行其与系统存储器22间的数据存取，不致耗费过多的等待时间，导致整个系统的效率下降，况且T6的数值可予以编程，视系统的需求做弹性的调整。
如图1所揭示的熟知结构，譬如若由外围装置13的驱动程序(driver)透过中央处理单元10将数据填到其区域存储器13M内，所经由的路径为中央处理单元10→主总线16→主逻辑芯片组11→外围元件接口总线17→外围装置13→区域存储器13M等，系统的效率相当不好。然而，本发明提出一条高速的路径，为中央处理单元20→主总线26→主逻辑芯片组21→存储器总线28→系统存储器22，如以外围装置23为例，其可藉由提供一共用存储器基地址寄存器(Share Memory Base Address Registor：SMBAR)和一外围装置23所需存储器容量寄存器(Share Memory Size Register：SMSR)行之，只要中央处理单元20送出的地址是位于SMBAR＋SMSR内的数值，主逻辑芯片组21便会将其所对应的数据直接送至外围装置23所使用的系统存储器22的区域内，若地址不在此范围内，便依循旧有路径送出，如是，只须驱动程序的配合，便可大幅提高整个系统的效率。
曾如图2所示，各外围装置23-25分别以RAS信号RAS0、RAS1、RAS2，以集极断路的方式耦接成一RAS_IN信号及于主逻辑芯片组21上，如是可自动切换外围装置所需的存储器对应至适当的系统存储器群组内，通常外围装置所使用的存储器都不大，一般的情况大抵都小于一个群组(bank)，故仅具有一线RAS线，而系统存储器22通常都有几个群组，且会随着使用者的扩充而增加，如是外围装置23的RAS0根本不晓得要接到那个群组，否则就必须限定存储器插在固定的群组上，不仅丧失使用的弹性，就使用者操作时至为不便，因此，请参照图12，仅示外围装置23以RAS0及于主逻辑芯片组21的RAS_IN端为例，经由主逻辑芯片组21自动将其切换适当的系统存储器22群组上，系属“可编程”以增加系统应用的弹性。
综上所述，本发明的共用系统存储器可扩充式仲载装置，利用外围装置和主逻辑芯片组间仲载总线的设置，获致外围装置能共用系统存储器的目的，而根据本发明的仲载结构，仅须以两个或三个仲载交握信号设置于外围装置和主逻辑芯片组之间，由主逻辑芯片组仲载外围装置对系统存储器的控制权。再者，本发明亦可根据同一外围装置对系统存储器存取有缓急不同的处理需求时，区分出一般优先权和高优先权的处理顺序，令主逻辑芯片组能做缓急不同的回应，藉以提高系统效率。另外，当主逻辑芯片组急需系统存储器的控制权时，本发明亦具有先取的功能，令外围装置的控制权先行让开，不致令系统耗费于等待的时间过久。另外，本发明的结构提出一条高速的路径，使得熟知由中央处理单元至外围装置所属区域存储器间，仅需经由主总线、主逻辑芯片组及存储器总线行之，以缩短其间传输所耗费的时间。最后，根据本发明的外围装置分别以RAS信号，经集极断路的方式耦接成一RAS_IN信号及于主逻辑芯片组上，如是可自动切换外围装置所需的存储器对应至适当的系统存储器群组内。
虽然本发明已以若干较佳实施例揭露如上，然其并非用以限定本发明，任何熟知此项技术者，在不脱离本发明的构思和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视本发明的权利要求所界定者为准。
Claims (7)
1、一种共用系统存储器的可扩充式仲载装置，包括：
一存储器总线；
一系统存储器，耦接于该存储器总线上；
一主逻辑芯片组，耦接于该存储器总线上，经由该存储器总线与该系统存储器做数据交换；
复数外围装置，耦接至该存储器总线，经由该存储器总线分别与该系统存储器做数据交换；每一该外围装置与该主逻辑芯片组间以一第一请求信号、一第二请求信号和一获允信号互为耦接，其中，该等第一和第二请求信号是由该外围装置及于该主逻辑芯片组，要求使用该系统存储器的信号，而该获允信号是由该主逻辑芯片组及于该外围装置，允许该外围装置使用该系统存储器的信号；当该外围装置致能该第一请求信号，要求使用该系统存储器时，则该主逻辑芯片组于一第一时间间隔内致能该荻允信号，告知该外围装置可使用该系统存储器；当该外围装置致能该第二请求信号，要求使用该系统存储器时，则该主逻辑芯片组于一第二时间间隔内致能该获允信号，告知该外围装置可使用该系统存储器；而该第二时间间隔系小于该第一时间间隔；以及，当该主逻辑芯片组须使用该系统存储器时，则该主逻辑芯片组将该荻允信号禁能，而业经致能的该等第一和第二请求信号中之一者，须于一第三时间间隔内禁能。
2、按照权利要求1所述的共用系统存储器的可扩充式仲载装置，其中，每一该外围装置以一行地址选通RAS信号，藉由集极断路的方式互为耦接成一输入信号及于该主逻辑芯片组。
3、根据权利要求1所述的共用系统存储器的可扩充式仲载装置，其中，该等第一和第二请求信号，是用以区分出该外围装置内一般优先权和高优先权的处理。
4、根据权利要求1所述的共用系统存储器的可扩充式仲载装置，其中，若该外围装置仅须具有该一般优先权和该高优先权中之一者的处理时，则可藉由一电路分别令该第二请求信号和该第一请求信号中之一者保持禁能的状态。
5、一种共用系统存储器的可扩充式仲载装置，包括：
一存储器总线；
一系统存储器，耦接于该存储器总线上；
一主逻辑芯片组，耦接于该存储器总线上，经由该存储器总线与该系统存储器做数据交换；
复数外围装置，耦接至该存储器总线，经由该存储器总线分别与该系统存储器做数据交换；每一该外围装置与该主逻辑芯片组间以一请求信号和一获允信号互为耦接，其中，该请求信号是由该外围装置及于该主逻辑芯片组，要求使用该系统存储器的请求信号，而该获允信号是由该主逻辑芯片组及于该外围装置，允许该外围装置使用该系统存储器的认可信号；当该外围装置致能该请求信号，要求使用该系统存储器时，则该主逻辑芯片组于一第一时间间隔内致能该获允信号，告知该外围装置可使用该系统存储器；当该外围装置选通触发该请求信号后，要求使用该系统存储器时，则该主逻辑芯片组于一第二时间间隔内致能该获允信号，告知该外围装置可使用该系统存储器；而该第二时间间隔小于该第一时间间隔；以及，当该主逻辑芯片组须使用该系统存储器时，则该主逻辑芯片组将该获允信号禁能，而业经致能的该请求信号须于一第三时间间隔内禁能。
6、根据权利要求5所述的共用系统存储器的可扩充式仲载装置，其中，每一该外围装置以一行地址选通信号，藉由集极断路的方式互为耦接成一输入信号及于该主逻辑芯片组。
7、根据权利要求5所述的共用系统存储器的可扩充式仲载装置，其中，是藉由该请求信号选通触发之与否，区分出该外围装置内高优先权和一般优先权的处理。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 95117203 CN1095125C (zh) | 1995-09-28 | 1995-09-28 | 共用系统存储器的可扩充式仲裁装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 95117203 CN1095125C (zh) | 1995-09-28 | 1995-09-28 | 共用系统存储器的可扩充式仲裁装置 |
Publications (2)
| Publication Number | Publication Date |
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| CN1146578A true CN1146578A (zh) | 1997-04-02 |
| CN1095125C CN1095125C (zh) | 2002-11-27 |
Family
ID=5081182
Family Applications (1)
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| CN 95117203 Expired - Lifetime CN1095125C (zh) | 1995-09-28 | 1995-09-28 | 共用系统存储器的可扩充式仲裁装置 |
Country Status (1)
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|---|---|
| CN (1) | CN1095125C (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1294502C (zh) * | 1999-01-08 | 2007-01-10 | 英特尔公司 | 统一存储器结构中仲裁的方法与设备 |
-
1995
- 1995-09-28 CN CN 95117203 patent/CN1095125C/zh not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1294502C (zh) * | 1999-01-08 | 2007-01-10 | 英特尔公司 | 统一存储器结构中仲裁的方法与设备 |
Also Published As
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|---|---|
| CN1095125C (zh) | 2002-11-27 |
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| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term |
Granted publication date: 20021127 |
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| EXPY | Termination of patent right or utility model |