CN114640347A - 一种宽电压域、低抖动时钟分配器电路 - Google Patents

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刘鹏
杨格亮
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Abstract

本发明涉及一种宽电压域、低抖动时钟分配器电路，属于时钟分配器电路领域。包括第一信号接收放大器单元、第二信号接收放大器单元、第一无输入输出置“0”单元、第二无输入输出置“0”单元，第一逻辑判定单元、第二逻辑判定单元、分频路径选择与电压域转换单元、第一锁相环单元、第二锁相环单元、电源电压转换电路、输出逻辑电压域转换单元以及LVDS输出列阵；本发明具有输入信号自动检测、宽频带、大电压域、低噪声的特点。

Description

一种宽电压域、低抖动时钟分配器电路
技术领域
本发明属于时钟分配器电路领域，涉及一种宽电压域、低抖动时钟分配器电路，尤其涉及大规模数字时钟领域。
背景技术
在成本、集成度和功耗等方面因素的推动下CMOS工艺技术突飞猛进。高速高精度ADC、时钟同步网络、射频收发等领域对频率合成领域提出越来越高的要求，频率合成器逐渐成为决定电子系统性能的关键模块，在通信、雷达等领域发挥出不可替代的作用。
锁相环(PLL)技术是当前频率合成技术中最重要的手段。典型的锁相环系统包括鉴频检相器、电荷泵、滤波器、压控振荡器、可编程分频器等模块。锁相环的带宽通常在低频噪声与高频噪声的抑制上产生设计折衷，单级CMOS锁相环很难在宽带上实现极低的相位噪声。与此同时大规模电路系统的设计者希望减少电压域使用来规避多电压域干扰与多电源域保护电路，通过增加输入信号路径来提高产品可靠性，因此设计一款宽电压域、宽带低噪声、自动监测输入信号的芯片成为必要。
发明内容
本发明所要解决的技术问题是针对上述技术需求，提供一种适用于CMOS工艺的、满足1.8V/2.5V/3.3V宽电压域供电、输入信号自动检测、相位噪声极低的时钟分配器电路。
为了实现上述目的，本发明采用如下技术方案：
一种宽电压域、低抖动时钟分配器电路，包括第一信号接收放大器单元100、第二信号接收放大器单元200、第一无输入输出置“0”单元300、第二无输入输出置“0”单元400，第一逻辑判定单元500、第二逻辑判定单元600、分频路径选择与电压域转换单元700、第一锁相环单元800、第二锁相环单元900、电源电压转换电路1000、输出逻辑电压域转换单元1100以及LVDS输出列阵1200；第一信号接收放大器单元100和第二信号接收放大器单元200分别对应级联第一无输入输出置“0”单元300和第二无输入输出置“0”单元400，第一无输入输出置“0”单元300和第二无输入输出置“0”单元400的输出分别对应连接第一逻辑判定单元500和第二逻辑判定单元600的输入，第一逻辑判定单元500和第二逻辑判定单元600的输出同时连接分频路径选择与电压域转换单元700，分频路径选择与电压域转换单元700的输出连接第一锁相环单元800的输入，第一锁相环单元800的输出连接第二锁相环单元900的输入；电源电压转换电路1000为第一锁相环单元800、第二锁相环单元900供电；输出逻辑电压域转换单元1100的输入连接第二锁相环单元900的输出，输出逻辑电压域转换单元1100的输出级联LVDS输出列阵1200。
进一步的，第一信号接收放大器单元100和第二信号接收放大器单元200均包括第一电阻101、第二电阻102、第一晶体管103、第二晶体管104和第三晶体管105；第一电阻101与第二电阻102的一端均连接Vdd1，另一端分别对应连接第一晶体管103和第二晶体管104的漏极；第一晶体管103和第二晶体管104的栅极分别对应连接正向信号输入端和反向信号输入端，源极共同连接第三晶体管105的漏极；第三晶体管105的栅极连接VBIAS1，源极接地；第二晶体管104的漏极连接本单元的信号输出端。
进一步的，第一信号接收放大器单元100和第二信号接收放大器单元200采用3.3V耐压晶体管设计，使用3.3V、2.5V或8V供电。
进一步的，第一信号接收放大器单元100和第二信号接收放大器单元200的输入信号为两组差分输入信号，分别为V1+和V1-与V2+和V2-；V1+和V1-分别对应连接第一信号接收放大器单元100的正向信号输入端和反向信号输入端；V2+和V2-分别对应连接第二信号接收放大器单元200的正向信号输入端和反向信号输入端；信号输出端Vout1和Vout2分别对应连接第一信号接收放大器单元100和第二信号接收放大器单元200的信号输出端。
进一步的，第一无输入输出置“0”单元300和第二无输入输出置“0”单元400均包括第一反相器301、第四晶体管302和第一与门303构成；第一与门303的一个输入端和第一反相器301共同连接本单元的复位信号输入端，第一与门303的另一个输入端和第四晶体管302的漏极分别连接第一信号接收放大器单元100的信号输出端，第一反相器301的输出端连接第四晶体管302的栅端，第四晶体管302的源极连接地，第一与门303的输出端连接本单元的信号输出端。
进一步的，第一无输入输出置“0”单元300和第二无输入输出置“0”单元400的信号输入端分别对应连接第一信号接收放大器单元100和第二信号接收放大器单元200的信号输出端Vout1、Vout2，信号输出端分别对应连接输出端OUT3和OUT4；且第四晶体管302采用NMOS管实现，第一无输入输出置“0”单元300和第二无输入输出置“0”单元400的复位信号输入端共同连接RESET信号端；复位信号采用从逻辑“0”跳变到逻辑“1”保持的逻辑信号。
进一步的，第一逻辑判定单元500和第二逻辑判定单元600结构相同，均包括第二反相器501、第三反相器502、第四反相器503、第五反相器504、第五晶体管505、第六晶体管506、第三电阻507、第一电容508和第一比较器509；第二反相器501和第四反相器503的输入端连接本单元的逻辑信号输入端，输出端分别对应连接第三反相器502和第五反相器504的输入端；第三反相器502的输出端连接输出信号端；第五反相器504的输出端连接第五晶体管505的栅极；第五晶体管505的栅极同时连接第六晶体管506的栅极，源极连接电源电压Vdd1，漏极连接第六晶体管506的漏极；第六晶体管506的源极接地，漏极连接第三电阻507的一端；第三电阻507的另一端同时连接第一电容508的一端和第一比较器509的反相输入端；第一比较器509的正向输入端连接电压，输出端连接本单元的信号输出端；第一电容508另一端接地。
进一步的，第一逻辑判定单元500和第二逻辑判定单元600的逻辑信号输入端分别对应连接第一无输入输出置“0”单元300和第二无输入输出置“0”单元400的信号输出端OUT3和OUT4，信号输出端分别对应连接输出端X和Y；第五晶体管505采用PMOS实现，第六晶体管506管采用NMOS晶体管实现。
进一步的，分频路径选择与电压域转换单元700包括第一分频器701、第二分频器702、第六反相器703、第二与门704、第一2选1输出门705、第七晶体管706、第八晶体管707、第九晶体管708和第十晶体管709；第一分频器701和第二分频器702的信号输入端分别对应连接第一逻辑判定单元500和第二逻辑判定单元600的输出信号端，输出端分别连接第一2选1输出门705的信号输入端；第一分频器701的使能信号输入端与第一反相器703同时连接第一逻辑判定单元500的信号输出端X；第一与门704的输入端同时连接第一反相器703的输出端和第二逻辑判定单元600的输出端Y，输出端连接第二分频器702的信号使能信号输入端；第一2选1输出门705的信号输出端同时连接第七晶体管706和第八晶体管707的栅极；第七晶体管706的源极连接Vdd1，漏极连接第二晶体管707的漏极；第八晶体管707源极接地；第九晶体管708和第十晶体管709的栅极同时连接第七晶体管706的漏极，漏极同时连接输出信号OUT7，源极对应分别连接Vdd2和地。
进一步的，电源Vdd2为1.8V供电；第一分频器701和第二分频器702的使能信号是高电平时分频器开始工作。
进一步的，第一锁相环单元800包括第一鉴频鉴相器801、第一电荷泵802、第一滤波器803、第一压控振荡器804和第三分频器805；第二锁相环单元900包括第二鉴频鉴相器901、第二电荷泵902、第二滤波器903、第二压控振荡器904、第四分频器905和第五分频器906；
第一鉴频鉴相器801的信号输入端同时连接分频路径选择与电压域转换单元700的输出端OUT7信号和第三分频器805的输出端，信号输出端连接第一电荷泵802的信号输入端，第一电荷泵802的信号输出端连接第一滤波器803的信号输入端，第一滤波器803的信号输出端连接第一压控振荡器804的信号输入端，第一压控振荡器804的信号输出端和第四分频器905的信号输出端同时连接第二鉴频鉴相器901的信号输入端；第二鉴频鉴相器901的信号输出端连接第二电荷泵902的信号输入端，第二电荷泵902的信号输出端连接第二滤波器903的信号输入端，第二滤波器903的信号输出端连接第二压控振荡器904的信号输入端，第二压控振荡器904的输出端连接第四分频器905的信号输入端，第四分频器905的信号输入端连接第五分频器906的信号输入端，第五分频器906的信号输出端连接第三分频器805的输入信号端和本单元的信号输出端OUT8。
进一步的，第一锁相环单元800和第二锁相环单元900的所有系统模块均采用1.8V供电，1.8V电压由电源电压转换电路1000提供。
进一步的，输出逻辑电压域转换单元1100包括第七反相器1101、第八反相器1102、第九反相器1103、第十反相器1109、第十一反相器1110、第十一晶体管1105、第十二晶体管1106、第十三晶体管1107、第十四晶体管1108、第十五晶体管1111、第十六晶体管1112、第十七晶体管1113、第十八晶体管1114和第三与门1104；第七反相器1101和第九反相器1103的反相器输入端连接第二锁相环单元900的输出端OUT8；第七反相器1101的输出端连接第八反相器1102的信号输入端，第九反相器1103的输出端连接第三与门1104的两个输入端；第三与门1104的输出端和第八反相器1102的输出端分别对应连接第十二晶体管1106和第十四晶体管1108的栅极；第十二晶体管1106和第十四晶体管1108的源极同时接地；第十一晶体管1105和第十三晶体管1107的源极同时接地，第十一晶体管1105的栅极同时连接第十三晶体管1107和第十四晶体管1108的漏极；第十三晶体管栅极1107同时连接第十一晶体管1105和第十二晶体管1106的漏极；第十一晶体管1105和第十三晶体管1107的漏极分别连接第十反相器1109和第十一反相器1110的输入端；第十五晶体管1111和第十六晶体管1112的栅极同时连接第十反相器1109的输出端，漏极连接一起，源极分别对应连接Vdd3和地；第十七晶体管1113和第十八晶体管1114的栅极同时连接第十一反相器1110的输出端，漏极连接一起，源极分别对应连接Vdd3和地；第十五晶体管1111的漏极连接输出信号端OUT9，第十七晶体管1113的漏极连接输出信号端OUT10。
进一步的，第十一晶体管1105和第十三晶体管1107采用PMOS晶体管，第十二晶体管1106和第十四晶体管1108采用NMOS晶体管；Vdd2采用1.8V供电，第十一晶体管1105、第十二晶体管1106、第十三晶体管1107、第十四晶体管1108、第十五晶体管1111、第十六晶体管1112、第十七晶体管1113和第十八晶体管1114所用3.3V晶体管设计；电源电压Vdd3采用1.8V、2.5V或3.3V。
进一步的，LVDS输出列阵1200由12个并联的输出LVDS通道单元组成；每个LVDS通道单元包括第十九至第二十四晶体管1201-1206、第一放大器1207、第二电容1212，第四电阻1208、第五电阻1209、第六电阻1210和第七电阻1211；第十九晶体管1201和第二十晶体管1202的栅极同时连接输出逻辑电压域转换单元1100的输出端OUT9，第十九晶体管1201和第二十晶体管1202的漏极同时连接第一1208和第六电阻1210的一端，第四电阻1208和第六电阻1210的另一端分别对应连接第五电阻1209和第七电阻1211的一端；第五电阻1209和第七电阻1211的另一端同时连接第二十一晶体管1203和第二十二晶体管1204的漏极；第十九晶体管1201和第二十一晶体管1203的源极同时连接第二十三晶体管1205的漏极，第二十三晶体管1205的源极接Vdd3，栅极连接IBIAS1；第二十一晶体管1203和第二十二晶体管1204的栅极连接输出逻辑电压域转换单元1100的输出端OUT10，第二十晶体管1202和第二十二晶体管1204的源极连接第二十四晶体管1206的漏极，第二十四晶体管1206的源极接地；1.25V电压同时连接第一放大器1207的反相输入端和第二电容1212的一端，第二电容1212的另一端同时连接第一放大器1207的输出端与第二十四晶体管1206的栅极；第一放大器1207的同相输入端连接到第四电阻1208和第五电阻1209连接的节点上；反相输出信号端OUTN连接第十九晶体管1201的漏极，同相输出信号端OUTP连接第二十一晶体管1203的漏极。
进一步的，第二十三晶体管1205的偏置电流为7mA，第四电阻1208、第五电阻1209、第六电阻1210和第七电阻1211的阻值均为50ohm；电源电压Vdd3是1.8V、2.5V或3.3V；第十九至第二十二晶体管1201-1204是3.3V耐压晶体管。
本发明相比现有技术具有如下优点：
本发明具有输入信号自动检测、宽频带、大电压域、低噪声等优点。
附图说明
图1是本发明提出的并行的信号接收放大器单元、无输入输出置“0”单元、逻辑判定单元级联电路原理图；
图2是本发明提出的分频路径选择与电压域转换单元电路原理图；
图3是本发明提出的锁相环单元电路原理图；
图4是本发明提出的输出逻辑电压域转换单元电路原理图；
图5是本发明提出的LVDS输出列阵电路原理图。
具体实施方式
为了进一步说明本发明公开的技术方案，下面结合说明书附图与具体实施例作详细阐述。本领域的技术人员应知，在不违背发明精神前提下做出的优化设计与改进方法均落入本发明的保护范围，对于本领域的惯用技术在本具体实施例中不再做详细说明。
实施例1
为了实现上述目的，本发明采用如下技术方案：
如图1所示，一种宽电压域、低抖动时钟分配器电路，包括第一信号接收放大器单元100、第二信号接收放大器单元200、第一无输入输出置“0”单元300、第二无输入输出置“0”单元400，第一逻辑判定单元500、第二逻辑判定单元600、分频路径选择与电压域转换单元700、第一锁相环单元800、第二锁相环单元900、电源电压转换电路1000、输出逻辑电压域转换单元1100以及LVDS输出列阵1200；第一信号接收放大器单元100和第二信号接收放大器单元200分别对应级联第一无输入输出置“0”单元300和第二无输入输出置“0”单元400，第一无输入输出置“0”单元300和第二无输入输出置“0”单元400的输出分别对应连接第一逻辑判定单元500和第二逻辑判定单元600的输入，第一逻辑判定单元500和第二逻辑判定单元600的输出同时连接分频路径选择与电压域转换单元700，分频路径选择与电压域转换单元700的输出连接第一锁相环单元800的输入，第一锁相环单元800的输出连接第二锁相环单元900的输入；电源电压转换电路1000为第一锁相环单元800、第二锁相环单元900供电；输出逻辑电压域转换单元1100的输入连接第二锁相环单元900的输出，输出逻辑电压域转换单元1100的输出级联LVDS输出列阵1200。
为了接收两个通道的差分输入信号，并将本通道的输入信号放大到后级电路可以接受的幅度，系统前端有两个并行的信号接收放大器单元分别为第一信号接收放大器单元100和第二信号接收放大器单元200。第一信号接收放大器单元100和第二信号接收放大器单元200均包括第一电阻101、第二电阻102、第一晶体管103、第二晶体管104和第三晶体管105；第一电阻101与第二电阻102的一端均连接Vdd1，另一端分别对应连接第一晶体管103和第二晶体管104的漏极；第一晶体管103和第二晶体管104的栅极分别对应连接正向信号输入端和反向信号输入端，源极共同连接第三晶体管105的漏极；第三晶体管105的栅极连接VBIAS1，源极接地；第二晶体管104的漏极连接本单元的信号输出端。
其中，本专利的第一信号接收放大器单元100、第二信号接收放大器单元200采用3.3V耐压晶体管设计，可以使用3.3V/2.5V/1.8V供电。
放大器的增益：
Av＝gm1R (1)
gm1表示第一晶体管103的跨导，R表示第一电阻101的阻值。本实施例中放大器的增益是10倍。
进一步的，系统输入信号为两组差分输入信号，分别为V1+、V1-与V2+、V2-。V1+、V1-分别连接第一信号接收放大器单元100的正向信号输入端、反向信号输入端；V2+、V2-分别连接第二信号接收放大器单元200的正向信号输入端、反向信号输入端；Vout1、Vout2分别连接第一、第二信号接收放大器单元的信号输出端。
为了保证系统无输入信号时，信号在通道内逻辑判定为逻辑“0”状态，本发明专利提出了采用相同架构的第一无输入输出置“0”单元300和第二无输入输出置“0”单元400。均包括第一反相器301、第四晶体管302和第一与门303构成；第一与门303的一个输入端和第一反相器301共同连接本单元的复位信号输入端，第一与门303的另一个输入端和第四晶体管302的漏极分别连接第一信号接收放大器单元100的信号输出端，第一反相器301的输出端连接第四晶体管302的栅端，第四晶体管302的源极连接地，第一与门303的输出端连接本单元的信号输出端。
进一步，第一无输入输出置“0”单元300和第二无输入输出置“0”单元400的信号输入端分别对应连接第一信号接收放大器单元100和第二信号接收放大器单元200的信号输出端Vout1、Vout2，信号输出端分别对应连接输出端OUT3和OUT4；且第四晶体管302采用NMOS管实现，第一无输入输出置“0”单元300和第二无输入输出置“0”单元400的复位信号输入端共同连接RESET信号端；复位信号采用从逻辑“0”跳变到逻辑“1”保持的逻辑信号。
系统上电，RESET信号从逻辑“0”跳变为逻辑“1”，OUT3、OUT4的输出为确定的逻辑“0”。当有输入信号时，OUT3、OUT4的输出为放大的输入信号；当无输入信号时，OUT3、OUT4为确定的逻辑“0”。确定的逻辑保证后级逻辑判定的准确性。
为了达到自动检测输入信号通道的目的：并关断另一个输入通道来降低功耗；或者当系统两个通道均输入信号时，系统只通过通道1的信号；或者系统无输入信号，自动关断两个通道，本发明提出了采用相同结构的第一逻辑判定单元500和第二逻辑判定单元600。均包括第二反相器501、第三反相器502、第四反相器503、第五反相器504、第五晶体管505、第六晶体管506、第三电阻507、第一电容508和第一比较器509；第二反相器501和第四反相器503的输入端连接本单元的逻辑信号输入端，输出端分别对应连接第三反相器502和第五反相器504的输入端；第三反相器502的输出端连接输出信号端；第五反相器504的输出端连接第五晶体管505的栅极；第五晶体管505的栅极同时连接第六晶体管506的栅极，源极连接电源电压Vdd1，漏极连接第六晶体管506的漏极；第六晶体管506的源极接地，漏极连接第三电阻507的一端；第三电阻507的另一端同时连接第一电容508的一端和第一比较器509的反相输入端；第一比较器509的正向输入端连接电压，输出端连接本单元的信号输出端；第一电容508另一端接地。
进一步地，OUT3、OUT4分别连接第一、第二逻辑判定单元的逻辑信号输入端，输出信号端X、Y分别连接第一、第二逻辑判定单元的信号输出端。第五晶体管采用PMOS实现，第六晶体管采用NMOS晶体管实现。
进一步地，当通道输入为“0”时，第一比较器的反相输入端输出为“1”，比较器输出逻辑“0”。当通道有信号输入时，第一比较器的反相输入端输出为“0”，比较器输出逻辑“1”。
如图2所示，本发明提出的分频路径选择与电压域转换单元700包括第一分频器701、第二分频器702、第六反相器703、第二与门704、第一2选1输出门705、第七晶体管706、第八晶体管707、第九晶体管708和第十晶体管709；第一分频器701和第二分频器702的信号输入端分别对应连接第一逻辑判定单元500和第二逻辑判定单元600的输出信号端，输出端分别连接第一2选1输出门705的信号输入端；第一分频器701的使能信号输入端与第一反相器703同时连接第一逻辑判定单元500的信号输出端X；第一与门704的输入端同时连接第一反相器703的输出端和第二逻辑判定单元600的输出端Y，输出端连接第二分频器702的信号使能信号输入端；第一2选1输出门705的信号输出端同时连接第七晶体管706和第八晶体管707的栅极；第七晶体管706的源极连接Vdd1，漏极连接第二晶体管707的漏极；第八晶体管707源极接地；第九晶体管708和第十晶体管709的栅极同时连接第七晶体管706的漏极，漏极同时连接输出信号OUT7，源极对应分别连接Vdd2和地。
第一分频器701的使能信号输入端为逻辑A，第二分频器702的使能信号输入端为逻辑B。根据上述的逻辑要求，可以得到如下真值表
表1分频模块控制真值表
Figure BDA0003557808730000141
根据真值表可以得到下述逻辑表达式：
Figure BDA0003557808730000142
Figure BDA0003557808730000143
进一步地，电源Vdd2为1.8V供电；第一分频器701和第二分频器702的使能信号是高电平时分频器开始工作。
如图3所示，第一锁相环单元800包括第一鉴频鉴相器801、第一电荷泵802、第一滤波器803、第一压控振荡器804和第三分频器805；第二锁相环单元900包括第二鉴频鉴相器901、第二电荷泵902、第二滤波器903、第二压控振荡器904、第四分频器905和第五分频器906；
第一鉴频鉴相器801的信号输入端同时连接分频路径选择与电压域转换单元700的输出端OUT7信号和第三分频器805的输出端，信号输出端连接第一电荷泵802的信号输入端，第一电荷泵802的信号输出端连接第一滤波器803的信号输入端，第一滤波器803的信号输出端连接第一压控振荡器804的信号输入端，第一压控振荡器804的信号输出端和第四分频器905的信号输出端同时连接第二鉴频鉴相器901的信号输入端；第二鉴频鉴相器901的信号输出端连接第二电荷泵902的信号输入端，第二电荷泵902的信号输出端连接第二滤波器903的信号输入端，第二滤波器903的信号输出端连接第二压控振荡器904的信号输入端，第二压控振荡器904的输出端连接第四分频器905的信号输入端，第四分频器905的信号输入端连接第五分频器906的信号输入端，第五分频器906的信号输出端连接第三分频器805的输入信号端和本单元的信号输出端OUT8。
这里只给出级联锁相环的系统传递函数：
Figure BDA0003557808730000161
N1表示第三分频器805的分频数，N1表示第四分频器905的分频数。ωZ1表示第一零点，ωZ2表示第二零点，ωPLL1表示第一锁相环带宽，ωPLL2表示第二锁相环带宽。在本实施例中，ωPLL1＝90Hz，ωPLL2＝70Khz。ωZ1＝10hz，ωZ2＝20khz。N1＝4，N2＝32。
更进一步地，为了保证第一锁相环单元、第二锁相环单元电路的工作速率，该单元的所有系统模块均采用1.8V供电，此1.8V电压由电源电压转换电路1000产生。第一级锁相环采用90Hz以内的带宽，采用片外高稳定度压控铷钟晶体振荡器，第一级可以为第二级提供干净的参考信号。第二级采用500Khz带宽抑制本级VCO的相位噪声，通过高低通的形式，得到低相位噪声信号。
如图4所示，输出逻辑电压域转换单元1100包括第七反相器1101、第八反相器1102、第九反相器1103、第十反相器1109、第十一反相器1110、第十一晶体管1105、第十二晶体管1106、第十三晶体管1107、第十四晶体管1108、第十五晶体管1111、第十六晶体管1112、第十七晶体管1113、第十八晶体管1114和第三与门1104；第七反相器1101和第九反相器1103的反相器输入端连接第二锁相环单元900的输出端OUT8；第七反相器1101的输出端连接第八反相器1102的信号输入端，第九反相器1103的输出端连接第三与门1104的两个输入端；第三与门1104的输出端和第八反相器1102的输出端分别对应连接第十二晶体管1106和第十四晶体管1108的栅极；第十二晶体管1106和第十四晶体管1108的源极同时接地；第十一晶体管1105和第十三晶体管1107的源极同时接地，第十一晶体管1105的栅极同时连接第十三晶体管1107和第十四晶体管1108的漏极；第十三晶体管栅极1107同时连接第十一晶体管1105和第十二晶体管1106的漏极；第十一晶体管1105和第十三晶体管1107的漏极分别连接第十反相器1109和第十一反相器1110的输入端；第十五晶体管1111和第十六晶体管1112的栅极同时连接第十反相器1109的输出端，漏极连接一起，源极分别对应连接Vdd3和地；第十七晶体管1113和第十八晶体管1114的栅极同时连接第十一反相器1110的输出端，漏极连接一起，源极分别对应连接Vdd3和地；第十五晶体管1111的漏极连接输出信号端OUT9，第十七晶体管1113的漏极连接输出信号端OUT10。
更进一步地，第十一晶体管1105和第十三晶体管1107采用PMOS晶体管，第十二晶体管1106和第十四晶体管1108采用NMOS晶体管；Vdd2采用1.8V供电，第十一晶体管1105、第十二晶体管1106、第十三晶体管1107、第十四晶体管1108、第十五晶体管1111、第十六晶体管1112、第十七晶体管1113和第十八晶体管1114所用3.3V晶体管设计；电源电压Vdd3采用1.8V、2.5V或3.3V。
如图5所示，LVDS输出列阵1200由12个并联的输出LVDS通道单元组成；每个LVDS通道单元包括第十九至第二十四晶体管1201-1206、第一放大器1207、第二电容1212，第四电阻1208、第五电阻1209、第六电阻1210和第七电阻1211；第十九晶体管1201和第二十晶体管1202的栅极同时连接输出逻辑电压域转换单元1100的输出端OUT9，第十九晶体管1201和第二十晶体管1202的漏极同时连接第一1208和第六电阻1210的一端，第四电阻1208和第六电阻1210的另一端分别对应连接第五电阻1209和第七电阻1211的一端；第五电阻1209和第七电阻1211的另一端同时连接第二十一晶体管1203和第二十二晶体管1204的漏极；第十九晶体管1201和第二十一晶体管1203的源极同时连接第二十三晶体管1205的漏极，第二十三晶体管1205的源极接Vdd3，栅极连接IBIAS1；第二十一晶体管1203和第二十二晶体管1204的栅极连接输出逻辑电压域转换单元1100的输出端OUT10，第二十晶体管1202和第二十二晶体管1204的源极连接第二十四晶体管1206的漏极，第二十四晶体管1206的源极接地；1.25V电压同时连接第一放大器1207的反相输入端和第二电容1212的一端，第二电容1212的另一端同时连接第一放大器1207的输出端与第二十四晶体管1206的栅极；第一放大器1207的同相输入端连接到第四电阻1208和第五电阻1209连接的节点上；反相输出信号端OUTN连接第十九晶体管1201的漏极，同相输出信号端OUTP连接第二十一晶体管1203的漏极。
更进一步地，第二十三晶体管1205的偏置电流为7mA，第四电阻1208、第五电阻1209、第六电阻1210和第七电阻1211的阻值均为50ohm；电源电压Vdd3是1.8V、2.5V或3.3V；第十九至第二十二晶体管1201-1204是3.3V耐压晶体管。

Claims (16)

1.一种宽电压域、低抖动时钟分配器电路，其特征在于：包括第一信号接收放大器单元(100)、第二信号接收放大器单元(200)、第一无输入输出置“0”单元(300)、第二无输入输出置“0”单元(400)，第一逻辑判定单元(500)、第二逻辑判定单元(600)、分频路径选择与电压域转换单元(700)、第一锁相环单元(800)、第二锁相环单元(900)、电源电压转换电路(1000)、输出逻辑电压域转换单元(1100)以及LVDS输出列阵(1200)；第一信号接收放大器单元(100)和第二信号接收放大器单元(200)分别对应级联第一无输入输出置“0”单元(300)和第二无输入输出置“0”单元(400)，第一无输入输出置“0”单元(300)和第二无输入输出置“0”单元(400)的输出分别对应连接第一逻辑判定单元(500)和第二逻辑判定单元(600)的输入，第一逻辑判定单元(500)和第二逻辑判定单元(600)的输出同时连接分频路径选择与电压域转换单元(700)，分频路径选择与电压域转换单元(700)的输出连接第一锁相环单元(800)的输入，第一锁相环单元(800)的输出连接第二锁相环单元(900)的输入；电源电压转换电路(1000)为第一锁相环单元(800)、第二锁相环单元(900)供电；输出逻辑电压域转换单元(1100)的输入连接第二锁相环单元(900)的输出，输出逻辑电压域转换单元(1100)的输出级联LVDS输出列阵(1200)。
2.根据权利要求1所述的宽电压域、低抖动时钟分配器电路，其特征在于：第一信号接收放大器单元(100)和第二信号接收放大器单元(200)均包括第一电阻(101)、第二电阻(102)、第一晶体管(103)、第二晶体管(104)和第三晶体管(105)；第一电阻(101)与第二电阻(102)的一端均连接Vdd1，另一端分别对应连接第一晶体管(103)和第二晶体管(104)的漏极；第一晶体管(103)和第二晶体管(104)的栅极分别对应连接正向信号输入端和反向信号输入端，源极共同连接第三晶体管(105)的漏极；第三晶体管(105)的栅极连接VBIAS1，源极接地；第二晶体管(104)的漏极连接本单元的信号输出端。
3.根据权利要求2所述的宽电压域、低抖动时钟分配器电路，其特征在于：第一信号接收放大器单元(100)和第二信号接收放大器单元(200)采用3.3V耐压晶体管设计，使用3.3V、2.5V或8V供电。
4.根据权利要求2所述的宽电压域、低抖动时钟分配器电路，其特征在于：第一信号接收放大器单元(100)和第二信号接收放大器单元(200)的输入信号为两组差分输入信号，分别为V1+和V1-与V2+和V2-；V1+和V1-分别对应连接第一信号接收放大器单元(100)的正向信号输入端和反向信号输入端；V2+和V2-分别对应连接第二信号接收放大器单元(200)的正向信号输入端和反向信号输入端；信号输出端Vout1和Vout2分别对应连接第一信号接收放大器单元(100)和第二信号接收放大器单元(200)的信号输出端。
5.根据权利要求1所述的宽电压域、低抖动时钟分配器电路，其特征在于：第一无输入输出置“0”单元(300)和第二无输入输出置“0”单元(400)均包括第一反相器(301)、第四晶体管(302)和第一与门(303)构成；第一与门(303)的一个输入端和第一反相器(301)共同连接本单元的复位信号输入端，第一与门(303)的另一个输入端和第四晶体管(302)的漏极分别连接第一信号接收放大器单元(100)的信号输出端，第一反相器(301)的输出端连接第四晶体管(302)的栅端，第四晶体管(302)的源极连接地，第一与门(303)的输出端连接本单元的信号输出端。
6.根据权利要求5所述的宽电压域、低抖动时钟分配器电路，其特征在于：第一无输入输出置“0”单元(300)和第二无输入输出置“0”单元(400)的信号输入端分别对应连接第一信号接收放大器单元(100)和第二信号接收放大器单元(200)的信号输出端Vout1、Vout2，信号输出端分别对应连接输出端OUT3和OUT4；且第四晶体管(302)采用NMOS管实现，第一无输入输出置“0”单元(300)和第二无输入输出置“0”单元(400)的复位信号输入端共同连接RESET信号端；复位信号采用从逻辑“0”跳变到逻辑“1”保持的逻辑信号。
7.根据权利要求1所述的宽电压域、低抖动时钟分配器电路，其特征在于：第一逻辑判定单元(500)和第二逻辑判定单元(600)结构相同，均包括第二反相器(501)、第三反相器(502)、第四反相器(503)、第五反相器(504)、第五晶体管(505)、第六晶体管(506)、第三电阻(507)、第一电容(508)和第一比较器(509)；第二反相器(501)和第四反相器(503)的输入端连接本单元的逻辑信号输入端，输出端分别对应连接第三反相器(502)和第五反相器(504)的输入端；第三反相器(502))的输出端连接输出信号端；第五反相器(504)的输出端连接第五晶体管(505)的栅极；第五晶体管(505)的栅极同时连接第六晶体管(506)的栅极，源极连接电源电压Vdd1，漏极连接第六晶体管(506)的漏极；第六晶体管(506)的源极接地，漏极连接第三电阻(507)的一端；第三电阻(507)的另一端同时连接第一电容(508)的一端和第一比较器(509)的反相输入端；第一比较器(509)的正向输入端连接电压，输出端连接本单元的信号输出端；第一电容(508)另一端接地。
8.根据权利要求7所述的宽电压域、低抖动时钟分配器电路，其特征在于：第一逻辑判定单元(500)和第二逻辑判定单元(600)的逻辑信号输入端分别对应连接第一无输入输出置“0”单元(300)和第二无输入输出置“0”单元(400)的信号输出端OUT3和OUT4，信号输出端分别对应连接输出端X和Y；第五晶体管(505)采用PMOS实现，第六晶体管(506)管采用NMOS晶体管实现。
9.根据权利要求1所述的宽电压域、低抖动时钟分配器电路，其特征在于：分频路径选择与电压域转换单元(700)包括第一分频器(701)、第二分频器(702)、第六反相器(703)、第二与门(704)、第一2选1输出门(705)、第七晶体管(706)、第八晶体管(707)、第九晶体管(708)和第十晶体管(709)；第一分频器(701)和第二分频器(702)的信号输入端分别对应连接第一逻辑判定单元(500)和第二逻辑判定单元(600)的输出信号端，输出端分别连接第一2选1输出门(705)的信号输入端；第一分频器(701)的使能信号输入端与第一反相器(703)同时连接第一逻辑判定单元(500)的信号输出端X；第一与门(704)的输入端同时连接第一反相器(703)的输出端和第二逻辑判定单元(600)的输出端Y，输出端连接第二分频器(702)的信号使能信号输入端；第一2选1输出门(705)的信号输出端同时连接第七晶体管(706)和第八晶体管(707)的栅极；第七晶体管(706)的源极连接Vdd1，漏极连接第二晶体管(707)的漏极；第八晶体管(707)源极接地；第九晶体管(708)和第十晶体管(709)的栅极同时连接第七晶体管(706)的漏极，漏极同时连接输出信号OUT7，源极对应分别连接Vdd2和地。
10.根据权利要求9所述的宽电压域、低抖动时钟分配器电路，其特征在于：电源Vdd2为1.8V供电；第一分频器(701)和第二分频器(702)的使能信号是高电平时分频器开始工作。
11.根据权利要求1所述的宽电压域、低抖动时钟分配器电路，其特征在于：第一锁相环单元(800)包括第一鉴频鉴相器(801)、第一电荷泵(802)、第一滤波器(803)、第一压控振荡器(804)和第三分频器(805)；第二锁相环单元(900)包括第二鉴频鉴相器(901)、第二电荷泵(902)、第二滤波器(903)、第二压控振荡器(904)、第四分频器(905)和第五分频器(906)；
第一鉴频鉴相器(801)的信号输入端同时连接分频路径选择与电压域转换单元(700)的输出端OUT7信号和第三分频器(805)的输出端，信号输出端连接第一电荷泵(802)的信号输入端，第一电荷泵(802)的信号输出端连接第一滤波器(803)的信号输入端，第一滤波器(803)的信号输出端连接第一压控振荡器(804)的信号输入端，第一压控振荡器(804)的信号输出端和第四分频器(905)的信号输出端同时连接第二鉴频鉴相器(901)的信号输入端；第二鉴频鉴相器(901)的信号输出端连接第二电荷泵(902)的信号输入端，第二电荷泵(902)的信号输出端连接第二滤波器(903)的信号输入端，第二滤波器(903)的信号输出端连接第二压控振荡器(904)的信号输入端，第二压控振荡器(904)的输出端连接第四分频器(905)的信号输入端，第四分频器(905)的信号输入端连接第五分频器(906)的信号输入端，第五分频器(906)的信号输出端连接第三分频器(805)的输入信号端和本单元的信号输出端OUT8。
12.根据权利要求11所述的宽电压域、低抖动时钟分配器电路，其特征在于：第一锁相环单元(800)和第二锁相环单元(900)的所有系统模块均采用1.8V供电，1.8V电压由电源电压转换电路(1000)提供。
13.根据权利要求1所述的宽电压域、低抖动时钟分配器电路，其特征在于：输出逻辑电压域转换单元(1100)包括第七反相器(1101)、第八反相器(1102)、第九反相器(1103)、第十反相器(1109)、第十一反相器(1110)、第十一晶体管(1105)、第十二晶体管(1106)、第十三晶体管(1107)、第十四晶体管(1108)、第十五晶体管(1111)、第十六晶体管(1112)、第十七晶体管(1113)、第十八晶体管(1114)和第三与门(1104)；第七反相器(1101)和第九反相器(1103)的反相器输入端连接第二锁相环单元(900)的输出端OUT8；第七反相器(1101)的输出端连接第八反相器(1102)的信号输入端，第九反相器(1103)的输出端连接第三与门(1104)的两个输入端；第三与门(1104)的输出端和第八反相器(1102)的输出端分别对应连接第十二晶体管(1106)和第十四晶体管(1108)的栅极；第十二晶体管(1106)和第十四晶体管(1108)的源极同时接地；第十一晶体管(1105)和第十三晶体管(1107)的源极同时接地，第十一晶体管(1105)的栅极同时连接第十三晶体管(1107)和第十四晶体管(1108)的漏极；第十三晶体管栅极(1107)同时连接第十一晶体管(1105)和第十二晶体管(1106)的漏极；第十一晶体管(1105)和第十三晶体管(1107)的漏极分别连接第十反相器(1109)和第十一反相器(1110)的输入端；第十五晶体管(1111)和第十六晶体管(1112)的栅极同时连接第十反相器(1109)的输出端，漏极连接一起，源极分别对应连接Vdd3和地；第十七晶体管(1113)和第十八晶体管(1114)的栅极同时连接第十一反相器(1110)的输出端，漏极连接一起，源极分别对应连接Vdd3和地；第十五晶体管(1111)的漏极连接输出信号端OUT9，第十七晶体管(1113)的漏极连接输出信号端OUT10。
14.根据权利要求13所述的宽电压域、低抖动时钟分配器电路，其特征在于：第十一晶体管(1105)和第十三晶体管(1107)采用PMOS晶体管，第十二晶体管(1106)和第十四晶体管(1108)采用NMOS晶体管；Vdd2采用1.8V供电，第十一晶体管(1105)、第十二晶体管(1106)、第十三晶体管(1107)、第十四晶体管(1108)、第十五晶体管(1111)、第十六晶体管(1112)、第十七晶体管(1113)和第十八晶体管(1114)所用3.3V晶体管设计；电源电压Vdd3采用1.8V、2.5V或3.3V。
15.根据权利要求1所述的宽电压域、低抖动时钟分配器电路，其特征在于：LVDS输出列阵(1200)由12个并联的输出LVDS通道单元组成；每个LVDS通道单元包括第十九至第二十四晶体管(1201-1206)、第一放大器(1207)、第二电容(1212)，第四电阻(1208)、第五电阻(1209)、第六电阻(1210)和第七电阻(1211)；第十九晶体管(1201)和第二十晶体管(1202)的栅极同时连接输出逻辑电压域转换单元(1100)的输出端OUT9，第十九晶体管(1201)和第二十晶体管(1202)的漏极同时连接第一(1208)和第六电阻(1210)的一端，第四电阻(1208)和第六电阻(1210)的另一端分别对应连接第五电阻(1209)和第七电阻(1211)的一端；第五电阻(1209)和第七电阻(1211)的另一端同时连接第二十一晶体管(1203)和第二十二晶体管(1204)的漏极；第十九晶体管(1201)和第二十一晶体管(1203)的源极同时连接第二十三晶体管(1205)的漏极，第二十三晶体管(1205)的源极接Vdd3，栅极连接IBIAS1；第二十一晶体管(1203)和第二十二晶体管(1204)的栅极连接输出逻辑电压域转换单元(1100)的输出端OUT10，第二十晶体管(1202)和第二十二晶体管(1204)的源极连接第二十四晶体管(1206)的漏极，第二十四晶体管(1206)的源极接地；1.25V电压同时连接第一放大器(1207)的反相输入端和第二电容(1212)的一端，第二电容(1212)的另一端同时连接第一放大器(1207)的输出端与第二十四晶体管(1206)的栅极；第一放大器(1207)的同相输入端连接到第四电阻(1208)和第五电阻(1209)连接的节点上；反相输出信号端OUTN连接第十九晶体管(1201)的漏极，同相输出信号端OUTP连接第二十一晶体管(1203)的漏极。
16.根据权利要求15所述的宽电压域、低抖动时钟分配器电路，其特征在于：第二十三晶体管(1205)的偏置电流为7mA，第四电阻(1208)、第五电阻(1209)、第六电阻(1210)和第七电阻(1211)的阻值均为50ohm；电源电压Vdd3是1.8V、2.5V或3.3V；第十九至第二十二晶体管(1201-1204)是3.3V耐压晶体管。
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CN118113100A (zh) * 2024-04-25 2024-05-31 瓴科微(上海)集成电路有限责任公司 一种宽输入范围lvds电路

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