CN114631080A - 用于存储器的数据恢复管理 - Google Patents

Abstract

描述一种存储器装置和操作方法。所述存储器装置可包含NAND存储器。所述存储器装置可配置主机装置以维持主机侧缓冲器用于数据备份。当所述存储器装置确定与尝试将数据写入到存储器块中的存储器页相关联的错误时，所述存储器装置可将所述错误指示给所述主机装置。所述主机装置可基于接收到所述错误的所述指示而将所述数据和来自循环缓冲器的其它受影响数据的备份副本传输到所述存储器装置。所述存储器装置可基于所述存储器装置的一或多个结构或操作方面而将所述主机侧缓冲器配置成至少具有特定大小。

Description

用于存储器的数据恢复管理

背景技术

下文大体上涉及一种包含至少一个存储器装置的系统，且更确切地说，涉及用于存储器的数据恢复管理。

系统可包含各种存储器装置和控制器，所述存储器装置和控制器经由一或多个总线耦合以管理多种电子装置中的信息，所述电子装置例如为计算机、无线通信装置、物联网、相机、数字显示器等。存储器装置广泛地用于在此类电子装置中存储信息。通过编程存储器单元的不同状态来存储信息。举例来说，二进制存储器单元可存储两个状态中的一者，通常由逻辑“1”或逻辑“0”标示。一些存储器单元能够存储多于两个状态中的一者。为了存取所存储信息，存储器装置可读取或感测存储器单元中的所存储状态。为了存储信息，存储器装置可将状态写入或编程到存储器单元。

存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、快闪存储器、相变存储器(PCM)、3维交叉点存储器(3D Xpoint)、快闪存储器(例如，浮动栅极快闪装置和电荷捕集快闪装置，其可用于或非(NOR)或与非(NAND)存储器装置中)等。存储器装置可以是易失性或非易失性的。例如快闪存储器单元的非易失性存储器单元即使在不存在外部电源的情况下仍可维持其所存储逻辑状态达很长一段时间。例如DRAM单元的易失性存储器单元除非其被外部电源周期性地刷新，否则可能随时间推移而丢失其所存储状态。基于快闪的存储器装置与一些非易失性和易失性存储器装置相比可具有改进的性能。

附图说明

图1说明根据本文所公开的实例的支持用于存储器的数据恢复管理的存储器装置的实例。

图2说明根据本文所公开的实例的支持用于存储器的数据恢复管理的NAND存储器电路的实例。

图3A和3B说明根据本文所公开的实例的支持用于存储器的数据恢复管理的系统的实例。

图4说明根据本文所公开的实例的支持用于存储器的数据恢复管理的系统的实例。

图5说明根据本文所公开的实例的支持用于存储器的数据恢复管理的过程流程的实例。

图6说明根据本文所公开的实例的支持用于存储器的数据恢复管理的系统的实例。

图7说明根据本文所公开的实例的支持用于存储器的数据恢复管理的框图的实例。

图8说明根据本文所公开的实例的支持用于存储器的数据恢复管理的框图的实例。

图9和10展示说明根据本文所公开的实例的支持用于存储器的数据恢复管理的一或多种方法的流程图。

具体实施方式

一些存储器单元可各自存储两个或更多个逻辑状态中的一者。举例来说，单层级存储器单元(SLC)可存储两个逻辑状态中的一者，且多层级存储器单元可存储三个或更多个逻辑状态中的一者。在一些情况下，每一SLC可存储可包含于单页数据中的单个信息位。在一些情况下，每一多层级单元可存储多个信息位，且每一位可包含于不同数据页中。举例来说，存储于多层级单元中的第一信息位可包含于下部数据页中，且存储于同一多层级单元中的第二信息位可包含于上部数据页中。

例如快闪存储器单元等一些存储器单元可通过存储表示逻辑状态的电荷量而存储逻辑状态。举例来说，SLC可通过存储指示第一逻辑状态或第二逻辑状态的高于或低于阈值的电荷量而编程。在例如3D NAND存储器等一些存储器架构中，一个SLC单元上的失败写入操作可能损坏由同一块中的一或多个其它SLC单元所存储的数据，由此增加失败的严重程度。

一些多层级快闪存储器单元可使用多个“遍次”以适当逻辑状态进行编程(例如，写入)，其中每一遍次可添加存储于存储器单元中的一些上的电荷量(取决于要存储于每一存储器单元上的逻辑状态)，直到所存储电荷的量达到表示所要逻辑状态的电平。对于多层级单元，第一遍次可将第一量的电荷放置于具有包含于下部页中的第一位的存储器单元上，且第二遍次可将额外电荷放置于具有包含于上部页中的第二位的存储器单元上。

在一些情况下，对数据的一页(例如，上部页)的失败写入操作可能损坏存储于另一页(例如，下部页)中的数据。举例来说，对上部页中的多层级单元的失败第二遍次写入操作可损坏先前存储于包含相同单元的下部页中的第一遍次中的数据。

存储器单元的写入失败在高可靠性系统(例如，汽车或其它安全关键系统)中可能尤其存在问题。因此，在一些情况下，存储器系统可在写入失败的情况下(例如，通过将数据的副本保持在存储器装置内的随机存取存储器(RAM)中或SLC存储器的另一存储体中)保持所存储的信息的本地备份副本。在此情况下，存储器装置可能够将正确逻辑状态恢复到受影响的存储器单元。此方法可具有缺点，例如，较高成本、较慢写入速度和较高写入放大(例如，可减小存储器装置的寿命的额外不必要写入)。此外，存储器装置内的内部RAM可至少相对于可被分配以维持数据的备份副本的量极有限。

为了解决这些或其它缺点，如本文所描述，存储器装置可配置主机装置(例如，外部微处理器)以(例如，在主机装置处)维持循环缓冲器以用于在存储器装置处的写入失败的情况下保持最近写入的数据的副本。在此情况下，存储器装置可通知主机装置存储器单元块中的写入失败，可从由主机装置维持的循环缓冲器接收备份数据，且可将所接收的备份数据重写到不同存储器单元块。在一些情况下，存储器装置可基于可能被失败写入操作损坏的最大数据量而确定循环缓冲器的大小，可能还有其它因素，且可将循环缓冲器的大小指示给主机装置。

一开始在如参考图1和2所描述的存储器装置和存储器电路的上下文中描述本公开的特征。进一步由涉及如参考图3-10所描述的用于存储器的数据恢复管理的系统图、过程流程和流程图说明且参考所述系统图、过程流程和流程图描述本公开的这些和其它特征。

图1说明根据本文所公开的实例的存储器装置100的实例。在一些情况下，存储器装置100可被称为存储器芯片、存储器裸片或电子存储器设备。存储器装置100可包含一或多个存储器单元，例如存储器单元105-a和存储器单元105-b(未标记其它存储器单元)。存储器单元105可为例如快闪存储器单元(例如在图1中所展示的存储器单元105-a的放大图中)、DRAM存储器单元、FeRAM存储器单元、PCM存储器单元或另一类型的存储器单元。

每一存储器单元105可经编程以存储表示一或多个信息位的逻辑状态。在一些情况下，存储器单元105可一次存储一个信息位(例如，逻辑状态0或逻辑状态1)，例如在SLC存储器块的可被称为SLC存储器单元的存储器单元中。在一些情况下，单个存储器单元105可一次存储多于一个位的信息，例如，在多层级单元(MLC)、三层级单元(TLC)或四层级单元(QLC)中。举例来说，单个MLC存储器单元105可通过存储四个逻辑状态中的一者而一次存储两个信息位：逻辑状态00、逻辑状态01、逻辑状态10或逻辑状态11。举例来说，单个TLC存储器单元105可通过存储八个逻辑状态中的一者而一次存储三个信息位：000、001、010、011、100、101、110、111。且作为另一实例，单个QLC存储器单元105可通过存储十六个逻辑状态中的一者而一次存储四个信息位。

在一些情况下，多层级存储器单元105(例如，MLC存储器单元、TLC存储器单元或QLC存储器单元)可物理上不同于SLC单元。举例来说，多层级存储器单元105可使用不同单元几何形状或使用不同材料制造。在一些情况下，多层级存储器单元105可与SLC单元物理上相同或类似，且存储器块中的其它电路系统(例如控制器电路系统、感测放大器、驱动器等)可被配置成将存储器单元操作(例如，读取和写入)为SLC单元、MLC单元、TLC单元等。

不同存储器单元架构可以不同方式存储逻辑状态。在FeRAM架构中，例如，每一存储器单元105可包含包含用于存储表示可编程状态的电荷和/或极化的铁电材料的电容器。在DRAM架构中，每一存储器单元105可包含包含介电材料(例如，绝缘体)的电容器以存储表示可编程状态的电荷。

在快闪存储器架构中，每一存储器单元105可包含具有用于存储表示逻辑状态的电荷的浮动栅极和/或介电材料的晶体管。举例来说，图1中的存储器单元105-a的放大图是包含可用于存储逻辑状态的晶体管110(例如，金属氧化物半导体(MOS)晶体管)的快闪存储器单元。晶体管110具有控制栅极115且可包含包夹在介电材料125之间的浮动栅极120。晶体管110包含第一节点130(例如，源极或漏极)和第二节点135(例如，漏极或源极)。可通过将一定数量的电子(例如，电荷)放置(例如，写入、存储)于浮动栅极120上来将逻辑状态存储于晶体管110中。要存储于浮动栅极120上的电荷的量可取决于要存储的逻辑状态。存储于浮动栅极120上的电荷可影响晶体管110的阈值电压，进而影响在晶体管110被激活时可流动通过晶体管110的电流量。可通过将电压施加到控制栅极115(例如，在控制节点140处)以激活晶体管110且测量(例如，检测、感测)在第一节点130与第二节点135之间流动的所得电流量来读取存储在晶体管110中的逻辑状态。

举例来说，感测组件170可确定SLC存储器单元是否以二进制方式存储逻辑状态0或逻辑状态1；例如，基于来自存储器单元的电流的存在或不存在，或基于电流是高于还是低于阈值电流。然而，对于多层级单元，感测组件170可基于各种中间电流电平而确定存储于存储器单元中的逻辑状态。举例来说，感测组件170可基于定义可由TLC单元存储的八个可能逻辑状态的八个不同电流电平(或电流范围)来确定TLC单元的逻辑状态。此类电流电平的间距可相当小(在量值方面)，从而与SLC情况相比提供更低错误容限。

类似地，可通过将两个电压(例如，高于阈值的电压或低于阈值的电压)中的一者施加到存储器单元以将表示两个可能逻辑状态中的一者的电荷存储(或不存储)在浮动栅极上来写入快闪SLC存储器单元。相比之下，写入到快闪多层级单元可要求以更精细粒度级(且可能在多个遍次中)施用电压以更精细地控制存储于浮动栅极上的电荷量，进而使得能够表示更大逻辑状态集。

电荷捕集快闪存储器单元可以类似于浮动栅极快闪存储器单元的方式操作，但替代(或除了)将电荷存储于浮动栅极120上，电荷捕获快闪存储器单元可将表示状态的电荷存储于控制栅极115下方的介电材料中。因此，电荷捕集快闪存储器单元可包含或可不包含浮动栅极120。

在一些实例中，存储器单元105的每一行可连接到字线160，并且存储器单元105的每一列连接到数字线165。因此，一个存储器单元105可位于字线160与数字线165的相交点处。此相交点可被称为存储器单元的地址。数字线有时被称为位线。在一些情况下，字线160和数字线165可大体上彼此垂直且可产生存储器单元阵列105。在一些情况下，字线160和数字线165可一般被称为存取线或选择线。

在一些情况下，存储器装置100可包含三维(3D)存储器阵列，其中二维(2D)存储器阵列彼此上下形成。相比于2D阵列，此可增加可放置或产生于单个裸片或衬底上的存储器单元的数量，这反过来可减少制造成本，或增加存储器阵列的性能，或这两者。在图1的实例中，存储器装置100包含多个层级的存储器阵列。在一些实例中，层级可由电绝缘材料分隔开。每一层级可经对准或定位以使得存储器单元105可在每一层级上彼此(精确地、重叠、或近似)对准，从而形成存储器单元堆叠175。在一些情况下，存储器单元堆叠175可被称为存储器单元串，参考图2更详细论述。

可通过行解码器145和列解码器150来控制对存储器单元105的存取。举例来说，行解码器145可从存储器控制器155接收行地址且基于所接收行地址而激活适当字线160。类似地，列解码器150可从存储器控制器155接收列地址且激活适当数字线165。因此，通过激活一个字线160和一个数字线165，可存取一个存储器单元105。

在存取后，存储器单元105就可由感测组件170读取或感测。举例来说，感测组件170可经配置以基于由存取存储器单元105所生成的信号而确定存储器单元105的所存储逻辑状态。信号可包含电压或电流或两者，并且感测组件170可包含电压感测放大器、电流感测放大器或两者。举例来说，可将电流或电压施加到存储器单元105(使用对应字线160和/或数字线165)，并且数字线165上的所得电流或电压的量值可取决于由存储器单元105存储的逻辑状态。举例来说，对于快闪存储器单元，存储器单元105中的晶体管的浮动栅极上或绝缘层中所存储的电荷量可影响晶体管的阈值电压，由此影响在存取存储器单元105时流动通过存储器单元105中的晶体管的电流量。电流的此类差异可用于确定存储在存储器单元105上的逻辑状态。

感测组件170可包含各种晶体管或放大器，以便检测和放大数字线165上的信号(例如，电流或电压)。可接着经由输入/输出块180输出存储器单元105的所检测逻辑状态。在一些情况下，感测组件170可为列解码器150或行解码器145的部分，或感测组件170可以其它方式连接到列解码器150或行解码器145，或与所述列解码器或所述行解码器电子通信。

可通过类似地激活相关字线160和数字线165来设置或写入存储器单元105，以使得能够将逻辑状态(例如，表示一或多个信息位)存储在存储器单元105中。列解码器150或行解码器145可例如从输入/输出块180接受要写入到存储器单元105的数据。如先前所论述，在快闪存储器(例如，在NAND和3D NAND存储器装置中使用的快闪存储器)的情况下，通过将电子存储在浮动栅极或绝缘层中来写入存储器单元105。

存储器控制器155可通过例如行解码器145、列解码器150和感测组件170的各种组件控制存储器单元105的操作(例如，读取、写入、重新写入、刷新等)。在一些情况下，行解码器145、列解码器150和感测组件170中的一或多者可与存储器控制器155共址。存储器控制器155可生成行地址信号和列地址信号，以便激活所要字线160和数字线165。存储器控制器155还可生成和控制在存储器装置100的操作期间使用的各种电压或电流。

在一些情况下，存储器控制器155可将第一数据写入到存储器装置处的第一组存储器单元页内的第一存储器单元页。存储器控制器155可从主机装置接收用于第二数据的写入命令且尝试将第二数据写入到第一组页内的第二存储器单元页。存储器控制器155可识别与尝试将第二数据写入到第一组页内的第二页相关联的错误且将错误指示给主机装置。存储器控制器155可在指示错误之后从主机装置接收第一数据的副本和第二数据的副本，且将第一数据的副本写入到存储器装置处的第二组存储器单元页内的第一存储器单元页，且将第二数据的副本写入到第二组页内的第二存储器单元页。

图2说明根据本公开的实例的支持用于存储器的数据恢复管理的NAND存储器电路200的实例。NAND存储器电路200可为存储器装置(例如，存储器装置100)的部分的实例。虽然图2中包含的一些元件标记有附图标记，而其它对应元件未经标记，但它们是相同的或将理解为类似的，以便增加所描绘特征的可见度和清晰度。

NAND存储器电路200包含以NAND配置连接的多个快闪存储器单元205(其可为例如参考图1所描述的快闪存储器单元)。在NAND存储器配置(被称为NAND存储器)中，多个快闪存储器单元205彼此串联连接以形成存储器单元205的串210，其中串210中的每一快闪存储器单元205的漏极与所述串中的另一快闪存储器单元205的源极耦合。在一些情况下，以NAND配置连接以形成NAND存储器的快闪存储器单元可被称为NAND存储器单元。

存储器单元205的每一串210可与由串210中的存储器单元205共享的对应数字线215相关联。串210中的每一存储器单元205可与单独字线230(例如，字线230-a、230-i、230-n)相关联，使得字线230的数量可等于串210中的存储器单元205的数量。

一般来说，NAND存储器可经阶层式组织为包含多个存储器单元205的串210、包含多个串210的页，和包含多个页的块。在一些情况下，NAND存储器可以页粒度级进行写入和读取，但无法以页粒度级可擦除。举例来说，NAND存储器可实际上以较高粒度级，例如以块粒度级可擦除。在一些情况下，NAND存储器单元可能需要在其可重写之前进行擦除。不同存储器装置可具有不同的读取/写入/擦除特性。

在一些情况下，单个存储器单元205可包含于单个页中。在其它情况下，单个存储器单元205可包含于两个或更多个页中。举例来说，经配置以存储两个位的多层级单元可包含于两个页中，其中每一位包含于不同页中。

NAND存储器电路200中的存储器单元205的每一串210在串210的一个末端处与漏极侧选择栅极装置(SGD)晶体管220耦合，并且在串210的另一末端处与源极侧选择栅极装置(SGS)晶体管225耦合。SGD晶体管220和SGS晶体管225可用于通过分别在SGD晶体管225的栅极245处和/或SGS晶体管225的栅极240处施加电压来将存储器单元205的串210耦合到位线215和/或源极节点250。

在NAND存储器操作期间，可施加与源极节点250、与源极节点250相关联的SGS晶体管225的栅极240、字线230、漏极节点235、与漏极节点235相关联的SGD晶体管220的栅极245以及位线215相关联的各种电压电平以对串210中的至少一些NAND存储器单元执行一或多个操作(例如，编程、擦除或读取)。

在一些情况下，在第一操作(例如，读取操作)期间，正电压可施加到连接到漏极节点235的位线215，而源极节点250可连接到接地或虚拟接地(例如，大致0V)。举例来说，施加到漏极节点235的电压可为1V。同时，施加到栅极245和240的电压可增加到高于与源极节点250相关联的一或多个SGS 225和与漏极节点235相关联的一或多个SGD 220的阈值电压，使得与存储器串210相关联的沟道可电连接到漏极节点235和源极节点250。沟道可为通过串210中的存储器单元205(例如，通过存储器单元205中的晶体管)的电路径，其可在某些操作条件下传导电流。

同时，除所选择字线(即，与串210中的未选择单元相关联的字线)外的多个字线160(例如，在一些情况下所有字线160)可连接到高于串210中的存储器单元的最高阈值电压(VT)的电压(例如，VREAD)。VREAD可使串210中的全部未选择存储器单元“接通”，使得每一未选择存储器单元可在与其相关联的沟道中维持高导电性。在一些实例中，与所选择单元相关联的字线160可连接到电压VTarget。VTarget可选择为存储器串210中的经擦除存储器单元的VT与经编程存储器单元的VT之间的值。在所选择存储器单元展现经擦除VT(例如，VTarget>所选择存储器单元的VT)时，所选择存储器单元205可响应于VTarget的施加而“接通”，并且因此允许电流在存储器串210的沟道中从位线215流动到源极250。在所选择存储器单元展现经编程VT(例如，因此VTarget＜所选择存储器单元的VT)时，所选择存储器单元可响应于VTarget而“断开”，并且因此禁止电流在存储器串210的沟道中从位线215流动到源极250。电流量(或缺少电流量)可由如参考图1所描述的感测组件170感测以读取串210内的所选择存储器单元205中的所存储信息。

图3A和3B说明根据本文所公开的实例的支持用于存储器的数据恢复管理的系统300的实例，且描绘用于与两个写入连续操作(展示为300-a和300-b)相关联的系统300的数据流。系统300包含主机装置305和可使用总线315彼此通信的存储器装置310。存储器装置310可为参考图1所描述的存储器装置100的实例。在一些情况下，存储器装置310可为包含快闪存储器单元的受管理存储器装置。举例来说，存储器装置310可为受管理NAND存储器装置，其包含以NAND配置布置的快闪存储器单元，例如图2的存储器电路200中所描绘。在一些情况下，存储器装置310中的快闪存储器单元可包含SLC存储器单元和/或多层级存储器单元，例如MLC存储器单元、TLC存储器单元或QLC存储器单元。

存储器装置310包含内部缓冲器320，其可为存储器装置310处的本地缓冲器(例如，位于与存储器装置310的存储器单元相同的封装中和/或相同的裸片上的缓冲器)。在一些情况下，内部缓冲器320可表示存储器装置310处的较大内部缓冲器的一部分，且内部缓冲器320可为由存储器装置310分配的部分，以用于缓冲从主机装置305接收到的用于写入到存储器块325的数据。在一些情况下，内部缓冲器320可包含RAM单元(例如，静态RAM(SRAM)单元)；也就是说，内部缓冲器320可为RAM缓冲器(或为RAM缓冲器的一部分)。

在例如通过在总线335上传输数据而将数据写入到存储器块325之前，存储器装置310可将从主机装置305接收到的数据临时保存(例如，缓冲)在内部缓冲器320中。在一些情况下，内部缓冲器320可在对存储器装置310的写入操作期间作为往复缓冲器而操作。往复缓冲器可以类似于两条目循环缓冲器的方式起作用，其中在交替位置中将新条目写入到内部缓冲器320。内部缓冲器320可由存储器装置310使用以实现输入/输出操作(I/O)和存储器存取操作的重叠或流水线化以提高存储器装置310的速度，因为可在将条目写入到内部缓冲器320时从内部缓冲器320读出一个条目。

存储器装置310包含多个存储器块325-a和325-b。在一些情况下，存储器块325可包含以NAND配置布置的快闪存储器单元，所述NAND配置可被称为NAND存储器块。每一存储器块325可包含存储器的一组页(例如，页330-a、330-b、330-c、330-d)。

在一些情况下，页330可包含单层级存储器单元、多层级存储器单元或这两者。如先前所描述，单个多层级快闪存储器单元(例如，一个多层级快闪存储器单元)可包含于多个页330中，例如当多层级快闪存储器单元的每一位包含于不同页中时。也就是说，页330可表示逻辑分区而非物理分区。在一些情况下，由于可以页粒度级写入NAND存储器，因此页的单个存储器单元中的错误可导致需要重写整个页。

在一些情况下，存储器装置310可将第一数据写入到存储器的第一页，且将第二数据写入到存储器的第二页，其中第一页中的一或多个存储器单元也包含于第二页中。在一些情况下，用于将数据写入到多层级快闪存储器单元的双遍次写入操作可写入两页数据，即下部页(其可在第一遍次期间写入)和上部页(其可在第一遍次之后，在第二遍次期间写入)。因此，多层级单元可在两个(或更多个)遍次中进行编程。

在一些情况下，主机装置305可识别要写入到存储器装置310的数据340(例如，Data1 340-a、Data2 340-b等)，且可将写入命令发送(例如，传输)到存储器装置310以将数据340写入到存储器装置310的存储器单元。如本文中更详细描述，在一些情况下，主机装置305还可将数据340的临时备份副本保存在主机装置305的循环缓冲器345中。

举例来说，如系统300-a所描绘，主机装置305可识别用于写入到存储器装置310的Data1 340-a。主机装置305可将Datal 340-a的备份副本保存(例如，写入)到循环缓冲器345的第一条目，且可(例如，同时)将包含Datal 340-a的写入命令(例如，经由总线315)传输到存储器装置310。响应于接收到写入命令，存储器装置310可通过将Datal 340-a保存在内部缓冲器320的第一条目中且随后将Datal 340-a(例如，从内部缓冲器320的第一条目)写入到块325-a的第一页330-a而将Datal写入到块325-a。在一些情况下，在存储器装置310的初始化(例如，存储器装置310的新电力循环的开始)之后，存储器装置310可将与第一写入命令相关联的数据仅写入到完全空的块325，且可制止在瞬时电力循环期间将任何额外数据写入到在先前电力循环期间部分编程的任何块325，以避免影响在最后电力循环期间编程的任何数据。

类似地，如系统300-b所描绘，主机装置305可随后识别用于写入到存储器装置310的Data2 340-b。主机装置305可将Data2 340-b的备份副本保存(例如，写入)在循环缓冲器345的第二条目(其可为例如与保存Datal的条目连续的条目)中。主机装置305可将包含Data2 340-b的写入命令传输到存储器装置310。响应于接收到写入命令，存储器装置310可通过将Data2 340-b保存在内部缓冲器320的第二条目中且随后将Data2 340-b写入到块325-a的第二页330-b来将Data2 340-b写入到块325-a。

在一些情况下，如果存储器装置310确定当存储器装置310正尝试将数据340写入到块325中的存储器单元页330时写入错误已发生，则存储器装置310可例如通过(例如，经由总线315)将错误指示发送到主机装置305来将错误指示给主机装置305。主机装置305可基于接收到错误指示而将来自循环缓冲器345的数据中的一些或全部(例如，Datal 340-a、Data2 340-b和/或其它数据的副本)发送到存储器装置310，例如通过从循环缓冲器345发送用于数据中的一些或全部的写入命令。存储器装置310接着可将从主机装置305接收到的数据的副本写入(例如，重写)到存储器的另一块325(例如，存储器块325-b)。

在一些情况下，循环缓冲器345的大小(例如，循环缓冲器345的条目的数量)可由存储器装置310确定，且由存储器装置310指示给主机装置305。

在一些情况下，存储器装置310可确定循环缓冲器345的大小，其可至少部分地基于可潜在地在写入操作期间损坏且因此可需要由存储器装置310重写的数据的最大量(例如，页的最大量)。举例来说，对于存储器单元的双遍次写入操作，如果在第一遍次期间(例如，当存储器装置310正尝试写入下部页时)发生写入错误，则上部页可能不是损坏的。然而，如果在第二遍次期间(例如，当存储器装置310正尝试写入上部页时)发生写入错误，则上部页和下部页两者可为损坏的，因为同一存储器单元可包含于两个页中。因此，大小可基于可能受写错误影响的页的最大数目(数量)，或基于数个存储器单元(例如，可能受影响的页中包含的存储器单元)的容量。

另外，在写入错误期间或之后，存储器装置310可继续从主机装置305接收新数据，所述新数据在准备写入到存储器块325时保存在内部缓冲器320中。如果存储器装置310在写入错误之后无法将内部缓冲器320中的数据写入到存储器块325，则内部缓冲器320中保存的数据可能会丢失。因此，在一些情况下，当确定循环缓冲器345的大小时，存储器装置310可包含内部缓冲器320的大小(例如，就页或字节而言的容量)。也就是说，存储器装置310还可至少部分地基于内部缓冲器320的大小而确定循环缓冲器345的大小，例如使得循环缓冲器345的大小不小于可由一页330中的写入错误损坏(例如，影响)的页的数量乘以页大小并与内部缓冲器320的大小相加的值。

在一些情况下，如果主机装置305从存储器装置310接收到错误指示，则主机装置305可将所有数据从循环缓冲器345发送到存储器装置310，且存储器装置310可将从主机装置305接收到的所有数据写入(例如，重写)到存储器的另一块325。

然而，在一些情况下，可能不需要将循环缓冲器345中的所有数据重写到存储器装置310，例如当将循环缓冲器345中的一些数据写入到可能不会受写入错误影响的存储器装置310的页时。在此情况下，从循环缓冲器345重发送和重写所有数据可引入不必要的开销。

此外，快闪存储器单元还可在其寿命期间支持有限数量的写入循环，在此之后其可不再可靠地存储逻辑状态。因此，可能需要减少对存储器单元执行的不必要写入操作的量，且在仅一些数据可能损坏的情况下避免将所有数据重写在循环缓冲器345中。

为了最小化数据的不必要的重写，在一些情况下，存储器装置310可在错误指示中包含与写入错误相关联的页的地址(例如，逻辑块地址(LBA))和写入错误的大小(例如，错误大小)的指示。举例来说，存储器装置310可包含写入错误所发生的页的地址，以及由于写入错误而可能需要重写到存储器装置305的页的数量的指示(或写入到页的数量的数据的累积大小的指示)。主机装置305接着可基于地址和大小的指示而将存储于循环缓冲器345中的数据的一部分(例如，子集)发送到存储器装置310以用于基于地址和大小的指示而重写。因此，在一些情况下，取决于由存储器装置305指示的错误大小，主机装置305可或可不将循环缓冲器345中的所有数据发送到存储器装置305以用于重写。

在一些情况下，受到或可能受到另一页上发生的后续写入错误影响的页(例如，操作可受到另一页上后续写入错误影响的页)可包含与写入错误所发生的页共享一或多个存储器单元的页，或写入错误所发生的页与可能已被写入错误损坏的其它页之间的中间页。

参考图4和5更详细地描述当发生写入错误时存储器装置310和主机装置305的操作的实例。

图4说明根据本文所公开的实例的支持用于存储器的数据恢复管理的系统400的实例。系统400可为参考图3A和3B所论述的系统300的实例(例如，如系统300-a和300-b中所展示)，且可在检测到写入错误之后描绘系统400的操作。

在系统400中，主机装置305可能已将Datal 340-a、Data2 340-b、Data3 340-c和Data4 340-d写入到循环缓冲器345，且可能已将写入命令传输到存储器装置310，以使得存储器装置310将相同数据写入到块325-a。存储器装置310可能已分别成功地将Datal 340-a、Data2 340-b和Data3 340-c写入到页330-a、330-b和330-c，但可能已在尝试将Data4340-d写入到页330-d时遇到写入错误。在此实例中，与页330-d相关联的写入错误还可具有损坏的页330-a和330-b，但不具有页330-c。

在确定写入错误已在页330-d处发生之后，存储器装置可将错误指示给主机装置305(例如，通过发送错误的指示)。错误的指示可包含页330-d的地址和错误的大小。错误的大小可包含例如受错误影响的页的累积大小(例如，页330-b、330-b和330-d)以及任何中间页(例如，页330-c)。也就是说，存储器装置310可基于从写入错误所发生的页(页330-d)到最早损坏的页(页330-a)的页的跨度而确定错误的大小。另外或替代地，错误的指示可包含需要替换数据的每一页的地址(例如，页330-a、330-b、330-c和330-d的地址)，且还可包含或可不包含每一此类页的大小。

主机装置305可接收错误的指示，且可基于错误的指示(例如，基于地址和大小)将Datal 340-a、Data2 340-b、Data3 340-c和Data4 340-d的副本传输到存储器装置310。举例来说，主机装置305可将包含Datal 340-a、Data2 340-b、Data3 340-c和Data4 340-d中的一或多者的一或多个写入命令发送到存储器装置310。

存储器装置310可将Datal 340-a、Data2 340-b、Data3 340-c和Data4 340-d分别重写到块325-b的页330-e、330-f、330-g和330-h。在一些情况下，存储器装置310可通过使用内部缓冲器320作为往复缓冲器来重写数据，且将Datal 340-a、Data2 340-b、Data3340-c和Data4 340-d中的每一者从内部缓冲器320重写到块325-b。在一些情况下，块325-b可为先前由存储器装置310擦除且因此可用于写入的存储器块。

图5说明根据本文所公开的实例的支持用于存储器的数据恢复管理的过程流程500。过程流程500可由主机装置505和存储器装置510执行，所述主机装置和存储器装置可为参考图3A、3B和4所描述的主机装置305和存储器装置310的实例。

在515处，存储器装置510可确定主机装置505要维持的缓冲器的大小。在一些情况下，存储器装置510可基于操作可受存储器装置510的写入操作影响的页的最大数目而确定缓冲器的大小。在一些情况下，存储器装置510可进一步基于存储器装置510的内部缓冲器(例如，参考图3所描述的内部缓冲器320)的大小而确定缓冲器的大小。

在520处，存储器装置510可将缓冲器大小的指示传输到主机装置505。在一些情况下，存储器装置510可在初始化程序期间(例如，响应于接收到初始化命令或响应于通电)传输缓冲器大小的指示。在一些情况下，主机装置505可接着初始化(例如，配置、设置)具有所指示缓冲器大小的循环缓冲器。

在525处，主机装置505可识别要由存储器装置510写入的数据，且可例如通过传输包含数据的写入命令而将数据传输到存储器装置510。

在530处，主机装置505可将数据的副本保存在循环缓冲器中。

在535处，存储器装置510可将数据保存在存储器装置510的内部缓冲器(例如，往复缓冲器)中，以准备将数据写入到存储器页。

在540处，存储器装置510可将数据写入到存储器装置510的页。

当主机装置505继续识别要写入到存储器装置510的新数据时，525、530、535和540的操作可重复。

在545处，存储器装置510可尝试将数据写入到页且可确定已存在写入错误。

在550处，存储器装置510可识别与写入错误相关联的地址和大小，且可将地址和大小的指示传输到主机装置505。举例来说，地址可为写入错误所发生的块的页的地址，且大小可为例如页的数目、数个页的累积大小或由于(例如，基于)写入错误而可能需要重写的数据量。

在555处，主机装置可接收地址和大小，且可将循环缓冲器中的数据中的一些或全部发送到存储器装置510。

在560处，存储器装置510可将从主机装置505接收到的数据写入到存储器装置510的不同块的一或多个页。

图6展示根据本公开的实例的支持用于存储器的数据恢复管理的系统600的图。系统600可包含装置605，其可包含处理器610、系统存储器控制器615和存储器装置620。举例来说，存储器装置620可为存储器装置100的实例。处理器610可经配置以经由总线625与系统存储器控制器615协调操作。系统存储器控制器615可经配置以经由总线625、630与处理器610和存储器装置620一起操作。

在一些实例中，存储器装置620可包含一或多个存储器阵列640，所述存储器阵列中的每一者可与对应的本地存储器控制器645耦合。举例来说，在一些情况下，存储器阵列640可为NAND存储器单元阵列。在一些情况下，参考图3、4和5所描述的操作可由本地存储器控制器645和/或系统存储器控制器615执行。在一些情况下，装置605可与例如外部存储器控制器的外部主机装置650耦合。

本地存储器控制器645可经配置以控制存储器阵列640的操作。而且，本地存储器控制器645可经配置以与系统存储器控制器615通信(例如，接收和传输数据和/或命令)。本地存储器控制器645可支持系统存储器控制器615控制如本文中所描述的存储器装置620的操作。在一些情况下，存储器装置620不包含系统存储器控制器615和本地存储器控制器645，主机装置650可执行本文中所描述的各种功能。因而，本地存储器控制器645可经配置以与系统存储器控制器615、与其它本地存储器控制器645或直接与主机装置650通信。

在一些实例中，存储器装置620可尝试将数据写入到存储器阵列640的块中的页且可确定写入错误。存储器装置620可将错误指示给主机装置650。主机装置650可基于错误的指示而发送先前写入到存储器阵列640的块中的一或多个页的数据的备份副本。存储器装置620可将数据的副本写入到存储器阵列640的不同块中的一或多个页。主机装置650可维持用于保持传输到存储器装置620的数据的备份副本的循环缓冲器。在一些情况下，可通过存储器装置620将循环缓冲器的大小指示给主机装置650。

图7展示根据本公开的各方面的支持用于存储器的数据恢复管理的存储器装置705的框图700。存储器装置705可为本文中所描述的存储器装置100的方面的实例。存储器装置705可包含写入组件710、命令组件715、错误识别组件720、错误指示组件725和缓冲器管理组件730。这些模块中的每一者可直接或间接地彼此通信(例如，经由一或多个总线)。

写入组件710可将第一数据写入到存储器装置处的第一组存储器单元页内的第一存储器单元页。命令组件715可从主机装置接收用于第二数据的写入命令。在一些实例中，写入组件710可尝试将第二数据写入到第一组页内的第二存储器单元页。错误识别组件720可识别与尝试将第二数据写入到第一组页内的第二页相关联的错误。错误指示组件725可将错误指示给主机装置。

在一些实例中，命令组件715可在指示错误之后从主机装置接收第一数据的副本和第二数据的副本。在一些实例中，写入组件710可将第一数据的副本写入到存储器装置处的第二组存储器单元页内的第一存储器单元页，且将第二数据的副本写入到第二组页内的第二存储器单元页。

在一些实例中，向主机装置指示错误包含指示第二页的地址和表示基于识别出错误而重写的页的数目的错误大小。

在一些实例中，错误识别组件720可确定第一页受错误影响。在一些实例中，错误指示组件725可基于确定第一页受错误影响而确定错误大小。

在一些实例中，写入组件710可在写入第一数据之后且在尝试写入第二数据之前将第三数据写入到第一组存储器单元页内的第三存储器单元页，其中要重写的页包含第一页、第二页和第三页。在一些实例中，写入组件710可在指示错误之后从主机装置接收第三数据的副本。在一些实例中，写入组件710可将第三数据的副本写入到第二组页内的第三存储器单元页。在一些情况下，第三存储器单元页不受错误影响。

在一些实例中，缓冲器管理组件730可至少部分地基于第一组页内操作可受第一组页中的一页的写入错误影响的页的最大数目而确定主机装置要维持的缓冲器的大小。在一些实例中，缓冲器管理组件730可向主机装置指示主机装置要维持的缓冲器的大小。

在一些实例中，写入组件710可在将第一数据写入到第一页之前将第一数据写入到存储器装置处的内部缓冲器的一部分，其中存储器装置处的内部缓冲器的所述部分经配置以缓冲从主机装置接收到的数据，且可在尝试将第二数据写入到第一组页内的第二页之前将第二数据写入到存储器装置处的内部缓冲器的所述部分。在一些实例中，主机装置要维持的缓冲器的大小至少部分地基于内部缓冲器的所述部分的容量。

在一些实例中，命令组件715可接收用于存储器装置的初始化命令，其中指示主机装置要维持的缓冲器的大小是基于接收初始化命令。

在一些实例中，写入组件710可基于接收到初始化命令而为第一数据分配第一页，其中，在分配第一页与将第一数据写入到第一页之间的时间，第一组页为空。

在一些情况下，存储器装置包含与非(NAND)存储器单元。在一些情况下，第一组页为第一NAND存储器单元块。在一些情况下，第二组页是第二NAND存储器单元块。

图8展示根据本公开的各方面的支持用于存储器的数据恢复管理的主机装置805的框图800。主机装置805可为例如主机装置305的方面的实例。主机装置805可包含数据传输组件810、错误指示组件815、缓冲器组件820和错误识别组件825。这些模块中的每一者可直接或间接地彼此通信(例如，经由一或多个总线)。

数据传输组件810可将第一数据传输到存储器装置。在一些实例中，数据传输组件810可将第二数据传输到存储器装置。在一些实例中，将第一数据传输到存储器装置包含传输包含第一数据的写入命令，且将第二数据传输到存储器装置包含传输包含第二数据的写入命令。

错误指示组件815可从存储器装置接收与第二数据相关联的错误的指示。缓冲器组件820可基于错误的指示而从存储器装置外部的缓冲器获得第二数据的副本和第一数据的副本。数据传输组件810可基于接收到错误的指示而将第一数据的副本和第二数据的副本传输到存储器装置。

错误识别组件825可接收地址和错误大小的指示，其中获得第二数据的副本和第一数据的副本是基于地址和错误大小的指示。

在一些实例中，缓冲器组件820可从存储器装置接收缓冲器大小的指示。在一些实例中，缓冲器组件820可将缓冲器配置成具有所指示大小，其中获得第一数据的副本和第二数据的副本是基于将缓冲器配置成具有所指示大小。

在一些实例中，缓冲器组件820可初始化存储器装置，其中接收缓冲器大小的指示是基于初始化存储器装置。

在一些实例中，缓冲器组件820可基于将第一数据传输到存储器装置而将第一数据写入到缓冲器。在一些实例中，缓冲器组件820可基于将第二数据传输到存储器装置而将第二数据写入到缓冲器。

在一些实例中，将第一数据传输到存储器装置包含传输用于第一数据的写入命令，且将第二数据传输到存储器装置包含传输用于第二数据的写入命令。

在一些情况下，缓冲器的大小是基于存储器装置的块大小、存储器装置的页大小、存储器装置处的内部缓冲器(例如，RAM缓冲器)的至少一部分的大小或其任何组合。

在一些实例中，主机装置805可基于错误的指示而确定要从缓冲器获得的数据量，其中获得第一数据的副本和第二数据的副本包含从缓冲器获得数据量。

在一些情况下，缓冲器包含循环缓冲器(例如，在主机装置处)。

图9展示说明根据本公开的方面支持用于存储器的数据恢复管理的方法900的流程图。方法900的操作可由如本文中所描述的存储器装置100或其组件实施。举例来说，方法900的操作可由存储器装置执行，如参考图2到5所描述。在一些实例中，存储器装置可执行一组指令以控制存储器装置的功能元件来执行下文所描述的功能。另外或替代地，存储器装置可使用专用硬件来执行下文所描述的功能的方面。

在905处，存储器装置可将第一数据写入到存储器装置处的第一组存储器单元页内的第一存储器单元页。可根据本文中所描述的方法来执行905的操作。在一些实例中，905的操作的方面可由如参考图7所描述的写入组件执行。

在910处，存储器装置可从主机装置接收用于第二数据的写入命令。可根据本文中所描述的方法来执行910的操作。在一些实例中，910的操作的方面可由如参考图7所描述的命令组件执行。

在915处，存储器装置可尝试将第二数据写入到第一组页内的第二存储器单元页。可根据本文中所描述的方法来执行915的操作。在一些实例中，915的操作的方面可由如参考图7所描述的写入组件执行。

在920处，存储器装置可识别与尝试将第二数据写入到第一组页内的第二页相关联的错误。可根据本文中所描述的方法来执行920的操作。在一些实例中，920的操作的方面可由如参考图7所描述的错误识别组件执行。

在925处，存储器装置可将错误指示给主机装置。可根据本文中所描述的方法来执行925的操作。在一些实例中，925的操作的方面可由如参考图7所描述的错误指示组件执行。

在930处，存储器装置可在指示错误之后从主机装置接收第一数据的副本和第二数据的副本。可根据本文中所描述的方法来执行930的操作。在一些实例中，930的操作的方面可由如参考图7所描述的命令组件执行。

在935处，存储器装置可将第一数据的副本写入到存储器装置处的第二组存储器单元页内的第一存储器单元页，且将第二数据的副本写入到第二组页内的第二存储器单元页。可根据本文中所描述的方法来执行935的操作。在一些实例中，935的操作的方面可由如参考图7所描述的写入组件执行。

在一些实例中，如本文中所描述的设备可执行一或多种方法，例如方法700。设备可包含用于以下操作的特征、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)：将第一数据写入到存储器装置处的第一组存储器单元页内的第一存储器单元页；从主机装置接收用于第二数据的写入命令；尝试将第二数据写入到第一组页内的第二存储器单元页；识别与尝试将第二数据写入到第一组页内的第二页相关联的错误；将错误指示给主机装置；在指示错误之后，从主机装置接收第一数据的副本和第二数据的副本；以及将第一数据的副本写入到存储器装置处的第二组存储器单元页内的第一存储器单元页，且将第二数据的副本写入到第二组页内的第二存储器单元页。

在方法700和本文所描述的设备的一些实例中，将错误指示给主机装置可包含指示第二页的地址和表示基于识别出错误而重写的页的数目的错误大小。

方法700和本文中所描述的设备的一些实例可进一步包含用于以下操作的特征、构件和指令：确定第一页受错误影响，且至少部分地基于确定第一页受错误影响而确定错误大小。

方法700和本文所描述的设备的一些实例可进一步包含用于以下操作的操作、特征、构件或指令：在写入第一数据之后且在尝试写入第二数据之前，将第三数据写入到第一组存储器单元页内的第三存储器单元页，其中要重写的页包含第一页、第二页和第三页；在指示错误之后，从主机装置接收第三数据的副本；以及将第三数据的副本写入到第二组页内的第三存储器单元页。在方法700和本文中所描述的设备的一些实例中，第三存储器单元页不受错误影响。

方法700和本文中所描述的设备的一些实例可进一步包含用于以下操作的操作、特征、构件或指令：至少部分地基于第一组页内操作可受第一组页中的一页的写入错误影响的页的最大数目而确定主机装置要维持的缓冲器的大小；且向主机装置指示主机装置要维持的缓冲器的大小。

方法700和本文中所描述的设备的一些实例可进一步包含用于以下操作的操作、特征、构件或指令：在将第一数据写入到第一页之间，将第一数据写入到存储器装置处的内部缓冲器的一部分，其中存储器装置处的内部缓冲器的部分经配置以缓冲从主机装置接收到的数据；以及在尝试将第二数据写入到第一组页内的第二页之前，将第二数据写入到存储器装置处的内部缓冲器的部分，其中主机装置要维持的缓冲器的大小至少部分地基于内部缓冲器的部分的容量。

方法700和本文中所描述的设备的一些实例可进一步包含用于以下操作的操作、特征、构件或指令：接收用于存储器装置的初始化命令，其中指示主机装置要维持的缓冲器的大小至少部分地基于接收初始化命令。

方法700和本文中所描述的设备的一些实例可进一步包含用于以下操作的操作、特征、构件或指令：至少部分地基于接收到初始化命令而为第一数据分配第一页，其中，在分配第一页与将第一数据写入到第一页之间的时间，第一组页为空。

在方法700和本文中所描述的设备的一些实例中，存储器装置包含与非(NAND)存储器单元，第一组页是第一NAND存储器单元块，且第二组页是第二NAND存储器单元块。

图10展示说明根据本公开的方面支持用于存储器的数据恢复管理的方法1000的流程图。方法1000的操作可由如本文中所描述的主机装置305或其组件实施。在一些实例中，主机装置可执行一组指令以控制主机装置的功能元件来执行下文所描述的功能。另外或替代地，主机装置可使用专用硬件执行下文描述的功能的方面。

在1005处，主机装置可将第一数据传输到存储器装置。可根据本文中所描述的方法来执行1005的操作。在一些实例中，1005的操作的方面可由如参考图8所描述的数据传输组件执行。

在1010处，主机装置可将第二数据传输到存储器装置。可根据本文中所描述的方法来执行1010的操作。在一些实例中，1010的操作的方面可由如参考图8所描述的数据传输组件执行。

在1015处，主机装置可从存储器装置接收与第二数据相关联的错误的指示。可根据本文中所描述的方法来执行1015的操作。在一些实例中，1015的操作的方面可由如参考图8所描述的错误指示组件执行。

在1020处，主机装置可基于错误的指示而从存储器装置外部的缓冲器获得第二数据的副本和第一数据的副本。可根据本文中所描述的方法来执行1020的操作。在一些实例中，1020的操作的方面可由如参考图8所描述的缓冲器组件执行。

在1025处，主机装置可基于接收到错误的指示而将第一数据的副本和第二数据的副本传输到存储器装置。可根据本文中所描述的方法来执行1025的操作。在一些实例中，1025的操作的方面可由如参考图8所描述的数据传输组件执行。

在一些实例中，如本文所描述的设备可执行一或多个方法，例如方法800。设备可包含用于以下操作的特征、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)：将第一数据传输到存储器装置；将第二数据传输到存储器装置；从存储器装置接收与第二数据相关联的错误的指示；从存储器装置外部的缓冲器且至少部分地基于错误的指示获得第二数据的副本和第一数据的副本；至少部分地基于接收到错误的指示而将第一数据的副本和第二数据的副本传输到存储器装置。

在方法800和本文中所描述的设备的一些实例中，接收错误的指示包含接收地址和错误大小的指示，其中获得第二数据的副本和第一数据的副本至少部分地基于地址和错误大小的指示。

方法800和本文中所描述的设备的一些实例可进一步包含用于以下操作的操作、特征、构件或指令：从存储器装置接收缓冲器大小的指示，且将缓冲器配置为具有所指示大小，其中获得第一数据的副本和第二数据的副本至少部分地基于将缓冲器配置为具有所指示大小。

方法800和本文中所描述的设备的一些实例可进一步包含用于以下操作的操作、特征、构件或指令：初始化存储器装置，其中接收缓冲器大小的指示至少部分地基于初始化存储器装置。

方法800和本文中所描述的设备的一些实例可进一步包含用于以下操作的操作、特征、构件或指令：至少部分地基于将第一数据传输到存储器装置而将第一数据写入到缓冲器，且至少部分地基于将第二数据传输到存储器装置而将第二数据写入到缓冲器。

在方法800和本文中所描述的设备的一些实例中，将第一数据传输到存储器装置包含传输用于第一数据的写入命令，且将第二数据传输到存储器装置包含传输用于第二数据的写入命令。

在方法800和本文中所描述的设备的一些实例中，缓冲器的大小至少部分地基于存储器装置的块大小、存储器装置的页大小、存储器装置处的内部缓冲器的至少一部分的大小或其任何组合。

在方法800和本文中所描述的设备的一些实例中，缓冲器为循环缓冲器(例如，在主机装置处)。

应注意，本文中所描述的方法是可能的实施方案，且操作和步骤可以重新排列或以其它方式加以修改，且其它实施方案是可能的。此外，可组合来自方法中的两种或更多种的部分。

描述一种设备。所述设备可包含第一组存储器单元、第二组存储器单元以及与第一组存储器单元和第二组存储器单元耦合的控制器。控制器可用于使得设备进行以下操作：识别与尝试将新数据写入到第一组存储器单元相关联的错误；将错误指示给主机装置；至少部分地基于指示错误而从主机装置接收新数据的副本和先前写入到第一组存储器单元的其它数据的副本；以及将新数据的副本和其它数据的副本写入到第二组存储器单元。

在一些实例中，控制器可进一步用于使得设备进行以下操作：向主机装置指示主机装置要维持的用于支持接收新数据的副本和其它数据的副本的缓冲器的大小。

一些实例可进一步包含内部RAM缓冲器，其中主机装置要维持的缓冲器的大小至少部分地基于可受与第一组存储器单元相关联的写入错误影响的存储器单元的最大数目、内部RAM缓冲器的一部分的容量或这两者。

一些实例可进一步包含包含第一组存储器单元和第二组存储器单元的多组存储器单元，其中多组存储器单元中的每一组包括NAND(例如，NAND快闪)存储器单元块。

在一些实例中，控制器可进一步用于使得设备进行以下操作：在尝试将新数据写入到第一组存储器单元之前，将新数据写入到内部RAM缓冲器的部分。

在一些实例中，控制器可进一步用于使得设备进行以下操作：识别用于设备的初始化事件，其中指示主机装置要维持的缓冲器的大小至少部分地基于识别初始化事件。

可使用多种不同技艺和技术中的任一种来表示本文所描述的信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和芯片。一些图式可将信号说明为单个信号；然而，所属领域的一般技术人员将理解，所述信号可表示信号总线，其中总线可具有各种位宽度。

如本文所使用，术语“虚拟接地”是指保持在大约零伏(0V)的电压下而不直接与地耦合的电路节点。因此，虚拟接地的电压可能会临时波动并且在稳定状态下返回到近似地0V。可使用如由运算放大器和电阻器组成的分压器的各种电子电路元件来实施虚拟接地。其它实施方案也是有可能的。“虚拟接地”或“虚拟地接地”是指连接到约0V。

术语“电子通信”、“导电接触”、“连接”和“耦合”可指代支持信号在组件之间流动的组件之间的关系。如果组件之间存在可在任何时间支持信号在组件之间流动的任何导电路径，则认为组件彼此电子连通(或彼此导电接触，或彼此连接，或彼此耦合)。在任何给定时间，基于包含所连接组件的装置的操作，彼此电子通信(或彼此导电接触，或彼此连接，或彼此耦合)的组件之间的导电路径可为开路或闭路。所连接组件之间的导电路径可以是组件之间的直接导电路径，或所连接组件之间的导电路径可以是间接导电路径，其可以包含例如开关、晶体管或其它组件的中间组件。在一些情况下，可例如使用例如开关或晶体管的一或多个中间组件将所连接组件之间的信号流动中断一段时间。

术语“耦合”是指从组件之间的开路关系移动到组件之间的闭路关系的条件，在开路关系中，信号当前不能通过导电路径在组件之间传送，在闭路关系中，信号可通过导电路径在组件之间传送。当例如控制器的组件将其它组件耦合在一起时，组件起始允许信号通过先前不准许信号流动的导电路径在其它组件之间流动的改变。

术语“隔离”是指其中信号当前不能在组件之间流动的组件之间的关系。如果组件之间存在开路，则所述组件彼此隔离。举例来说，由定位在两个组件之间的开关分离的所述组件在开关断开时彼此隔离。在控制器将两个组件彼此隔离时，控制器实现以下改变：阻止信号使用先前准许信号流动的导电路径在组件之间流动。

如本文所用，术语“大体上”意指经修饰特征(例如由术语大体上修饰的动词或形容词)不必是绝对的但要足够接近以便获得特征的优点。

本文所论述的包含存储器装置的装置可形成在半导体衬底上，例如硅、锗、硅锗合金、砷化镓、氮化镓等。在一些情况下，衬底为半导体晶片。在其它情况下，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOS)，或另一衬底上的半导体材料的外延层。可以通过使用包含但不限于磷、硼或砷的各种化学物质的掺杂来控制衬底或衬底的子区的导电性。可在衬底的初始形成或生长期间，通过离子植入，或通过任何其它掺杂方式，执行掺杂。

本文中所论述的开关组件或晶体管可以表示场效应晶体管(FET)，并且包括包含源极、漏极和栅极的三端装置。端子可通过例如金属的导电材料连接到其它电子元件。源极和漏极可以是导电的，且可包括重度掺杂(例如，简并)的半导体区。源极和漏极可通过轻度掺杂的半导体区或沟道分离。如果沟道是n型(即，大部分载流子为电子)，则FET可被称为n型FET。如果沟道为p型(即，大部分载流子为空穴)，则FET可被称为p型FET。沟道可由绝缘栅极氧化物封端。可通过将电压施加到栅极来控制沟道导电性。举例来说，将正电压或负电压分别施加到n型FET或p型FET可使沟道变为导电的。当大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“接通”或“激活”。当小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“断开”或“去激活”。

本文中结合附图阐述的描述内容描述了实例配置，且并不表示可以实施的或在权利要求书的范围内的所有实例。本文中所使用的术语“示例性”是指“充当实例、例子或说明”，并且不“优选于”或“优于”其它实例。具体实施方式包含具体细节以提供对所描述技术的理解。然而，可在没有这些具体细节的情况下实践这些技术。在一些情况下，以框图形式展示众所周知的结构及装置以免混淆所描述实例的概念。

在附图中，类似的组件或特征可具有相同的参考标记。另外，可通过在参考标记之后跟着短划线和在类似组件当中进行区分的第二标记来区分相同类型的各种组件。如果在说明书中仅使用第一参考标记，则描述内容适用于具有相同第一参考标记的类似组件中的任何一个，而与第二参考标记无关。

可用通用处理器、DSP、ASIC、FPGA或另一可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其设计成进行本文中所描述的功能的任何组合来实施或进行结合本文中的本公开所描述的各种说明性块和模块。通用处理器可以是微处理器，但在替代方案中，处理器可以是任何处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合(例如DSP和微处理器的组合、多个微处理器、与DSP核心结合的一或多个微处理器，或任何其它此类配置)。

本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合实施。如果以由处理器执行的软件来实施，则可以将功能作为一或多个指令或代码存储于计算机可读媒体上或通过计算机可读媒体予以传输。其它实例及实施方案在本公开及所附权利要求书的范围内。例如，由于软件的性质，所描述的功能可以使用由处理器、硬件、固件、硬连线或这些中的任何一个的组合执行的软件实施。实施功能的特征也可在物理上位于各个位置处，包含经分布以使得功能的各部分在不同物理位置处实施。另外，如本文(包含在权利要求书中)所使用，如在项列表(例如，以例如“中的至少一者”或“中的一或多者”的短语开头的项列表)中所使用的“或”指示包含性列表，使得例如A、B或C中的至少一者的列表意指A或B或C或AB或AC或BC或ABC(即，A和B和C)。另外，如本文所用，短语“基于”不应被理解为提及一组封闭条件。举例来说，在不脱离本公开的范围的情况下，被描述为“基于条件A”的示例性步骤可基于条件A和条件B两者。换句话说，如本文所使用，短语“基于”应以与短语“至少部分地基于”相同的方式解释。

提供本文中的描述以使所属领域的技术人员能够制造或使用本公开。对于本领域的技术人员来说，对本公开的各种修改将变得显而易见，并且本文中限定的一般原理可以在不脱离本公开精神或范围的情况下应用于其它变化形式。因此，本公开不限于本文中所描述的实例和设计，而是被赋予与本文中所公开的原理和新颖特征一致的最广泛范围。

Claims (25)

1.一种方法，其包括：

将第一数据写入到存储器装置处的第一组存储器单元页内的第一存储器单元页；

从主机装置接收用于第二数据的写入命令；

尝试将所述第二数据写入到所述第一组页内的第二存储器单元页；

识别与尝试将所述第二数据写入到所述第一组页内的所述第二页相关联的错误；

将所述错误指示给所述主机装置；

在指示所述错误之后，从所述主机装置接收所述第一数据的副本和所述第二数据的副本；及

将所述第一数据的所述副本写入到所述存储器装置处的第二组存储器单元页内的第一存储器单元页，且将所述第二数据的所述副本写入到所述第二组页内的第二存储器单元页。

2.根据权利要求1所述的方法，其中将所述错误指示给所述主机装置包括指示所述第二页的地址和表示基于识别出所述错误而重写的页的数目的错误大小。

3.根据权利要求2所述的方法，其进一步包括：

确定所述第一页受所述错误影响；以及

至少部分地基于确定第一页受所述错误影响而确定所述错误大小。

4.根据权利要求3所述的方法，其进一步包括：

在写入所述第一数据之后且在尝试写入所述第二数据之前，将第三数据写入到所述第一组存储器单元页内的第三存储器单元页，其中要重写的所述页包括所述第一页、所述第二页和所述第三页；

在指示所述错误之后，从所述主机装置接收所述第三数据的副本；及

将所述第三数据的所述副本写入到所述第二组页内的第三存储器单元页。

5.根据权利要求4所述的方法，其中所述第三存储器单元页不受所述错误影响。

6.根据权利要求1所述的方法，其进一步包括：

至少部分地基于所述第一组页内操作可受所述第一组页中的一页的写入错误影响的页的最大数目而确定所述主机装置要维持的缓冲器的大小；及

向所述主机装置指示所述主机装置要维持的所述缓冲器的所述大小。

7.根据权利要求6所述的方法，其进一步包括：

在将所述第一数据写入到所述第一页之前，将所述第一数据写入到所述存储器装置处的内部缓冲器的一部分，其中所述存储器装置处的所述内部缓冲器的所述部分经配置以缓冲从所述主机装置接收到的数据；及

在尝试将所述第二数据写入到所述第一组页内的所述第二页之前，将所述第二数据写入到所述存储器装置处的所述内部缓冲器的所述部分，其中

所述主机装置要维持的所述缓冲器的所述大小至少部分地基于所述内部缓冲器的所述部分的容量。

8.根据权利要求6所述的方法，其进一步包括：

接收用于所述存储器装置的初始化命令，其中指示所述主机装置要维持的所述缓冲器的所述大小至少部分地基于接收所述初始化命令。

9.根据权利要求8所述的方法，其进一步包括：

至少部分地基于接收到所述初始化命令而为所述第一数据分配所述第一页，其中，在分配所述第一页与将所述第一数据写入到所述第一页之间的时间，所述第一组页为空。

10.根据权利要求1所述的方法，其中：

所述存储器装置包括与非(NAND)存储器单元；

所述第一组页包括第一NAND存储器单元块；且

所述第二组页包括第二NAND存储器单元块。

11.一种方法，其包括：

将第一数据传输到存储器装置；

将第二数据传输到所述存储器装置；

从所述存储器装置接收与所述第二数据相关联的错误的指示；

至少部分地基于所述错误的所述指示而从所述存储器装置外部的缓冲器获得所述第二数据的副本和所述第一数据的副本；及

至少部分地基于接收到所述错误的所述指示而将所述第一数据的所述副本和所述第二数据的所述副本传输到所述存储器装置。

12.根据权利要求11所述的方法，其中接收所述错误的所述指示包括：

接收地址和错误大小的指示，其中获得所述第二数据的所述副本和所述第一数据的所述副本至少部分地基于所述地址和所述错误大小的所述指示。

13.根据权利要求11所述的方法，其进一步包括：

从所述存储器装置接收所述缓冲器的大小的指示；及

将所述缓冲器配置成具有所指示大小，其中获得所述第一数据的所述副本和所述第二数据的所述副本至少部分地基于将所述缓冲器配置成具有所述所指示大小。

14.根据权利要求13所述的方法，其进一步包括：

初始化所述存储器装置，其中接收所述缓冲器的所述大小的所述指示至少部分地基于初始化所述存储器装置。

15.根据权利要求13所述的方法，其进一步包括：

至少部分地基于将所述第一数据传输到所述存储器装置而将所述第一数据写入到所述缓冲器；及

至少部分地基于将所述第二数据传输到所述存储器装置而将所述第二数据写入到所述缓冲器。

16.根据权利要求13所述的方法，其中将所述第一数据传输到所述存储器装置包括传输用于所述第一数据的写入命令，且其中将所述第二数据传输到所述存储器装置包括传输用于所述第二数据的写入命令。

17.根据权利要求13所述的方法，其中：

所述缓冲器的所述大小至少部分地基于所述存储器装置的块大小、所述存储器装置的页大小、所述存储器装置处的内部缓冲器的至少一部分的大小或其任何组合。

18.根据权利要求11所述的方法，其进一步包括：

至少部分地基于所述错误的所述指示而确定要从所述缓冲器获得的数据量，其中获得所述第一数据的所述副本和所述第二数据的所述副本包括从所述缓冲器获得所述数据量。

19.根据权利要求11所述的方法，其中所述缓冲器包括循环缓冲器。

20.一种设备，其包括：

第一组存储器单元，

第二组存储器单元，及

控制器，其与所述第一组存储器单元和所述第二组存储器单元耦合，所述控制器能够用于使得所述设备进行以下操作：

识别与尝试将新数据写入到所述第一组存储器单元相关联的错误；

将所述错误指示给主机装置；

至少部分地基于指示所述错误而从所述主机装置接收所述新数据的副本和先前写入到所述第一组存储器单元的其它数据的副本；及

将所述新数据的所述副本和所述其它数据的所述副本写入到所述第二组存储器单元。

21.根据权利要求20所述的设备，其中所述控制器进一步能够用于使得所述设备进行以下操作：

向所述主机装置指示所述主机装置要维持的用于支持接收所述新数据的所述副本和所述其它数据的所述副本的缓冲器的大小。

22.根据权利要求21所述的设备，其进一步包括：

内部随机存取存储器(RAM)缓冲器，其中所述主机装置要维持的所述缓冲器的所述大小至少部分地基于可受与所述第一组存储器单元相关联的写入错误影响的存储器单元的最大数目、所述内部RAM缓冲器的一部分的容量或这两者。

23.根据权利要求22所述的设备，其进一步包括：

多组存储器单元，其包含所述第一组存储器单元和所述第二组存储器单元，其中所述多组存储器单元中的每一组包括与非(NAND)存储器单元块。

24.根据权利要求22所述的设备，其中所述控制器进一步能够用于使得所述设备进行以下操作：

在尝试将所述新数据写入到所述第一组存储器单元之前，将所述新数据写入到所述内部RAM缓冲器的所述部分。

25.根据权利要求21所述的设备，其中所述控制器进一步能够用于使得所述设备进行以下操作：

识别所述设备的初始化事件，其中指示所述主机装置要维持的所述缓冲器的所述大小至少部分地基于识别所述初始化事件。

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