CN114625583B - 用于诊断故障电路单元的方法、装置和系统 - Google Patents

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Abstract

本发明涉及一种用于相同结构的多个实例的诊断增强的方法、装置和系统。一种方法包括：对内置自测试电路的第一结构和第二结构执行测试。第一结构和第二结构中的每一个包括被布置为多个桩链的多个锁存器。该方法还包括：从第一结构的多个桩链卸载测试的第一结果，并且从第二结构的多个桩链卸载测试的第二结果。该方法还包括：基于第一结果不匹配第二结果，确定第一结构的多个桩链包括故障锁存器。

Description

用于诊断故障电路单元的方法、装置和系统
技术领域
本发明涉及内置自测试电路，更具体地说，涉及使用内置自测试电路来诊断故障电路单元。
发明内容
根据一个实施例，一种方法包括：对内置自测试电路的第一结构和第二结构执行测试。所述第一结构和所述第二结构中的每一个包括被布置为多个桩链(stump chains)的多个锁存器。所述方法还包括：从所述第一结构的所述多个桩链卸载所述测试的第一结果，并且从所述第二结构的所述多个桩链卸载所述测试的第二结果。所述方法还包括：基于所述第一结果不匹配所述第二结果，确定所述第一结构的所述多个桩链包括故障锁存器。其他实施例包括执行此方法的装置和系统。
附图说明
图1示出了示例系统；
图2示出了图1的系统中的示例卸载；
图3示出了图1的系统中的示例卸载；
图4示出了图1的系统中的示例卸载；
图5示出了图1的系统中的示例压缩；
图6示出了图5的系统中的示例性扩展器(spreader)电路；
图7示出了图5的系统中的示例‘异或’/旋转电路；
图8示出了图1的系统中的示例卸载；
图9是图1的系统中的示例方法的流程图。
具体实施方式
内置自测试(BIST)电路被设计为具有允许直接针对连接到BIST电路的电路逻辑执行测试的结构。测试结果指示BIST电路或电路逻辑是否有故障。然而，这些测试可能不会揭示哪些组件是有故障的。本发明构想了从BIST电路卸载测试结果并分析测试结果以确定BIST电路或电路逻辑的哪些组件有故障的各种方式。在一个实施例中，从BIST电路的不同结构卸载来自相同测试的结果，且将这些结果彼此进行比较。当发现结果中的不匹配时，所记录的测试循环和移位计数器揭示BIST电路或电路逻辑的对应于不匹配的故障组件。将使用图1至图9更详细地讨论这些过程。
现在参考图1，其示出了示例系统100。如图1所示，系统100包括控制电路101、一个或多个测试结构102、以及包括在桩(STUMP)链104中的锁存器之间的电路逻辑的电路116。通常，控制电路101使用一个或多个测试结构102以不仅测试桩链104，而且还测试电路116。控制电路101将测试数据加载到测试结构102中，然后对电路116执行测试。控制电路101然后从测试结构102卸载测试结果。可以分析测试结果以确定结构102内的故障检测位置。在特定实施例中，测试结构102可以在逻辑上彼此相同。
系统100可以包括任何适当数量的控制电路101，以控制任何适当数量的测试结构102。在一些实施例中，系统100包括被描绘为测试结构102的行的测试结构102的多个实例。每行测试结构由控制电路101控制。可以使用单独的控制电路101来控制测试结构102的单独的行，或者可以使用一个控制电路101来控制测试结构102的多个行。为了清楚起见，图1描绘了一个控制电路101和一行测试结构102。
控制电路101包括锁相环112、时钟发生器114和BIST控制引擎116。通常，锁相环112与时钟发生器114一起操作以生成控制系统100的其他组件(例如，测试结构102)的一个或多个时钟信号。引擎116控制计时、测试数据的加载、以及从一个或多个测试结构102卸载测试结果。
锁相环112生成具有特定频率的信号。例如，锁相环112可以包括反馈回路中的可变频率振荡器和相位检测器。锁相环112使用该反馈回路来产生具有特定频率的输出信号。
时钟发生器114可以使用锁相环112的输出信号来生成一个或多个时钟信号。例如，时钟发生器114可以包括将锁相环112的输出信号乘以或除以一个或多个比率的电路单元。以这种方式，时钟发生器114产生输出信号，该输出信号具有的频率是锁相环112的输出信号的频率的比率。时钟发生器114将这些时钟信号传送到系统100的其他组件，以控制这些组件的定时和操作。
引擎116控制测试数据的加载和测试结果从测试结构102的卸载。如图1所示，引擎116可以包括处理器118和存储器120，它们被配置为执行本文所述的控制电路101的任何功能或动作。在特定实施例中，通过从测试结构102卸载测试结果并分析测试结果，控制电路101可以确定结构102内的故障检测位置。
处理器118是任何电子电路，包括但不限于微处理器、专用集成电路(ASIC)、专用指令集处理器(ASIP)和/或状态机，其通信地耦合到存储器120并控制电路101的操作。处理器118可以是8位、16位、32位、64位或任何其他合适的体系结构。处理器118可以包括用于执行算术和逻辑运算的算术逻辑单元(ALU)、向ALU提供操作数并且存储ALU运算的结果的处理器寄存器、以及通过引导ALU、寄存器和其他组件的协调操作来从存储器获取指令并且执行指令的控制单元。处理器118可以包括操作软件以控制和处理信息的其他硬件。处理器118执行存储在存储器上的软件以执行本文所述的任何功能。处理器118通过处理信息(例如，从外部测试系统接收和加载的信息)来控制电路101的操作和管理。处理器118可以是可编程逻辑器件、微控制器、微处理器、任何合适的处理器件或前述的任何合适的组合。处理器118不限于单个处理器件，并且可以包括多个处理器件。
存储器120可以永久地或临时地存储数据、操作软件或用于处理器118的其他信息。存储器120可以包括适合于存储BIST测试序列和数据记录信息的寄存器或内置阵列存储器中的任何一个或其组合。例如，存储器120可以包括随机存取存储器(RAM)、只读存储器(ROM)、磁存储设备、光存储设备或任何其他合适的信息存储设备或这些设备的组合。软件表示任何合适的指令、逻辑或代码集合，其被包含在计算机可读存储介质中。例如，软件可以被包含在存储器120、磁盘、CD或闪存驱动器中。在特定实施例中，软件可以包括可由处理器118执行以执行本文描述的功能中的一个或多个的应用。在特定实施例中，引擎116是集成状态机以控制测试的执行。引擎116由外部测试系统设置或加载，并且在测试执行期间不访问外部存储器。
每个测试结构102包括伪随机模式生成器(PRPG)103、一个或多个均包含一个或多个锁存器105的桩链104、通道掩码106、以及多输入签名寄存器(MISR)107。为了清楚起见，仅标出了图1中的一个测试结构102的组件，然而，系统100可以包括任何适当数量的包括这些组件的测试结构102。
控制电路101将测试数据加载到一个或多个PRPG 103中。在一些实施例中，控制电路101将数据提供给PRPG 103，并且PRPG 103使用该数据来生成伪随机测试数据。每个PRPG103将测试数据加载到其相应的测试结构102的桩链104中。
每个桩链104包括一个或多个锁存器105。测试结构102中的桩链104被平行布置。桩链104中的锁存器105被串行地布置(例如，如在扫描链中那样被级联)。测试结构102的PRPG 103串行地将测试数据加载到测试结构102的桩链104中。测试数据可由所有PRPG 103并行地同时加载到所有桩链104中。每个锁存器105可以用于测试在实例116中的扫描链之间的逻辑电路的不同组件或部分。例如，当对锁存器计时，测试数据从锁存器105传播并通过该锁存器，在桩链之间的逻辑测试电路116的各种组件被激励。在测试结构102的相应桩锁存器105中捕获响应。以这种方式，在测试数据通过系统时钟114被传播之后，桩链104中的锁存器105可以保存测试结果。
通道掩码106和MISR 107收集并压缩来自桩链104的测试结果。通道掩码106可(经由门控)阻止桩链104的任何组合到达MISR 107。MISR 107从未被阻止的桩链104读取结果，并将这些结果压缩成签名。控制电路101将MISR 107中的签名与参考签名进行比较以确定电路116是否通过测试。例如，如果MISR 107中的签名与参考签名相匹配，则控制电路101可确定电路116通过了测试。另一方面，如果MISR 107中的签名与参考签名不匹配，则控制电路101可确定电路116未通过测试。
如图1所示，一个行中的测试结构102的特定组件可以被串行地排列。例如，PRPG103和MISR 107可被串行化，使得控制电路可将数据加载到第一PRPG 103和MISR 107(例如在左侧)中，并且该数据传播到最后的PRPG 103和MISR 107(例如在右侧)。在一些实施例中，这些组件可以不被串行化，而是允许并行加载和卸载。在一些实施例中，MISR 107包括反馈禁用以允许MISR 107的串行加载和卸载。
本公开描述了控制电路101可以从桩链104卸载测试结果并且分析测试结果以确定被测电路内的故障组件的各种方式。参考图2到8来描述这些过程。
图2示出了图1的系统100中的示例卸载。如图2所示，系统100包括桩结构102的多个实例(被描绘为行)。控制电路101控制桩结构102的每个实例。在图2的示例中，控制电路101A控制包括桩结构102A、102B和102C的实例。控制电路101B控制包括桩结构102D、102E和102F的实例。控制电路101C控制包括桩结构102G、102H和102I的实例。系统100还包括选择器205、比较器206、选择寄存器210、记录器211和数据库215。在特定实施例中，控制电路101A、101B和101C可用控制桩结构102的每个实例的单个控制电路101来代替。或者，对于每个桩结构可以存在唯一的控制电路。在一些实施例中，选择寄存器210、记录器211及数据库215被实施为控制电路101的一部分并且可与外部测试系统对接。为了清楚起见，系统100中的某些组件在图2中示出但未被标记，但这些组件共享图1中提供的标签。
在图2的示例中，控制电路101最初在桩结构102的每个实例中执行相同的测试。每个桩结构102可以测试它的桩链之间的逻辑电路的不同部分，然而，在同一个列中的桩结构102(例如，桩结构102A、102D和102G)测试逻辑电路的相同部分。因此，当相同的测试传播通过列中的桩结构102时，期望那些桩结构102中的MISR 107应当包括用于“良好”或通过测试的相同签名。在测试完成之后，测试结果被压缩到MISR 107中以形成签名。MISR 107中的这些签名被与参考签名相比较以确定哪些实例未通过测试以及哪些实例通过了测试。在图2的示例中，MISR 107揭示顶部实例未通过测试，而中间实例通过了测试。然而，这些签名可能不能揭示哪些电路单元、桩链104和锁存器105未通过测试或者它们未通过哪个测试周期。
在确定通过的和未通过的实例之后，控制电路101将系统10切换成第二阶段以诊断(一个或多个)故障并且确定故障组件。选择寄存器210生成到选择器205的控制信号，以选择顶部(例如未通过)和中间(例如通过)实例的输出用于比较。另外，控制电路101切换顶部和中间实例的MISR 107以作为移位寄存器来操作。控制电路101使用顶部和中间实例来重新执行测试。通常，控制电路101然后从两个实例卸载测试结果并使用通过的实例作为参考来比较测试结果。在图2的示例中，因为顶部实例未通过初始测试而中间实例通过了初始测试，所以来自中间实例的结果被与来自顶部实例的结果进行比较，其中来自中间实例的结果用作参考。
通常，在测试结果被加载到桩链104中之后，控制电路101切换通道掩码106以从实例中的一对相应的桩链104(例如，同一个列中的测试结构102中的相同桩链104)卸载测试结果。这些测试结果被比较以确定指示测试失败的失配。然后记录比较和结果。控制电路101然后切换通道掩码106以从实例中的下一对相应的桩链104卸载测试结果。这些测试结果被比较以确定指示测试失败的失配。然后记录比较和结果。此过程一直继续，直到来自实例中的所有桩链104的结果已被卸载和比较。
在图2的示例中，控制电路101已经切换通道掩码106以从测试结构102B和102E中的第二桩链104卸载测试结果。在这些实例中的剩余的桩链104被阻止。来自这些桩链104的测试结果被加载到相应的MISR 107中。由于MISR 107被切换为作为移位寄存器来操作，并且压缩被禁用，因此来自桩链104的测试结果通过实例的MISR 107被移向选择器205。基于由选择寄存器210生成的控制信号，选择器205选择来自顶部和中间实例的结果以用于由比较器206比较。
然后，记录器211记录比较结果以及关于测试结果的信息。如果测试结果中存在不匹配，则记录器211将不匹配的结果记录在数据库215中。另外，记录器211增大失败计数214。记录器211还记录出现失配的测试循环213。另外，基于在测试结果序列中的何处发生了不匹配，记录器211记录指示桩链104的发生了不匹配的锁存器105的信息。例如，移位计数器212可以指示标识锁存器105在桩链104中的位置的值A、指示测试结构102中的桩链104的值B、以及指示实例中的测试结构102的值C。使用该信息，能够标识发生失配的确切锁存器105。
在图2的示例中，确定桩链104中的锁存器105A和相应的锁存器105B之间的不匹配。作为结果，记录器211将标识了发生不匹配的锁存器105、桩链104和测试结构102的值A、B和C记录在移位计数器212中。另外，记录器211将显示不匹配的测试结果记录在数据库215中。记录器211还记录测试循环213，使得可以标识该测试循环的测试数据。使用所有这些信息，控制电路101或管理员可确定不匹配的测试结果、正在由触发不匹配的锁存器105测试的电路单元、以及已用于测试这些故障电路单元的测试数据。作为结果，控制电路101和管理员可以定位和诊断故障的原因。在一些实施例中，通过重复诊断过程，可以标识同一桩链104或不同桩链104中的多个故障锁存器105。
在来自一对桩链104的结果已被卸载并被比较之后，控制电路101调整通道掩码106以开始卸载实例中的下一个桩链104(例如，测试结构102B和102E中的第三个桩链104)。比较并分析来自下一个桩链104的结果以确定任何失配。该过程可以一直继续，直到实例中的所有桩链104中的每个失配都被卸载、比较和分析为止。在来自每个桩链104的测试结果被卸载并被比较之后，控制电路101和管理员可以检查失败计数214以确定所确定的失配的数量。另外，控制电路101和管理员可以检查移位计数器212、测试循环213和数据库215，以识别故障锁存器105和相应的故障电路单元，并诊断故障原因。
图3示出了图1的系统100中的示例卸载。总体上，图3所示的过程类似于图2所示的过程，除了每次卸载之外，并且图3的过程的比较是在锁存器105的切片(slice)305上而不是在桩链104上被执行的。如图3所示，在一次卸载和比较期间，来自顶部和中间实例中的每个桩链104的锁存器105被卸载并被发送到选择器205。然后比较来自这些锁存器105的结果并记录失配。然后，可以以类似的方式卸载和比较桩链104中的下一个锁存器105。该过程可以一直继续，直到桩链104中的每个锁存器105都被卸载并被比较。为了清楚起见，系统100中的某些组件在图3中示出但未被标记，但这些组件共享图1中提供的标签。
如同图2的示例，控制电路101可以对测试结构102的实例执行初始测试。控制电路101然后可比较各种实例的MISR 107以确定哪些实例通过初始测试以及哪些实例未通过初始测试。在图3的实例中，控制电路101确定顶部实例未通过初始测试而中间实例通过初始测试。选择寄存器210然后可以生成控制信号，该控制信号使得选择器205选择顶部实例和中间实例的输出。控制电路101然后可以切换顶部和中间实例中的通道掩码106，以传递顶部和中间实例的测试结构102中的所有桩链104的输出。MISR 107然后可从实例的桩链104中读取锁存器105的切片305。当这些锁存器105的结果被读入MISR 107时，MISR 107将这些结果移位到选择器205和比较器206。比较器206比较这些结果，而记录器211记录任何失配以及与失配相对应的信息。MISR 107然后可从桩链104卸载锁存器105的下一切片305以供在比较器206处进行比较。在图3的示例中，从顶部实例卸载锁存器105的切片305A，以及从中间实例卸载锁存器105的切片305B。锁存器105被移位到比较器205，并由比较器206进行比较以检测失配。
如图3所示，系统100包括一个或多个单输入签名寄存器303。当从桩链104卸载结果时，结果被压缩到SISR 303中以生成用于比较后的实例的签名。在特定实施例中，SISR303中的签名被用于确定哪些实例通过或未通过初始测试，而不是初始执行测试并将MISR107与参考签名进行比较。例如，可以针对实例执行测试，然后卸载并比较来自锁存器105的切片的测试结果。测试结果也被压缩到SISR 303中以生成实例的签名。在卸载比较结束时，SISR 303中的签名可以被与参考签名相比较以确定哪些实例通过以及哪些实例未通过。然后，控制电路101可以针对任何失配来确定哪个实例包含了故障锁存器105以及哪个实例包含了通过的锁存器105。
图4示出了图1的系统100中的卸载示例。总体上，图4所示的过程与图2所示的过程相似，除了图4中的过程串行地卸载桩链104的锁存器105。如图4所示，测试结构102中的桩链104可被切换以将测试结果卸载到通道掩码106或串行地通过桩链104。例如，测试结构102A包括桩链104A、104B和104C。例如在初始测试执行期间，桩链104A、104B和104C可通过信道掩码106并行地将它们的测试结果卸载到MISR 107，使得可将MISR 107中的签名与参考签名进行比较以确定测试结构102A是否通过测试。另外，可以切换桩链104A、104B和104C，使得桩链104A、104B和104C通过彼此串行地卸载它们的结果。例如，桩链104A可将它的结果卸载到桩链104B中。桩链104B可将它的测试结果卸载到桩链104C，而桩链104C可通过通道掩码106将它的测试结果卸载到MISR 107。当卸载和比较来自测试结构102的测试结果时，可以使用串行卸载。为了清楚起见，系统100中的某些组件在图4中示出但未被标记，但这些组件共享图1中提供的标签。
在测试执行期间，控制电路101可以将测试数据从PRPG 103发送到桩链104中。然后，可以执行测试，并且结果被存储在桩链104中。在卸载和比较期间，控制电路101可以切换多路复用器404以通过桩链104串行地卸载数据。另外，控制电路101可以切换通道掩码106以传递来自后续测试结构102中的最后一个桩链104的信息。控制电路101还可以切换MISR 107以作为移位寄存器来操作，使得来自最后一个桩链104的结果被移位到朝向选择器205的其他测试结构102。控制电路101还切换每个测试结构102上的多路复用器402，以将来自前一个MISR 107的测试结果移位到测试结构102的桩链104中。以这种方式，来自桩链104的测试结果通过每个测试结构102的桩链104被串行地卸载。例如，来自测试结构102A的测试结果被测试结构102A中的MISR 107移向测试结构102B。测试结构102B中的多路复用器402然后将这些测试结果发送到测试结构102B的桩链104中。测试结构102B中的桩链104随后通过测试结构102B的通道掩码106和MISR 107串行地卸载这些测试结果。测试结构102B中的MISR 107将测试结果移位到选择器205。以这种方式，来自实例的测试结果被串行地移位到选择器205。同样，来自包括测试结构102C和102D的另一实例的测试结果也被转移到选择器205。比较器206比较这些测试结果，而记录器211识别和记录失配。另外，结果可以被压缩到SISR 303中。如图2的示例所讨论的，SISR 303中的签名可用于确定哪个实例包含故障锁存器105或故障组件，而不是执行初始测试并将MISR 107中的签名与参考签名进行比较。如图4所示，每个实例可以包括任何适当数量的测试结构102。为了清楚起见，每个测试结构102被示出具有三个桩链104，但是每个测试结构102可以包括任何合适数量的桩链104。
图5至图7示出了图1的系统100中的示例压缩增强，其可以用于本文所述的卸载过程中的一个或多个。通常，在卸载期间执行压缩，方式为：扩展测试结构102中的多个桩链104的结果，然后旋转扩展结果，以及将扩展结果与实例中的其他测试结构102的扩展结果相组合。然后比较实例的压缩结果以确定失配。记录器511可以包括允许记录器511解压或解释比较结果的增强。为了清楚起见，系统100中的某些组件在图5中示出但未被标记，但这些组件共享图1中提供的标签。
在图5的示例中，测试结构102包括扩展器(spreader)电路501和‘异或’/旋转电路502。通常，扩展电路501将来自桩链104的测试结果扩展到测试结构102中。‘异或’/旋转电路502然后将来自扩展器电路501的结果与实例中的先前测试结构102的旋转结果相组合。然后，‘异或’/旋转电路502将组合结果传递到MISR 107。MISR 107经由多路复用器503将组合结果移位到实例中的下一个测试结构102，在该下一个测试结构102处，该组合结果再次被与来自该测试结构102的旋转后的扩展结果相组合。实例的组合结果最终被传递到选择器205。然后，比较器206比较来自两个实例的组合结果以确定失配。来自实例的组合结果可以被压缩到MISR 508中以用于后续分析，从而确定哪个实例包括了故障锁存器105或故障电路单元。
记录器511记录来自实例的组合结果，并记录关于任何检测到的失配的信息。记录器511可以包括允许记录器511解压或解释来自实例的组合结果的增强。例如，记录器511可以解压或解释组合结果，以识别测试结构102、桩链104和故障锁存器105。将参考图6和7更详细地描述扩展器电路501和‘异或’/旋转电路502。在一些实施例中，可以由外部测试系统在测试后执行对组合结果的解压或解释以识别故障锁存器105。
图6示出了图5的系统100中的示例扩展器电路501。如图6所示，扩展器电路501包括多个‘异或’门，其从测试结构102的一个或多个桩链104接收输入。来自桩链104的结果被扩展到扩展器电路501内的各个‘异或’门。如图6所示，来自桩链104的输出(例如，输出0到31)被依次呈现为到扩展器电路501的‘异或’门的第一输入。每个‘异或’门还从两个附加桩链104接收输入。可以组织用于任何‘异或’门的两个附加桩链104，使得每个‘异或’门接收来自桩链104的不同组合的输出序列。例如，第一‘异或’门(xOR 0)接收来自桩链0、1和2的输入，而第二‘异或’门(X0R 1)接收来自桩链1、3和31的输入。然后，‘异或’门的输出被从扩展器电路501输出。
另外，扩展器电路501包括与每个‘异或’门的第二输入和第三输入连接的使能信号。当使能信号为低时，每个‘异或’门使它的第一输入通过，这意味着‘异或’门使桩链104的输出按顺序通过。当使能信号为高时，扩展器电路501通过允许‘异或’门从它们的第二输入和第三输入接收输入来开始扩展桩链104的输出。换句话说，当使能信号为低时，扩展器电路501不扩展桩链104的输出。当使能信号为高时，扩展器电路501扩展桩链104的输出。
图7示出了图5的系统100中的示例‘异或’/旋转电路502。如图7所示，‘异或’/旋转电路502包括一系列‘异或’门，其接收测试结构102的扩展器电路501的输出。另外，这些‘异或’门接收前一个测试结构102的输出。前一个测试结构102的输出可以被旋转1位(例如，XOR 0接收来自前一个测试结构102的结果的最后一位(p31)，而XOR 1接收来自前一个测试结构102的结果的第一位(p0))。然后，‘异或’门的输出被发送到下一个测试结构102。在特定实施例中，通过使用扩展器电路501扩展来自桩链104的结果，然后使用‘异或’/旋转电路502将该结果与来自前一个测试结构102的旋转后的结果相组合，来自实例的结果在比较之前被压缩。
图8示出了图1的系统100中的示例卸载，使得在诊断卸载过程期间，每个实例的所有桩链可以被串接成串行扫描链。通常，图8所示的测试结构802可与BIST结构及确定性测试数据一起使用。例如，确定性测试数据可以被串行地和并发地加载到测试结构802的所有实例通道。反馈回路803可将输出反馈通过测试结构802以用于压缩目的。可以选择来自实例的结果并由比较器507进行比较。记录器811然后可以记录测试结果中的任何失配。
图9是图1的系统100中的示例方法900的流程图。通常，一个或多个控制电路101可以执行方法900的步骤。在特定实施例中，通过执行方法900，控制电路101卸载并分析测试结果以确定故障锁存器105和故障电路组件。另外，控制电路101诊断故障锁存器105和故障电路单元的原因。
在步骤902中，控制电路101对内置自测试电路的第一和第二测试结构102执行测试。执行测试可涉及发送确定性测试数据或伪随机测试数据以通过测试结构102。可以发送测试数据以通过被组织为桩链104的锁存器105。可以使用锁存器105中的测试数据来测试电路单元，然后将该测试的结果加载回锁存器105中。锁存器105在将测试结果加载到锁存器105中之前将测试数据传播到另一个锁存器105。当测试数据已经传播通过锁存器105并且锁存器105保持测试结果时，测试完成。
在步骤904中，控制电路101从第一测试结构102卸载第一结果。并发地，在步骤906中，控制电路101从第二测试结构102卸载第二结果。控制电路101可以使用任何合适的过程来卸载这些测试结果。例如，控制电路101可以根据图2所示的过程来一次一个桩链104地卸载这些测试结果。控制电路101可以根据图3所示的过程将测试结果作为锁存器105的切片305来卸载。控制电路101还可以根据图4所示的过程来串行地卸载测试结果。当测试结果被卸载时，测试结果被比较以确定失配。
在步骤908中，控制电路101基于第一结果不匹配第二结果来确定第一结构102包括故障锁存器105。例如，控制电路101可以实现记录器211，记录器211将失配和关于失配的信息记录在移位计数器212中，这允许控制电路101识别与失配相对应的测试结构102、桩链104、以及锁存器105。在识别出故障锁存器105之后，控制电路101可以确定已使用故障锁存器105中的测试数据来测试的电路单元。以这种方式，控制电路101可以识别故障电路单元。另外，记录器211可能已经记录了发生失配的测试循环213。控制电路101可以使用该信息来识别引起失配的测试数据。记录器211还可以记录故障测试结果。控制电路101可以检查故障测试结果以诊断失配的原因。以这种方式，在特定实施例中，控制电路101可以识别故障锁存器105和故障电路单元，并且诊断故障的原因。
已经出于说明的目的给出了本发明的各种实施例的描述，但是其不旨在是穷尽的或限于所公开的实施例。在不背离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域的普通技术人员将是显而易见的。选择本文所使用的术语以最好地解释实施例的原理、实际应用或对市场上存在的技术的技术改进，或使本领域的其他普通技术人员能够理解本文所公开的实施例。
在前文中，参考了本公开中呈现的实施例。然而，本公开的范围不限于具体描述的实施例。相反，无论是否涉及不同的实施例，特征和单元的任何组合都被构想用于实现和实践所构想的实施例。此外，尽管本文公开的实施例可以实现优于其他可能的解决方案或现有技术的优点，但是给定实施例是否实现特定优点不限制本公开的范围。因此，本文所讨论的方面、特征、实施例和优点仅仅是说明性的，并且不被认为是所附权利要求的元素或限制，除非在权利要求中明确地陈述。同样，对“本发明”的引用不应被解释为对本文所公开的任何发明主题的概括，并且不应被认为是所附权利要求的元素或限制，除非在权利要求中明确记载。
本发明的各方面可以采取完全硬件实施例、完全软件实施例(包括固件、驻留软件、微代码等)或组合软件和硬件方面的实施例的形式，它们在本文中可以统称为“电路”、“模块”或“系统”。“
本发明可以是任何可能的技术细节集成水平的系统、方法和/或计算机程序产品。计算机程序产品可以包括其上具有计算机可读程序指令的计算机可读存储介质(或多个介质)，所述计算机可读程序指令用于使处理器执行本发明的各方面。
计算机可读存储介质可以是能够保留和存储由指令执行设备使用的指令的有形设备。计算机可读存储介质可以是例如但不限于电子存储设备、磁存储设备、光存储设备、电磁存储设备、半导体存储设备或前述的任何合适的组合。计算机可读存储介质的更具体示例的非穷举列表包括以下：便携式计算机磁盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦除可编程只读存储器(EPROM或闪存)、静态随机存取存储器(SRAM)、便携式光盘只读存储器(CD-ROM)、数字多功能盘(DVD)、记忆棒、软盘、诸如上面记录有指令的打孔卡或凹槽中的凸起结构的机械编码装置，以及前述的任何合适的组合。如本文所使用的计算机可读存储介质不应被解释为暂时性信号本身，诸如无线电波或其他自由传播的电磁波、通过波导或其他传输介质传播的电磁波(例如，通过光纤线缆的光脉冲)、或通过导线传输的电信号。
本文描述的计算机可读程序指令可以从计算机可读存储介质下载到相应的计算/处理设备，或者经由网络(例如因特网、局域网、广域网和/或无线网络)下载到外部计算机或外部存储设备。网络可以包括铜传输电缆、光传输光纤、无线传输、路由器、防火墙、交换机、网关计算机和/或边缘服务器。每个计算/处理设备中的网络适配卡或网络接口从网络接收计算机可读程序指令，并转发计算机可读程序指令以存储在相应计算/处理设备内的计算机可读存储介质中。
用于执行本发明的操作的计算机可读程序指令可以是汇编指令、指令集架构(ISA)指令、机器指令、机器相关指令、微代码、固件指令、状态设置数据、集成电路的配置数据，或者以一种或多种编程语言(包括面向对象的编程语言，例如Smalltalk、C++等，以及过程编程语言，例如”C“编程语言或类似的编程语言)的任意组合编写的源代码或目标代码。计算机可读程序指令可以完全在用户的计算机上执行，部分在用户的计算机上执行，作为独立的软件包执行，部分在用户的计算机上并且部分在远程计算机上执行，或者完全在远程计算机或服务器上执行。在后一种情况下，远程计算机可以通过任何类型的网络(包括局域网(LAN)或广域网(WAN))连接到用户的计算机，或者可以连接到外部计算机(例如，使用因特网服务提供商通过因特网)。在一些实施例中，为了执行本发明的各方面，包括例如可编程逻辑电路、现场可编程门阵列(FPGA)或可编程逻辑阵列(PLA)的电子电路可以通过利用计算机可读程序指令的状态信息来执行计算机可读程序指令以使电子电路个性化。
在此参考根据本发明实施例的方法、装置(系统)和计算机程序产品的流程图和/或框图描述本发明的各方面。将理解，流程图和/或框图的每个框以及流程图和/或框图中的框的组合可以由计算机可读程序指令来实现。
这些计算机可读程序指令可以被提供给计算机或其他可编程数据处理装置的处理器以产生机器，使得经由计算机或其他可编程数据处理装置的处理器执行的指令创建用于实现流程图和/或框图的一个或多个框中指定的功能/动作的装置。这些计算机可读程序指令还可以存储在计算机可读存储介质中，其可以引导计算机、可编程数据处理装置和/或其他设备以特定方式工作，使得其中存储有指令的计算机可读存储介质包括制品，该制品包括实现流程图和/或框图的一个或多个框中指定的功能/动作的各方面的指令。
计算机可读程序指令还可以被加载到计算机、其他可编程数据处理装置或其他设备上，以使得在计算机、其他可编程装置或其他设备上执行一系列操作步骤，以产生计算机实现的过程，使得在计算机、其他可编程装置或其他设备上执行的指令实现流程图和/或框图的一个或多个框中指定的功能/动作。
附图中的流程图和框图示出了根据本发明的各种实施例的系统、方法和计算机程序产品的可能实现的架构、功能和操作。在这点上，流程图或框图中的每个框可以表示指令的模块、段或部分，其包括用于实现指定的逻辑功能的一个或多个可执行指令。在一些替代实施方案中，框中所注明的功能可不按图中所注明的次序发生。例如，连续示出的两个框实际上可以作为一个步骤来实现，同时、基本同时、以部分或全部时间重叠的方式执行，或者这些框有时可以以相反的顺序执行，这取决于所涉及的功能。还将注意，框图和/或流程图图示的每个框以及框图和/或流程图图示中的框的组合可以由执行指定功能或动作或执行专用硬件和计算机指令的组合的专用的基于硬件的系统来实现。
虽然前述内容涉及本发明的实施例，但是在不偏离本发明的基本范围的情况下，可以设计本发明的其他和进一步的实施例，并且本发明的范围由所附权利要求确定。

Claims (18)

1.一种用于诊断故障电路单元的方法，包括：
对内置自测试电路的第一结构和第二结构执行测试，所述第一结构和所述第二结构中的每一个包括多个桩链，每个桩链包括一个或多个锁存器；
从所述第一结构的所述多个桩链卸载所述测试的第一结果，并且从所述第二结构的所述多个桩链卸载所述测试的第二结果；
基于所述第一结果，生成第一签名，并且基于所述第二结果，生成第二签名；
基于所述第一签名不匹配参考签名，确定所述第一结构未通过所述测试，并且基于所述第二签名匹配所述参考签名，确定所述第二结构通过所述测试；
将所述第一结果与所述第二结果进行比较以识别所述第一结果与所述第二结果之间的不匹配；以及
基于所述不匹配，确定所述第一结构中的故障锁存器。
2.根据权利要求1所述的方法，还包括：切换所述第一结构和所述第二结构的多输入签名寄存器以作为移位寄存器来操作。
3.根据权利要求1所述的方法，其中，卸载所述第一结果和所述第二结果包括：
卸载所述第一结构的第一桩链和所述第二结构的第一桩链；以及
在卸载所述第一结构的所述第一桩链和所述第二结构的所述第一桩链之后，卸载所述第一结构的第二桩链和所述第二结构的第二桩链。
4.根据权利要求1所述的方法，其中，卸载所述第一结果和所述第二结果包括：
从所述第一结构和所述第二结构的所述多个桩链中的每个桩链卸载第一锁存器；以及
在从所述第一结构和所述第二结构的所述多个桩链中的每个桩链卸载所述第一锁存器之后，从所述第一结构和所述第二结构的所述多个桩链中的每个桩链卸载第二锁存器。
5.根据权利要求1所述的方法，其中，卸载所述第一结果和所述第二结果包括：
串行地卸载所述第一结构的所述多个桩链中的每个桩链；以及
串行地卸载所述第二结构的所述多个桩链中的每个桩链。
6.根据权利要求1所述的方法，其中，卸载所述第一结果包括：卸载所述第一结构的所述多个桩链中的第一桩链的每个锁存器，以使得每个锁存器的输出与所述第一结构的所述多个桩链中的所述第一桩链的至少两个其他锁存器的输出一起被输入到“异或”门中。
7.根据权利要求1所述的方法，还包括：将确定性测试数据串行地且并发地加载到所述第一结构和所述第二结构。
8.一种用于诊断故障电路单元的装置，包括：
存储器；以及
硬件处理器，其通信地耦接到所述存储器，所述硬件处理器被配置为：
对内置自测试电路的第一结构和第二结构执行测试，所述第一结构和所述第二结构中的每一个包括多个桩链，每个桩链包括一个或多个锁存器；
从所述第一结构的所述多个桩链卸载所述测试的第一结果，并且从所述第二结构的所述多个桩链卸载所述测试的第二结果；
基于所述第一结果，生成第一签名，并且基于所述第二结果，生成第二签名；
基于所述第一签名不匹配参考签名，确定所述第一结构未通过所述测试，并且基于所述第二签名匹配所述参考签名，确定所述第二结构通过所述测试；
将所述第一结果与所述第二结果进行比较以识别所述第一结果与所述第二结果之间的不匹配；以及
基于所述不匹配，确定所述第一结构中的故障锁存器。
9.根据权利要求8所述的装置，所述硬件处理器还被配置为：切换所述第一结构和所述第二结构的多输入签名寄存器以作为移位寄存器来操作。
10.根据权利要求8所述的装置，其中，卸载所述第一结果和所述第二结果包括：
卸载所述第一结构的第一桩链和所述第二结构的第一桩链；以及
在卸载所述第一结构的所述第一桩链和所述第二结构的所述第一桩链之后，卸载所述第一结构的第二桩链和所述第二结构的第二桩链。
11.根据权利要求8所述的装置，其中，卸载所述第一结果和所述第二结果包括：
从所述第一结构和所述第二结构的所述多个桩链中的每个桩链卸载第一锁存器；以及
在从所述第一结构和所述第二结构的所述多个桩链中的每个桩链卸载所述第一锁存器之后，从所述第一结构和所述第二结构的所述多个桩链中的每个桩链卸载第二锁存器。
12.根据权利要求8所述的装置，其中，卸载所述第一结果和所述第二结果包括：
串行地卸载所述第一结构的所述多个桩链中的每个桩链；以及
串行地卸载所述第二结构的所述多个桩链中的每个桩链。
13.根据权利要求8所述的装置，其中，卸载所述第一结果包括：卸载所述第一结构的所述多个桩链中的第一桩链的每个锁存器，以使得每个锁存器的输出与所述第一结构的所述多个桩链中的所述第一桩链的至少两个其他锁存器的输出一起被输入到“异或”门中。
14.一种用于诊断故障电路单元的系统，包括：
内置自测试电路；以及
测试引擎，其包括硬件处理器，所述硬件处理器被配置为：
对所述内置自测试电路的第一结构和第二结构执行测试，所述第一结构和所述第二结构中的每一个包括多个桩链，每个桩链包括一个或多个锁存器；
切换所述第一结构和所述第二结构的多输入签名寄存器以作为移位寄存器来操作；
从所述第一结构的所述多个桩链卸载所述测试的第一结果，并且从所述第二结构的所述多个桩链卸载所述测试的第二结果；
基于所述第一结果，生成第一签名，并且基于所述第二结果，生成第二签名；
基于所述第一签名不匹配参考签名，确定所述第一结构未通过所述测试，并且基于所述第二签名匹配所述参考签名，确定所述第二结构通过所述测试；
将所述第一结果与所述第二结果进行比较以识别所述第一结果与所述第二结果之间的不匹配；以及
基于所述不匹配，确定所述第一结构中的故障锁存器。
15.根据权利要求14所述的系统，其中，卸载所述第一结果和所述第二结果包括：
卸载所述第一结构的第一桩链和所述第二结构的第一桩链；
在卸载所述第一结构的所述第一桩链和所述第二结构的所述第一桩链之后，卸载所述第一结构的第二桩链和所述第二结构的第二桩链。
16.根据权利要求14所述的系统，其中，卸载所述第一结果和所述第二结果包括：
从所述第一结构和所述第二结构的所述多个桩链中的每个桩链卸载第一锁存器；以及
在从所述第一结构和所述第二结构的所述多个桩链中的每个桩链卸载所述第一锁存器之后，从所述第一结构和所述第二结构的所述多个桩链中的每个桩链卸载第二锁存器。
17.根据权利要求14所述的系统，其中，卸载所述第一结果和所述第二结果包括：
串行地卸载所述第一结构的所述多个桩链中的每个桩链；以及
串行地卸载所述第二结构的所述多个桩链中的每个桩链。
18.根据权利要求14所述的系统，其中，卸载所述第一结果包括：卸载所述第一结构的所述多个桩链中的第一桩链的每个锁存器，以使得每个锁存器的输出与所述第一结构的所述多个桩链中的所述第一桩链的至少两个其他锁存器的输出一起被输入到“异或”门中。
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