CN114613830A - 一种阵列基板及显示装置 - Google Patents

Abstract

本发明提供了一种阵列基板及显示装置，所述阵列基板包括第一绝缘层、走线层、像素电极层，走线层位于第一绝缘层和像素电极层之间；多条走线和多个像素电极，其中走线位于走线层，像素电极位于像素电极层；在垂直阵列基板的方向上，像素电极与走线的投影具有交叠区域，第一绝缘层具有凹槽，且凹槽的投影至少覆盖交叠区域的投影。此设计使像素电极能沉积在较平坦的膜层上，避免像素电极在与走线交叠区域发生膜层断裂，避免显示不良的发生。

Description

一种阵列基板及显示装置

技术领域

本发明涉及显示技术领域，特别是涉及一种阵列基板及显示装置。

背景技术

在现实生活中，人们对应用在车载、智能系统上的终端产品具有不同的显示需求，如不同的视角需求和较长的待机能力，车载显示屏通常需要在一定视角范围下具有较好的对比度，同时终端产品较长的待机能力又需要显示屏的功耗尽量低，而通常显示屏内具有多条信号线，通过增加显示屏内信号线的宽度，一方面能够在一定程度上遮挡漏光，从而提升显示面板的对比度，另一方面又能够降低信号线的电阻，从而降低信号线上的负载。

但是，信号线的宽度增加又伴随着一些新增的问题，如加大显示屏内其他导线或电极与信号线在垂直显示屏的方向上交叠的几率，由于信号线具有一定厚度，在信号线的边缘，其他导线或电极需要沉积在信号线的侧壁上，即需要跨越一定厚度的信号线，从而导致其他导线或电极断裂的几率增加，进而导致显示不良的发生。

发明内容

有鉴于此，本发明实施例提供一种阵列基板及显示装置，在具有较低的功耗条件下，能够降低导线或电极断裂的几率，从而保证显示面板和显示装置的正常显示。

第一方面，本申请提供一种阵列基板，所述阵列基板包括第一绝缘层、走线层、像素电极层，所述走线层位于所述第一绝缘层和所述像素电极层之间；

多条走线和多个像素电极，所述走线位于所述走线层，所述像素电极位于所述像素电极层；

在垂直所述阵列基板的方向上，所述像素电极与所处走线的投影具有交叠区域，所述第一绝缘层具有凹槽，在垂直所述阵列基板的方向上，所述凹槽的投影至少覆盖所述交叠区域的投影。

第二方面，本申请提供了一种显示装置，该显示装置包括所述阵列基板。

基于上述问题，本领域研究人员发现，若通过设置走线与像素电极不交叠，但同时需要保证显示面板的显示分辨率，即保证单个像素单元的尺寸，就需要压缩像素电极的尺寸，包括减小像素电极中多个分支的个数、减小多个分支中单个分支的尺寸、压缩多个分支之间的空隙，但此设置会造成穿透率的下降；本领域研究人员还发现，若不压缩像素电极的尺寸，可使走线在与像素电极交叠区域的部分，改变其延伸的方向，也就是在与像素电极可能发生交叠的地方偏离一定的位置，但这样设置可能使走线在弯折处发生断裂，且弯折处的尺寸并不能很好的控制，有可能造成信号传输的不一致，从而影响显示面板信号感应的均一性。

与现有技术相比，本发明提供的一种阵列基板和显示装置，至少实现了如下的有益效果：

本申请提供了一种阵列基板及显示装置，阵列基板包括第一绝缘层、走线层和像素电极层，多条走线位于走线层，多个像素电极位于像素电极层，其中在垂直阵列基板的方向上，像素电极与走线具有交叠区域，通过在第一绝缘层上设置凹槽，至少把与像素电极存在交叠区域的走线部分设置在第一绝缘层的凹槽内，至少使位于交叠区域的膜层与未设置走线区域的膜层不会存在太大的高度差，从而使像素电极能沉积在较平坦的膜层上，避免像素电极在与走线交叠区域的部分需要跨越一定的厚度，也就是在交叠区域的边缘需要爬坡，也就避免像素电极在爬坡时发生膜层断裂，避免显示不良的发生。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。

图1为本发明实施例提供的一种阵列基板俯视示意图；

图2为图1 S区域的一种放大示意图；

图3为图2沿剖线AA’的一种截面示意图；

图4为图2沿剖线AA’的另一种截面示意图；

图5为图2沿剖线AA’的又一种截面示意图；

图6为图2沿剖线AA’的又一种截面示意图；

图7为图1 S区域的另一种放大示意图；

图8为图7沿剖线BB’的一种截面示意图；

图9为图1 S区域的又一种放大示意图；

图10为图9沿剖线CC’的一种截面示意图；

图11为图1 S区域的又一种放大示意图；

图12为图11沿剖线DD’的一种截面示意图；

图13为本发明实施例提供的另一种阵列基板俯视示意图；

图14为本发明实施例提供的一种显示装置俯视示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明中的实施例进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

目前如车载显示屏等智能终端显示产品通常需要在一定视角范围下具有较好的对比度，同时也需要显示屏的功耗尽量低，由于增加显示面板内走线的宽度，一方面能够在一定程度上遮挡漏光，从而提升显示面板的对比度，另一方面又能够降低走线的电阻，从而降低走线上的负载，因此增加显示面板走线的宽度成为趋势，然而增加走线宽度会增加其他导线或者电极与其交叠的几率，比如在垂直显示面板方向上，走线与像素电极出现交叠区域；由于走线具有一定厚度，设置走线的区域与未设置走线的区域膜层厚度存在差异，也就是通常设置走线区域比未设置走线区域膜层厚度更大，从而导致像素电极在与走线交叠的区域需要跨越一定厚度的膜层，也就是像素电极在此区域边缘需要爬坡，从而容易造成像素电极的断裂，导致显示不良的发生。

基于上述问题，本领域研究人员发现，若通过设置走线与像素电极不交叠，需要压缩像素电极的尺寸，包括减小像素电极中多个分支的个数、减小多个分支中单个分支的尺寸、压缩多个分支之间的空隙，但是此设置会造成穿透率的下降；本领域研究人员还发现，若不压缩像素电极的尺寸，可使走线在即将与像素电极交叠区域的部分，改变其延伸方向，也就是在与像素电极可能发生交叠的地方偏离一定的位置，但这样可能使走线在弯折处发生断裂，且弯折处的尺寸并不能很好的控制，有可能造成信号传输的不一致，从而影响显示面板信号感应的均一性。

基于上述所产生的问题，本发明申请提出一种显示面板，如图1～3所示，图1为本发明实施例提供的一种阵列基板俯视示意图，图2为图1S区域的一种放大示意图，图3为图2沿剖线AA’的一种截面示意图；图1中所示的阵列基板1，包括多个子像素单元100，需要说明的是，图1示出的子像素单元100仅为示意，并不代表实际的尺寸、数量、形状和排布，在本发明的一些其他实施例中，子像素单元100的尺寸、数量、形状和排布可根据实际需求进行设置，本发明对此不进行限定。

请参照图3，阵列基板1包括第一绝缘层11、走线层12和像素电极层16，走线层12位于第一绝缘层11和像素电极层16之间；阵列基板1还包括多条走线M和多个像素电极PE，其中走线M位于走线层12，像素电极PE位于像素电极层16；可选的，在走线层12和像素电极层16之间依次层叠第二绝缘层13，公共电极层14和第三绝缘层15，第二绝缘层13靠近走线层12，第三绝缘层15靠近像素电极层16，对于走线层12至像素电极层16的膜层还可以有其他的设置方式，如公共电极层14和像素电极层16可为同一层，或者公共电极层14设置在像素电极层16背离走线层12的一侧，或者公共电极层14设置在走线层12背离像素电极层16的一侧，本发明对比不进行限定。

请参照图2和图3，图2中所示的S区域中子像素单元100，包括像素电极PE，其中像素电极PE为横畴设计，也就是像素电极PE的多个分支的延伸方向与扫描线(图中未显示)的延伸方向X接近，与数据线(图中未显示)的延伸方向Y具有较大的夹角，且像素电极PE的多个分支通过第一分部PE1实现电连接，则在垂直阵列基板1的方向Z上，像素电极11的第一分部PE1与走线M存在交叠区域D。可选的，像素电极PE也可具有其他形状，其投影可能与走线M的投影存在交叠区域；第一绝缘层12上设置有凹槽K，且在垂直阵列基板1的方向Z上，凹槽K的投影至少覆盖交叠区域D的投影。

本发明申请通过在第一绝缘层11上设置凹槽K，不需要减小像素电极的尺寸，也不需要改变走线的延伸方向，从而保证了显示面板的显示亮度和信号传输的稳定性、均一性；本发明申请至少把与像素电极PE存在交叠区域D的走线M部分设置在第一绝缘层11的凹槽K内，至少使位于交叠区域D的膜层与未设置走线M区域的膜层不会存在太大的高度差，从而使像素电极PE能沉积在较平坦的膜层上，避免像素电极PE在与走线M交叠区域D的部分需要跨越一定的厚度，也就是在交叠区域D的边缘需要爬坡，这样就避免像素电极PE在爬坡时发生膜层断裂，避免显示不良的发生。

请继续参考图2和图3，在阵列基板1所在平面内，沿垂直走线M延伸的方向上，交叠区域D具有第一宽度W1，凹槽K具有第二宽度W2，其中W2＞W1；通过设置凹槽K的宽度W2大于交叠区域D的宽度W1，当阵列基板1的各个膜层之间存在对位偏差时，能确保走线M上交叠区域D的部分可以设置在第一绝缘层11的凹槽K内，从而减小了对工艺精度的要求，便于工艺制备。

可选的，可设置第一宽度W1和第二宽度W2满足如下等式，即W2＝W1+B，B＝(x1²+x2²)⁰ _. ⁵，其中x1为所述第一绝缘层11的第一预设对准误差，x2为所述走线层12的第二预设对准误差；通常在阵列基板1上会设置对位基准层(图中未显示)，可选的，对位基准层可为第一图形化层，且第一图形化层可被镜头清晰捕捉，位于阵列基板1上的其他需要图形化的膜层需要以对位基准层为参照层，进行对位制备，对位制程中会存在一定的对位误差，因此在制备需要图形化的膜层时，其对应的图案尺寸需考虑对位误差的影响，也就是需要把预估的对位误差以一定的补偿方法增加进去，那么在计算位于第一绝缘层11上的凹槽K的第二宽度W2时，需先计算出像素电极PE与走线交叠区域D的第一宽度W1，再预估第一绝缘层11与基准层的对位误差x1，预估走线层12与基准层的对位误差x2，考虑到发生第一绝缘层11与基准层超出第一预设对准误差x1的概率，以及同时发生走线层12与基准层超出第二预设对准误差x2的概率，本提案设置如上的计算方法进行相关对位偏差的补偿，能确保走线M上交叠区域D的部分可以设置在第一绝缘层11的凹槽K内，从而减小了对工艺精度的要求，便于工艺制备。

可选的，第二宽度W2＞5μm，目前，为了使显示面板具有较低的功耗，走线M的宽度不断增加，可选的，沿垂直走线M延伸的方向，走线M的宽度设置在＞3.5μm，像素电极PE与走线M的交叠区域的第一宽度W1在1.5μm～2.5μm，可选的，第一宽度W1为2μm，第一预设对准误差x1≤1.5μm，第二预设对准误差x2≤1.5μm，那么通常设置W2＞5μm时，就能保证走线M上交叠区域D的部分可以设置在第一绝缘层11的凹槽K内，从而减小了对工艺精度的要求，便于工艺制备。

可选的，如图3和图4，图4为图2沿剖线AA’的另一种截面示意图；图3中，在垂直阵列基板1的方向Z上，像素电极PE与走线M的投影部分交叠，可设置凹槽K与走线M投影也部分交叠，也就是把与像素电极PE存在交叠区域D的走线M部分设置在第一绝缘层11的凹槽K内，图4中，在垂直阵列基板1的方向Z上，可设置凹槽K的投影覆盖走线M的投影，也就是走线M均落在凹槽K内；对于交叠区域D的第一宽度W1较大，可设置凹槽K与走线M的投影部分交叠，如图3中，走线M部分位于凹槽K内，部分位于凹槽K外，即保证与像素电极PE存在交叠区域D的走线M部分设置在第一绝缘层11的凹槽K内，在保证像素电极PE沉积在相对平坦的膜层区域，同时能够节省一定成本；对于交叠区域D的第一宽度W1较小，如图4中，可设置凹槽K投影完全覆盖走线M，此相当于增加凹槽K的第二宽度W2，在一定程度上便于凹槽K的制备，且走线M均位于凹槽K内，也保证位于走线M区域的膜层的平坦度，便于后续的工艺制备。

可选的，请参照图5和图6，图5为图2沿剖线AA’的又一种截面示意图，图6为图2沿剖线AA’的又一种截面示意图；阵列基板1上还包括平坦化层，通常平坦化层设置在用以制备薄膜晶体管膜层的上方，以平坦下方膜层图形化造成的膜层起伏，然后在平坦化层上方再制备走线层12、公共电极层和像素电极层16，则把平坦化层复用为第一绝缘层11，也就是在平坦化层上设置凹槽K，至少把与像素电极PE存在交叠区域D的走线M部分设置在平坦化层的凹槽K内，这样无需在平坦化层上再制备第一绝缘层11，从而简便了工艺制程，节省了成本；可选的，在垂直阵列基板1的方向Z上，可设置凹槽K的深度H与走线M的厚度一致，这样确保至少交叠区域D完全位于凹槽K内，使位于交叠区域D的膜层与未设置走线M区域的膜层高度基本一致，从而使像素电极PE能沉积在较平坦的膜层上，避免像素电极PE在与走线M交叠区域D的部分需要跨越一定的厚度，也就是在交叠区域D的边缘需要爬坡，也就避免像素电极PE在爬坡时发生膜层断裂，避免显示不良的发生；可选的，平坦化层存在像素电极PE与薄膜晶体管(图中未显示)电连接的过孔，则凹槽K与过孔可在同一道制程中，利用半色调掩膜版同时进行制备，这样凹槽K的制备可节省掩膜版，简便工艺制程，节省成本。

可选的，如图5中，在垂直阵列基板1的方向Z上，像素电极PE与走线M的投影部分交叠，可设置凹槽K与走线M投影也部分交叠，也就是把与像素电极PE存在交叠区域D的走线M部分设置在平坦化层的凹槽K内，图6中，在垂直阵列基板1的方向Z上，可设置凹槽K的投影覆盖走线M的投影；此部分选择依据也如上述实施例所描述的情况，对于交叠区域D的第一宽度W1较大，可设置凹槽K与走线M的投影部分交叠，即保证与像素电极PE存在交叠区域D的走线M部分设置在平坦化层的凹槽K内，在保证像素电极PE沉积在相对平坦的膜层区域，同时能够节省一定成本；对于交叠区域D的第一宽度W1较小，可设置凹槽K投影完全覆盖走线M，此相当于增加凹槽K的第二宽度W2，在一定程度上便于凹槽K的制备，且走线M均位于凹槽K内，也保证位于走线M上方的膜层的平坦度，便于后续的工艺制备。

可选的，参照图3和图4，凹槽K设置在第一绝缘层11上，且凹槽K为通槽，在垂直阵列基板1的方向Z上，通槽贯通第一绝缘层11，第一绝缘层11的厚度与走线M的厚度一致，这样确保至少交叠区域D完全位于凹槽K内，使位于交叠区域D的膜层与未设置走线M区域的膜层厚度基本一致，从而使像素电极PE能沉积在较平坦的膜层上，避免像素电极PE在与走线M交叠区域D的部分需要跨越一定的厚度，也就是在交叠区域D的边缘需要爬坡，也就避免像素电极PE在爬坡时发生膜层断裂，避免显示不良的发生。

可选的，如图7和图8，其中图7为图1S区域的另一种放大示意图，图8为图7沿剖线BB’的一种截面示意图；阵列基板1还包括色阻层17，色阻层17位于走线层12背离第一绝缘层11的一侧，即色阻层17位于第一绝缘层11的上方，色阻层17包括多个位于透光区域的色阻CF，包括红色色阻、绿色色阻和蓝色色阻等；在显示面板中，一般包括阵列基板11和对置基板，阵列基板11包括驱动器件和驱动电路，对置基板设置遮光层、支撑柱等结构，对显示面板进行遮光和起到支撑作用；在阵列基板11上集成色阻层17，从而避免在对置基板中设置色阻层，当阵列基板11和对置基板对位时，发生驱动器件和驱动电路与透光区域的色阻CF发生错位的现象，从而避免造成漏光或者偏色的现象，从而有效地保证了显示面板的显示效果。

请继续参照图7和图8，在垂直阵列基板1的方向Z上，色阻CF的投影与走线M的投影不交叠，由于色阻层17的厚度较厚，且相邻两个色阻CF交叠区域位于走线M的上方，两个色阻CF交叠区域由于膜层厚度大于色阻CF未交叠区域，即交叠区域为色阻层17的“牛角区域”，此“牛角区域”与像素电极PE和走线M交叠区域D的投影也存在交叠，此也会导致像素电极PE在“牛角区域”需要跨越一定厚度的膜层，从而导致像素电极PE发生断线，因此通过设置色阻CF的投影与走线M的投影不交叠，也就是减小相邻两个色阻CF之间发生交叠的几率，且相邻两个色阻CF不交叠的区域的投影与走线M的投影重叠，也就是一方面减小色阻层17出现“牛角区域”概率，或者减小“牛角区域”的膜层高度，另一方面此不交叠区域也就是走线M所在的区域，从而避开了像素电极PE和走线M的交叠区域，从而使得像素电极PE能够沉积在较平坦的膜层上，避免像素电极PE在“牛角区域”需要跨越一定的厚度，也就是在“牛角区域”需要爬坡，也就避免像素电极PE在爬坡时发生膜层断裂，避免显示不良的发生。

可选的，如图9和图10所示，图9为图1S区域的又一种放大示意图，图10为图9沿剖线CC’的一种截面示意图；像素电极PE具有多个分支，且像素电极PE的多个分支通过第一分部PE1实现电连接，第一分部PE1与走线M的延伸方向相同，且在垂直阵列基板1的方向Z上，第一分部PE1与走线M的投影交叠，可以设置色阻CF的投影与第一分部PE1的投影不交叠，也就是减小相邻两个色阻CF之间发生交叠的几率，且相邻两个色阻CF不交叠的区域的投影与像素电极PE的第一分部PE1的投影重叠，如上所述，也就是一方面减小色阻层17出现“牛角区域”概率，或者减小“牛角区域”的膜层高度，另一方面此不交叠区域也就是像素电极PE的第一分部PE1所在的区域，第一分部PE1就是像素电极PE与走线M可能发生交叠的部分，从而避开了像素电极PE和走线M的交叠区域，从而使得像素电极PE能够沉积在较平坦的膜层上，避免像素电极PE在“牛角区域”需要跨越一定的厚度，也就是在“牛角区域”需要爬坡，也就避免像素电极PE在爬坡时发生膜层断裂，避免显示不良的发生。

可选的，如图11和图12所示，图11为图1S区域的又一种放大示意图，图12为图11沿剖线DD’的一种截面示意图；在垂直阵列基板1的方向Z上，可以设置色阻CF的投影与第一分部PE1的投影不交叠，且色阻CF的投影与走线M的投影也不交叠，也就是相邻两个色阻CF之间不发生交叠，且相邻两个色阻CF不交叠的区域的投影覆盖走线M和像素电极PE的第一分部PE1的投影，一方面相当于相邻两个色阻CF之间具有较大的间隙，从而使色阻CF发生交叠的可能性进一步降低，色阻层17不出现“牛角区域”，另一方面此不交叠区域也就是像素电极PE的第一分部PE1和走线M两者所在的区域，从而更有效地避开了像素电极PE和走线M的交叠区域，从而使得像素电极PE能够沉积在较平坦的膜层上，避免像素电极PE在“牛角区域”需要跨越一定的厚度，也就是在“牛角区域”需要爬坡，也就避免像素电极PE在爬坡时发生膜层断裂，避免显示不良的发生。

可选的，请继续参考图8，色阻层17背离走线层12的一侧，可设置第四绝缘层18，可选的，第四绝缘层18可以只起到隔绝走线M上部，避免走线M与其他导电层接触的作用，也可以设置第四绝缘层18还具有一定的平坦化作用，能够平坦色阻层17造成的膜层高度差异；可选的，本发明实施例提供的一种显示面板还包括黑矩阵层，可选的，其中黑矩阵层(图中未显示)可位于阵列基板1上，如可设置在第四绝缘层18背离色阻层17的一侧，可选的，其中黑矩阵层也可位于对置基板一侧，黑矩阵起到遮挡金属走线，避免显示面板出现漏光和反光的作用。

需要说明的是，为了便于说明，图8、图10和图12只以平坦化层复用为第一绝缘层11，且走线M设置在凹槽K内，但走线M的厚度大于凹槽K的深度来展示相关实施例，上述相关实施例也可应用在其他情况，如走线M部分设置在凹槽K内，部分设置在凹槽K外；如走线M完全设置在凹槽K内，即走线M的厚度等于凹槽K的深度，本发明对此不做限定。

可选的，如图13所示，图13为本发明实施例提供的另一种阵列基板俯视示意图；如图13中所示的阵列基板2，其中走线M包括多条触控信号走线T1、多条虚拟走线T2和驱动芯片C，触控信号走线T1与驱动芯片C电连接，虚拟走线T2与驱动芯片C不进行电连接，其中触控信号走线T1与虚拟走线T2同层制备，走线M包括多条触控信号走线T1和多条虚拟走线T2，有利于阵列基板1均匀设置，从而使显示面板显示均一，本发明不限制触控信号走线T1、虚拟走线T2的具体排列方式，也不限定虚拟走线T2是否连贯，也就是在阵列基板1所在的平面内，虚拟走线T2可局部断开，也可沿虚拟走线T2的延伸方向贯穿阵列基板1，此部分可根据显示面板的具体需求进行设置，本发明对此不做限定。

如图14所示，图14为本发明实施例提供的一种显示装置俯视示意图；本发明实施例提供了一种显示装置3，所述显示装置3包括智能手机、平板显示装置、笔记本显示装置、车载中控等显示终端产品，所述显示装置3包括上述阵列基板1，所述显示装置3产生的有益效果也如上述实施例所描述的有益效果，这里不再进行赘述。

上述说明示出并描述了本申请的若干优选实施例，但如前所述，应当理解本申请并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述发明构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本申请的精神和范围，则都应在本申请所附权利要求的保护范围内。

Claims (14)

1.一种阵列基板，其特征在于，包括：

第一绝缘层、走线层、像素电极层，所述走线层位于所述第一绝缘层和所述像素电极层之间；

多条走线和多个像素电极，所述走线位于所述走线层，所述像素电极位于所述像素电极层；

在垂直所述阵列基板的方向上，所述像素电极与所处走线的投影具有交叠区域，所述第一绝缘层具有凹槽，在垂直所述阵列基板的方向上，所述凹槽的投影至少覆盖所述交叠区域的投影。

2.根据权利要求1所述的阵列基板，其特征在于，

在所述阵列基板所在平面内，沿垂直所述走线延伸的方向上，所述交叠区域具有第一宽度W1，所述凹槽具有第二宽度W2，W2＞W1。

3.根据权利要求2所述的阵列基板，其特征在于，

W2＝W1+B，B＝(x1²+x2²)^0.5，x1为所述第一绝缘层的第一预设对准误差，x2为所述走线层的第二预设对准误差，所述第一预设对准误差为所述第一绝缘层与基准层的预估对位误差，所述第二预设对准误差为所述走线层与所述基准层的预估对位误差。

4.根据权利要求2所述的阵列基板，其特征在于，

所述第二宽度W2＞5μm。

5.根据权利要求1所述的阵列基板，其特征在于，

在垂直所述阵列基板的方向上，所述像素电极投影与所述走线投影部分交叠，所述凹槽投影与所述走线投影部分交叠。

6.根据权利要求1所述的阵列基板，其特征在于，

在垂直所述阵列基板的方向上，所述凹槽的投影覆盖所述走线的投影。

7.根据权利要求1、5、6中任一项所述的阵列基板，其特征在于，

所述阵列基板包括平坦化层，所述平坦化层位于走线层背离所述像素电极层的一侧，所述第一绝缘层为平坦化层。

8.根据权利要求1、5、6中任一项所述的阵列基板，其特征在于，

所述凹槽为通槽，在垂直所述阵列基板的方向上，所述通槽贯通所述第一绝缘层，所述第一绝缘层的厚度与所述走线厚度一致。

9.根据权利要求8所述的阵列基板，其特征在于，

所述阵列基板包括平坦化层，所述平坦化层位于所述第一绝缘层背离所述走线层一侧。

10.根据权利要求1所述的阵列基板，其特征在于，

所述阵列基板包括色阻层，所述色阻层位于所述走线层背离所述第一绝缘层一侧，所述色阻层包括色阻。

11.根据权利要求10所述的阵列基板，其特征在于，

在垂直所述阵列基板的方向上，所述色阻投影与所述走线的投影不交叠。

12.根据权利要求10所述的阵列基板，其特征在于，

所述像素电极具有第一分部，在垂直所述阵列基板的方向上，所述第一分部投影与所述走线的投影交叠，所述色阻投影与所述第一分部的投影不交叠。

13.根据权利要求1所述的阵列基板，其特征在于，

多条所述走线包括触控信号走线和虚拟走线。

14.一种显示装置，其特征在于，包括权利要求1～13所述的阵列基板。

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