CN114582300B - 一种阵列基板、显示面板及显示装置 - Google Patents

Abstract

本申请涉及一种阵列基板、显示面板及显示装置，该阵列基板包括：像素阵列，像素阵列中的每列子像素对应连接两条数据线，同一列子像素中每一个子像素分别对应连接两条数据线中的一条数据线，同一列子像素中相邻的两个子像素连接的数据线不相同；与每列子像素对应的第一晶体管、第二晶体管以及第三晶体管，第一晶体管与两条数据线中的一条数据线连接，第三晶体管的第一极与另一条数据线连接，第二晶体管的第一极与第三晶体管的第一极连接，第二晶体管的第二极与第一晶体管的第二极连接，相邻两列子像素中的一列子像素对应的第三晶体管的第二极与另一列子像素对应的第一晶体管的第二极连接，使得阵列基板既可以实现列架构，也可以实现Z反转架构。

Description

一种阵列基板、显示面板及显示装置

技术领域

本申请实施例涉及显示技术领域，尤其涉及一种阵列基板、显示面板及显示装置。

背景技术

现有的液晶显示产品中，像素结构主要包括列架构和Z反转(Inversion)架构。其中，Z Inversion架构在刷新频率较低的显示屏显示时效果较好，但是在高刷新率、高解析度、大尺寸的显示屏时，会发生充电不足的情况，导致某些画面(一般为混色画面)中相邻数据线Data对像素充电存在差异性，表现为同一灰阶电压下像素亮度不均匀，画面出现可视的横细纹或竖细纹，而列架构可以解决由于充电不足引起的横细纹或竖细纹问题。因此，ZInversion架构和列架构各有优势和不足。

目前的阵列基板，一旦制备完成，其像素架构只能是Z Inversion架构或列架构，无法再进行更改。当后续需要另一像素架构的功能时，只能重新进行制备，费用非常大。

发明内容

鉴于此，为解决上述技术问题或部分技术问题，本申请实施例提供一种阵列基板、显示面板及显示装置。

第一方面，本申请实施例提供一种阵列基板，包括：像素阵列和晶体管控制模块；

其中，所述像素阵列中的每列子像素对应连接两条数据线，且每条所述数据线仅对应一列所述子像素，同一列子像素中每一个子像素分别对应连接所述两条数据线中的其中一条数据线，同一列子像素中任意相邻的两个子像素连接的数据线不相同；

所述晶体管控制模块包括：与每列子像素对应的第一晶体管、第二晶体管以及第三晶体管，且所述第一晶体管与所述两条数据线中的其中一条数据线连接，所述第三晶体管的第一极与所述两条数据线中的另一条数据线连接，所述第二晶体管的第一极与所述第三晶体管的第一极连接，所述第二晶体管的第二极与所述第一晶体管的第二极连接，任意相邻两列子像素中的一列子像素对应的第三晶体管的第二极与另一列子像素对应的第一晶体管的第二极连接。

在一种可能的实施方式中，上述阵列基板还包括：像素架构控制模块；

所述像素架构控制模块，用于依据屏幕刷新率向所述晶体管控制模块输出数据线控制信号；

所述晶体管控制模块，用于在所述数据控制信号为第一控制信号时，依据所述第一控制信号控制所述第一晶体管和所述第二晶体管导通，并控制所述第三晶体管断开；在所述数据控制信号为第二控制信号时，依据所述第二控制信号控制所述第一晶体管和所述第三晶体管导通，并控制所述第二晶体管断开。

在一种可能的实施方式中，所述晶体管控制模块还包括：与所述第一晶体的栅极连接的第一控制线、与所述第二晶体管的栅极连接的第二控制线，以及与所述第三晶体管连接的第三控制线。

在一种可能的实施方式中，所述第一控制线、所述第二控制线以及所述第三控制线为三条独立的控制线；

所述第一晶体管、所述第二晶体管以及所述第三晶体管均为N型晶体管；或者，所述第一晶体管、所述第二晶体管以及所述第三晶体管均为P型晶体管；

所述晶体管控制模块，具体用于依据所述第一控制信号向所述第一控制线和所述第二控制线提供第一电平信号，并向所述第三控制线提供第二电平信号；依据所述第二控制信号向所述第一控制线和所述第三控制线提供第一电平信号，并向所述第二控制线提供第二电平信号。

在一种可能的实施方式中，所述第二控制线和所述第三控制线为同一控制线；若所述第二晶体管为N型晶体管，则所述第三晶体管为P型晶体管；若所述第二晶体管为P型晶体管，则所述第三晶体管为N型晶体管。

在一种可能的实施方式中，在所述第一晶体管和所述第二晶体管均为N型晶体管时，所述晶体管控制模块，具体用于依据所述第一控制信号向所述第一控制线和所述第二控制线输出第一电平信号；依据所述第二控制信号向所述第一控制线输出第一电信号，并向所述第二控制线输出第二电平信号。

在一种可能的实施方式中，在所述第一晶体管和所述第二晶体管均为P型晶体管时，所述晶体管控制模块，具体用于依据所述第一控制信号向所述第一控制线和所述第二控制线输出第二电平信号；依据所述第二控制信号向所述第一控制线输出第二电平信号，并向所述第二控制线输出第一电平信号。

在一种可能的实施方式中，每列子像素对应连接的两条数据线分别位于该列子像素的两侧；同一列子像素的颜色相同。

第二方面，本申请实施例提供一种显示面板，包括：如第一方面中任一所述的阵列基板；所述阵列基板还包括：与每一所述第一晶体管的第二极一一对应连接的数据引线。

第三方面，本申请实施例提供一种显示装置，包括：如上述第二方面所述的显示面板。

本申请实施例提供的阵列基板、显示面板及显示装置，由于像素阵列中的每列子像素对应连接两条数据线，每条数据线仅对应一列子像素，同一列子像素中每一个子像素分别对应连接两条数据线中的其中一条数据线，同一列子像素中任意相邻的两个子像素连接的数据线不相同；并且，阵列基板中的晶体管控制模块包括：与每列子像素对应的第一晶体管、第二晶体管以及第三晶体管，第一晶体管与两条数据线中的其中一条数据线连接，第三晶体管的第一极与两条数据线中的另一条数据线连接，第二晶体管的第一极与第三晶体管的第一极连接，第二晶体管的第二极与第一晶体管的第二极连接，任意相邻两列子像素中的一列子像素对应的第三晶体管的第二极与另一列子像素对应的第一晶体管的第二极连接，从而使得阵列基板即可以实现列架构，也可以实现Z Inversion架构，解决了现有阵列基板在制备完成后像素架构固定不变、无法切换到另一种像素架构所导致的问题，节省制备费用。

附图说明

图1为本申请实施例提供的一种阵列基板的示意图；

图2为本申请一个示例中的一种像素阵列的示意图；

图3为本申请示例提供的一种实现列架构的阵列基板的结构示意图；

图4为本申请示例提供的一种实现Z架构的阵列基板的结构示意图；

图5为本申请示例中切换阵列基板的像素架构的工作流程示意图；

图6为本申请示例提供的另一种实现列架构的阵列基板的结构示意图；

图7为本申请示例提供的另一种实现Z架构的阵列基板的结构示意图。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

随着高端显示器开发往高刷新率、高分辨率发展，高刷新率或者高分辨率带来新的技术问题：在显示一帧画面时扫描一行像素的时间越来越小，从而造成充电不足。具体而言，在诸如Single Gate+Z Inversion、Dual Gate+ZInversion等Z反转架构下，由于刷新频率的提升和时钟(CLK)信号延迟(Delay)等原因，导致某些混色画面中相邻源极线(Sourceline)对像素充电存在差异性，表现为同一灰阶电压下像素亮度不均匀，画面出现可视的横细纹或竖细纹。刷新频率越高越严重，1H充电时间越短越严重，屏尺寸越大，覆晶薄膜(ChipOn Film，COF)远近端差异性越大。因此，ZInversion架构在显示混色画面时存在像素明暗变化的现象，导致横细纹或竖细纹问题。其中，1H充电时间是指显示一帧画面时扫描一行像素的时间。

虽然列架构可以解决上述横纹问题，但是列架构同样会有一些不足之处。例如，在列架构下采用列反转方式的情况下，同一列像素的极性相同，间隔列的极性相反，在此情况下，由于源极(Source)正负极性不对称或公共电极(VCOM)电压设置不当，容易出现摇头纹现象。因此，通常列架构的Source驱动会采用点(Dot)反转，采用Dot反转逻辑功耗会显著上升。

可见，Z Inversion架构和列架构各有优势和不足。目前的阵列基板一旦制备完成，其像素结构无法再进行更改，因此在后续需要另一像素架构的功能时只能重新进行制备，费用非常大。

本申请提出了一种阵列基板及显示面板，可以通过电路控制，

本申请实施例的核心构思之一在于，基于现有阵列基板在制备完成后像素架构固定不变、无法切换到另一种像素架构的问题，提供一种新的阵列基板，通过电路控制，既可以实现列架构，也可实现Z Inversion架构。

为便于对本申请实施例的理解，下面将结合附图以具体实施例做进一步的解释说明，实施例并不构成对本申请实施例的限定。

本申请实施例提供的一种阵列基板，如图1所示，阵列基板可以包括：像素阵列110和晶体管控制模块120。其中，所述像素阵列110中的每列子像素对应连接两条数据线，且每条所述数据线仅对应一列所述子像素，同一列子像素中每一个子像素分别对应连接所述两条数据线中的其中一条数据线，同一列子像素中任意相邻的两个子像素连接的数据线不相同；所述晶体管控制模块120包括：与每列子像素对应的第一晶体管T1、第二晶体管T2以及第三晶体管T3，且所述第一晶体管T1与所述两条数据线中的其中一条数据线连接，所述第三晶体管T3的第一极与所述两条数据线中的另一条数据线连接，所述第二晶体管T2的第一极与所述第三晶体管T3的第一极连接，所述第二晶体管T2的第二极与所述第一晶体管T1的第二极连接，任意相邻两列子像素中的一列子像素对应的第三晶体管T3的第二极与另一列子像素对应的第一晶体管T1的第二极连接。

在本申请实施例中，由于像素阵列110中的每列子像素对应连接两条数据线，每条数据线仅对应一列子像素，同一列子像素中每一个子像素分别对应连接两条数据线中的其中一条数据线，同一列子像素中任意相邻的两个子像素连接的数据线不相同；并且，与每列子像素对应的第一晶体管T1与两条数据线中的其中一条数据线连接，与每列子像素对应的第三晶体管T3的第一极与两条数据线中的另一条数据线连接，与每列子像素对应的第二晶体管T2的第一极与第三晶体管T3的第一极连接，第二晶体管T2的第二极与第一晶体管T1的第二极连接，以及相邻两列子像素中的一列子像素对应的第三晶体管T3的第二极与另一列子像素对应的第一晶体管T1的第二极连接，使得阵列基板即可以实现列架构，也可以实现ZInversion架构，从而解决了现有阵列基板在制备完成后像素架构固定不变所导致的问题，节省制备费用。

在具体实现中，可选的，本申请实施例提供的阵列基板中的同一列子像素的颜色相同。例如，如图2所示，一列子像素pix的颜色可以为红色R，也可为蓝色B或者绿色G等，本示例对此不作具体限制。

可选的，在本申请实施例提供的阵列基板中，如图2所示，每列子像素对应连接的两条数据线可以分别位于该列子像素的两侧。这样数据数线与子像素可以直接连接，不需要跨接。

当然，在具体实施时，每列子像素对应连接的两条数据线可以位于该列子像素的同一侧。这样其中一条数据数线与子像素跨接连接。

进一步而言，本申请实施例提供的阵列基板还可以包括：像素架构控制模块；该像素架构控制模块可以用于依据屏幕刷新率向所述晶体管控制模块120输出数据线控制信号。在一个可选示例中，像素架构控制模块的输出端与晶体管控制模块120连接，可以依据屏幕刷新率向所述晶体管控制模块120输出数据线控制信号，如在屏幕刷新率高于预设屏幕刷新阈值向晶体管控制模块120输出第一控制信号，使得晶体管控制模块120依据第一控制信号控制第一晶体管T1和第二晶体管T2导通，并控制第三晶体管T3断开，从而使得像素阵列110中的子像素进入第一控制信号对应的第一架构状态，实现列架构；在屏幕刷新率低于预设屏幕刷新阈值向晶体管控制模块120输出第二控制信号，使得晶体管控制模块120依据第二控制信号控制第一晶体管T1和第三晶体管T3导通，并控制第二晶体管T2断开，从而使得像素阵列110中的子像素进入第二控制信号对应的第二架构状态，实现Z Inversion架构。

其中，晶体管控制模块120，具体可以用于在所述数据控制信号为第一控制信号时，依据所述第一控制信号控制所述第一晶体管T1和所述第二晶体管T2导通，并控制所述第三晶体管T3断开，以控制像素阵列110中的子像素进入第一控制信号对应的第一架构状态；在所述数据控制信号为第二控制信号时，依据所述第二控制信号控制所述第一晶体管T1和所述第三晶体管T3导通，并控制所述第二晶体管T2断开，以控制像素阵列110中的子像素进入第二控制信号对应的第二架构状态。需要说明的是，第一架构状态可以是指列架构状态；第一架构状态可以是指Z Inversion架构状态。

在实际处理中，晶体管控制模块120可以通过控制线向晶体管的栅极输出电平控制信号，以控制晶体管导通或断开。可选的，在上述实施例的基础上，本申请实施例中的晶体管控制模块120还可以包括：与所述第一晶体的栅极连接的第一控制线EN1、与所述第二晶体管T2的栅极连接的第二控制线EN2，以及与所述第三晶体管T3连接的第三控制线EN3。

在一可选实施例中，所述第一控制线EN1、所述第二控制线EN2以及所述第三控制线EN3可以为三条独立不同的控制线；所述第一晶体管T1、所述第二晶体管T2以及所述第三晶体管T3均可以为N型晶体管；或者，所述第一晶体管T1、所述第二晶体管T2以及所述第三晶体管T3均可以为P型晶体管，本申请实施例对此不作具体限制。其中，晶体管控制模块120，具体可以用于依据所述第一控制信号向所述第一控制线EN1和所述第二控制线EN2提供第一电平信号，并向所述第三控制线EN3提供第二电平信号；依据所述第二控制信号向所述第一控制线EN1和所述第三控制线EN3提供第一电平信号，并向所述第二控制线EN2提供第二电平信号。

作为本申请的一个示例，每列子像素左右两侧分别走数据(Data)线，分别与奇偶行像素进行连接，在面板(Panel)数据信号外电路贴附区(Data Pad，DP)侧，经过金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)控制与Source连接，通过对MOSFET管施加不同的控制信号，可以控制MOSFET管的开关，实现Z架构和列架构的切换。

具体而言，在高电平信号作为用于控制晶体管导通的第一电平信号，低电平信号作为用于控制晶体管关闭的第二信号的情况下，在第一控制线EN1和第二控制线EN2的控制信号设置为高电平信号，且第三控制线EN3的控制信号设置为低电平信号时，第一控制线EN1和第二控制线EN2连接的MOS管导通，第三控制线EN3连接的MOS管关闭，即第一晶体管T1和第二晶体管T2导通，第三晶体管T3关闭，使D1连接到S1&S2，D2连接到S3&S4，D3连接到S5&S6……如此类推，如图3所示，从而可以实现列架构的效果；在第一控制线EN1和第三控制线EN3的控制信号设置为高电平信号，且第二控制线EN2的控制信号设置为低电平信号时，第一控制线EN1和第三控制线EN3连接的MOS管导通，第二控制线EN2连接的MOS管关闭，即第一晶体管T1和第三晶体管T3导通，第二晶体管T2关闭，使D1连接到S1，D2连接到S2&S3，D3连接到S4&S5……如此类推，如图4所示，从而实现Z架构的效果。

需要说明的是，每一行子像素pix可以对应连接一条扫描线Gate，如图3或图4所示，像素阵列110中的第一行子像素pix对应连接第一条扫描线G1，像素阵列110中的第二行子像素pix对应连接第二条扫描线G2，像素阵列110的第三行子像素pix对应连接第三条扫描线G3……如此类推，像素阵列110的第n行子像素pix对应连接第n条扫描线Gn,n为大于1的整数。

在实际处理中，可以通过逻辑板(TCON)对系统板传过来的信号进行侦测，如图5所示，定标器可以向TCON输入信号，使得T-CON可以基于该定标器的输入信号进行画面侦测，如侦测预设画面和侦测刷新频率，从而可以根据特征画面，通过通用输入输出(General-Purpose Input/Output,GPIO)控制，改变EN1～EN3设置，从而可以控制数据线连接关系，实现像素结构的切换。具体而言，如果侦测到输入信号为预先定义好的特征画面和刷新频率，则T-CON可以通过控制改变第一控制线EN1/第二控制线EN2//第三控制线EN3的设置，从而可以改变像素结构，切换成更合适的像素结构，进而可以避免不良现象的产生，提高显示性能。

需要说明的是，本申请实施例中的第一电平信号可以用于控制晶体管进入导通状态，如可以是用于控制N型晶体管导通的高电平信号，又如可以是用于控制P型晶体管导通的低电平信号，本申请实施例对此不作具体限制。此外，本申请实施例中的第二电平信号可以用于控制晶体管进入关闭状态，如可以是用于控制N型晶体管关闭的低电平信号；又如可以是用于控制P型晶体管关闭的高电平信号，本申请实施例对此不作具体限制。

在另一可选实施例中，所述第二控制线EN2和所述第三控制线EN3为同一控制线；若所述第二晶体管T2为N型晶体管，则所述第三晶体管T3为P型晶体管；若所述第二晶体管T2为P型晶体管，则所述第三晶体管T3为N型晶体管。

具体而言，在第一电平信号为高电平信号，第二电平信号为低电平信号的情况下，第一电平信号既可以用于控制N型晶体管导通，也可以用于控制P型晶体管关闭；第二电平信号既可以用于控制P型晶体管导通，也可以用于控制N型晶体管关闭。

在所述第一晶体管T1和所述第二晶体管T2均为N型晶体管时，所述晶体管控制模块120，具体用于依据所述第一控制信号向所述第一控制线EN1和所述第二控制线EN2输出第一电平信号，以使第一晶体管T1和第二晶体管T2导通，第三晶体管T3断开，从而使得像素阵列110中的子像素进入第一控制信号对应的第一架构状态，实现列架构；依据所述第二控制信号向所述第一控制线EN1输出第一电信号，并向所述第二控制线EN2输出第二电平信号，以使第一晶体管T1和第三晶体管T3导通，第二晶体管T2断开，从而使得像素阵列110中的子像素进入第二控制信号对应的第二架构状态，实现Z Inversion架构。

例如，在每列子像素左右两侧分别走Data线，分别与奇偶行像素进行连接，在Panel DP侧经过MOS管控制与Source连接的情况下，可以通过第一控制线EN1和第二控制线EN2对晶体管控制模块120中的MOS管施加不同的控制信号，控制MOS管的开关，实现Z架构和列架构的切换。

具体而言，在第一控制线EN1连接的第一晶体管T1为NMOS管，第二控制线EN2同时控制PMOS管和NMOS管的情况下，可以将第二控制线EN2控制的NMOS管作为本申请实施例中的第二晶体管T2，同时可以将第二控制线EN2控制的PMOS管作为本申请实施例中的第三晶体管T3，在第一控制线EN1的控制信号和第二控制线EN2的控制信号同时设置为高电平信号时，第一控制线EN1和第二控制线EN2连接的NMOS管导通，第二控制线EN2连接的PMOS管关闭，即第一晶体管T1和第二晶体管T2导通，第三晶体管T3关闭，使D1连接到S1&S2，D2连接到S3&S4，D3连接到S5&S6……如此类推，如图6所示，从而实现列架构；在第一控制线EN1的控制信号设置为高电平信号，且第二控制线EN2的控制信号设置为低电平信号时，第一控制线EN1的NMOS管导通，第二控制线EN2连接的NMOS管关闭，第二控制线EN2连接的PMOS管导通，即第一晶体管T1和第三晶体管T3导通，第二晶体管T2关闭，使D1连接到S1，D2连接到S2&S3，D3连接到S4&S5……如此类推，如图7所示，实现Z架构。

同理，在所述第一晶体管T1和所述第二晶体管T2均为P型晶体管时，晶体管控制模块120具体可以用于依据所述第一控制信号向所述第一控制线EN1和所述第二控制线EN2输出第二电平信号，以使第一晶体管T1和第二晶体管T2导通，第三晶体管T3断开，从而使得像素阵列110中的子像素进入第一控制信号对应的第一架构状态，实现列架构；并可以依据所述第二控制信号向所述第一控制线EN1输出第二电平信号，同时向所述第二控制线EN2输出第一电平信号，以使第一晶体管T1和第三晶体管T3导通，第二晶体管T2断开，使得像素阵列110中的子像素进入第二控制信号对应的第二架构状态，实现Z Inversion架构。

可选的，在所述第一晶体管T1和所述第二晶体管T2均为P型晶体管时，所述晶体管控制模块120，具体用于依据所述第一控制信号向所述第一控制线EN1和所述第二控制线EN2输出第二电平信号；依据所述第二控制信号向所述第一控制线EN1输出第二电平信号，并向所述第二控制线EN2输出第一电平信号。

综上，本申请实施例提供的阵列基板，由于像素阵列110中的每列子像素对应连接两条数据线，每条数据线仅对应一列子像素，同一列子像素中每一个子像素分别对应连接两条数据线中的其中一条数据线，同一列子像素中任意相邻的两个子像素连接的数据线不相同；并且，与每列子像素对应的第一晶体管T1与两条数据线中的其中一条数据线连接，第三晶体管T3的第一极与两条数据线中的另一条数据线连接，第二晶体管T2的第一极与第三晶体管T3的第一极连接，第二晶体管T2的第二极与第一晶体管T1的第二极连接，任意相邻两列子像素中的一列子像素对应的第三晶体管T3的第二极与另一列子像素对应的第一晶体管T1的第二极连接，从而使得阵列基板可以通过电路控制实现像素架构的切换，进而使得阵列基板可以实现列架构，也可实现Z Inversion架构，降低制备费用。

进一步而言，本申请实施例还提供了一种显示面板，包括本申请实施例提供的阵列基板。其中，阵列基板可以是上述实施例所述的阵列基板。

可选的，显示面板中的阵列基板还可以包括：与每一第一晶体管的第二极一一对应连接的数据引线。具体而言，本申请实施例中的每列子像素对应的第一晶体管T1可以对应连接的一条扫描线数据引线D，例如，如图7所示，像素阵列110中的第一列子像素对应的第一晶体管T1对应连接第一条数据引线D1，像素阵列110中的第二列子像素对应的第一晶体管T1对应连接第二条数据引线D2，像素阵列110的第三列子像素对应的第一晶体管T1对应连接第三条数据引线D3……如此类推，像素阵列110的第n列子像素对应的第一晶体管T1对应连接第n条数据引线Dn,n为大于1的整数。

可见，本申请实施例通过第一晶体管的第二极与数据引线一一对应连接，使得每一条数据线连接到数据引线都经过相同的漏极-源极导通电阻RDS(on)，压差一致，从而可以避免MOS管DS之间有轻微的压差所导致的问题，如可以避免MOS管DS之间有轻微的压差所造成的基数行和偶数行的像素亮度有轻微差异的情形，确保基数行和偶数行的像素亮度一致，提高显示性能。

进一步的，本申请实施例还提供一种显示装置，包括本申请实施例提供的显示面板。该显示装置可以是显示器、手机、电视、笔记本电脑、电子纸、数码相框、导航仪、一体机等，本申请对此不作具体限制。

可选的，本申请实施例提供的显示装置还可以包括：处理器，以及用于存储所述处理器的可执行指令的存储器；其中，所述处理器被配置为执行阵列基板的像素架构切换方法。例如，阵列基板的像素架构切换方法可以包括如下步骤：依据屏幕刷新率向晶体管控制模块输出数据线控制信号；在数据控制信号为第一控制信号时，通过晶体管控制模块控制所述第一晶体管和所述第二晶体管导通，并控制所述第三晶体管断开；在数据控制信号为第二控制信号时，通过晶体管控制模块控制所述第一晶体管和所述第三晶体管导通，并控制第二晶体管断开。

可见，本申请实施例中的显示装置通过依据屏幕刷新率向晶体管控制模块输出数据线控制信号，从而可以在数据控制信号为第一控制信号时，通过晶体管控制模块控制所述第一晶体管和所述第二晶体管导通，并控制所述第三晶体管断开，使得像素阵列中的子像素进入第一控制信号对应的第一架构状态，实现列架构；在数据控制信号为第二控制信号时，通过晶体管控制模块控制所述第一晶体管和所述第三晶体管导通，并控制第二晶体管断开，使得像素阵列中的子像素进入第二控制信号对应的第二架构状态，实现ZInversion架构，从而能够实现像素架构的切换，进而降低制备费用。

需要说明的是，对于显示面板、显示装置实施例而言，由于其与阵列基板实施例基本相似，所以描述的比较简单，相关之处参见阵列基板实施例的部分说明即可。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

专业人员应该还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。

结合本文中所公开的实施例描述的方法或算法的步骤可以用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。

以上所述的具体实施方式，对本申请的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本申请的具体实施方式而已，并不用于限定本申请的保护范围，凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (9)

1.一种阵列基板，其特征在于，包括：像素阵列和晶体管控制模块；

其中，所述像素阵列中的每列子像素对应连接两条数据线，且每条所述数据线仅对应一列所述子像素，同一列子像素中每一个子像素分别对应连接所述两条数据线中的其中一条数据线，同一列子像素中任意相邻的两个子像素连接的数据线不相同；

所述晶体管控制模块包括：与每列子像素对应的第一晶体管、第二晶体管以及第三晶体管，且所述第一晶体管与所述两条数据线中的其中一条数据线连接，所述第三晶体管的第一极与所述两条数据线中的另一条数据线连接，所述第二晶体管的第一极与所述第三晶体管的第一极连接，所述第二晶体管的第二极与所述第一晶体管的第二极连接，任意相邻两列子像素中的一列子像素对应的第三晶体管的第二极与另一列子像素对应的第一晶体管的第二极连接；

所述阵列基板还包括：与每一第一晶体管的第二极一一对应连接的数据引线；

还包括：像素架构控制模块；

所述像素架构控制模块，用于依据屏幕刷新率向所述晶体管控制模块输出数据线控制信号；

所述晶体管控制模块，用于在所述数据线控制信号为第一控制信号时，依据所述第一控制信号控制所述第一晶体管和所述第二晶体管导通，并控制所述第三晶体管断开；在所述数据线控制信号为第二控制信号时，依据所述第二控制信号控制所述第一晶体管和所述第三晶体管导通，并控制所述第二晶体管断开。

2.根据权利要求1所述的阵列基板，其特征在于，所述晶体管控制模块还包括：与所述第一晶体的栅极连接的第一控制线、与所述第二晶体管的栅极连接的第二控制线，以及与所述第三晶体管连接的第三控制线。

3.根据权利要求2所述的阵列基板，其特征在于，所述第一控制线、所述第二控制线以及所述第三控制线为三条独立的控制线；

所述第一晶体管、所述第二晶体管以及所述第三晶体管均为N型晶体管；或者，

所述第一晶体管、所述第二晶体管以及所述第三晶体管均为P型晶体管；

所述晶体管控制模块，具体用于依据所述第一控制信号向所述第一控制线和所述第二控制线提供第一电平信号，并向所述第三控制线提供第二电平信号；依据所述第二控制信号向所述第一控制线和所述第三控制线提供第一电平信号，并向所述第二控制线提供第二电平信号。

4.根据权利要求2所述的阵列基板，其特征在于，所述第二控制线和所述第三控制线为同一控制线；

若所述第二晶体管为N型晶体管，则所述第三晶体管为P型晶体管；

若所述第二晶体管为P型晶体管，则所述第三晶体管为N型晶体管。

5.根据权利要求4所述的阵列基板，其特征在于，在所述第一晶体管和所述第二晶体管均为N型晶体管时，所述晶体管控制模块，具体用于依据所述第一控制信号向所述第一控制线和所述第二控制线输出第一电平信号；依据所述第二控制信号向所述第一控制线输出第一电信号，并向所述第二控制线输出第二电平信号。

6.根据权利要求4所述的阵列基板，其特征在于，在所述第一晶体管和所述第二晶体管均为P型晶体管时，所述晶体管控制模块，具体用于依据所述第一控制信号向所述第一控制线和所述第二控制线输出第二电平信号；依据所述第二控制信号向所述第一控制线输出第二电平信号，并向所述第二控制线输出第一电平信号。

7.根据权利要求1至6任一所述的阵列基板，其特征在于，

每列子像素对应连接的两条数据线分别位于该列子像素的两侧；

同一列子像素的颜色相同。

8.一种显示面板，其特征在于，包括：如权利要求1至7任一项所述的阵列基板。

9.一种显示装置，其特征在于，包括：如权利要求8所述的显示面板。