CN114578162A - 连接器连通检测系统 - Google Patents

Abstract

本发明涉及一种连接器连通检测系统，包括按照预设的拓扑结构设置的多个连接器，所述连接器独立设置，或者与另一连接器组成连接器对，所述连接器对之间通过电缆连接，将每一电缆中一根预设的信号线设置为检测通道对应的信号线；每一所述连接器中布置有检测装置，所述检测装置包括驱动电路、接收电路、上拉电阻和VCCIO，所述上拉电阻一端与VCCIO连接，另一端与所述驱动电路和接收电路连接。本发明提高了硬件仿真平台中的连接器连通检测的效率和准确性。

Description

连接器连通检测系统

技术领域

本发明涉及连接器连通检测技术领域，尤其涉及一种连接器连通检测系统。

背景技术

现有的大型硬件仿真器或原型验证平台等硬件仿真平台中，通常存在用大量电缆来连接多个硬件主板上的多个连接器，为了检测大型硬件仿真器或原型验证平台是否已经按照预设的拓扑结构进行连接，现有技术中往往需要设计复杂的检测方法以建立现有电缆连接的拓扑结构，检测效率低，且无法保证检测的准确性。由此可知，如何提高硬件仿真平台中的连接器连通检测的效率和准确性成为亟待解决的技术问题。

发明内容

本发明目的在于，提供一种连接器连通检测系统，提高了硬件仿真平台中的连接器连通检测的效率和准确性。

根据本发明一方面，提供了一种连接器连通检测系统，包括按照预设的拓扑结构设置的多个连接器，所述连接器独立设置，或者与另一连接器组成连接器对，所述连接器对之间通过电缆连接，将每一电缆中一根预设的信号线设置为检测通道对应的信号线；

每一所述连接器中布置有检测装置，所述检测装置包括驱动电路、接收电路、上拉电阻和VCCIO，所述上拉电阻一端与VCCIO连接，另一端与所述驱动电路和接收电路连接；

所述驱动电路包括第一存储单元、发送单元、输出驱动器，所述发送单元一端连接所述第一存储单元，另一端连接所述输出驱动器的使能端，所述输出驱动器的输入端接地，所述输出驱动器的输出端与所述上拉电阻相连接；

所述接收电路包括输入驱动器、接收单元和第二存储单元，所述接收单元一端与连接所述第二存储单元，另一端连接所述输入驱动器的输出端，所述输入驱动器的输入端与所述上拉电阻相连接；

所述VCCIO、上拉电阻和接收单元组成的通路构成所述检测通道。

本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明提供的一种连接器连通检测系统可达到相当的技术进步性及实用性，并具有产业上的广泛利用价值，其至少具有下列优点：

本发明实现连接器连通检测的电路结构简单，成本低，可靠性高，检测过程时间短，提高了硬件仿真平台中的连接器连通检测的效率和准确性。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图,详细说明如下。

附图说明

图1为本发明实施例提供的独立设置的连接器示意图；

图2为本发明实施例提供的具有连接关系的连接器对示意图。

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例，对依据本发明提出的一种连接器连通检测系统的具体实施方式及其功效，详细说明如后。

本发明实施例提供了一种连接器连通检测系统，包括按照预设的拓扑结构设置的多个连接器，所述连接器独立设置，如图1所示，或者与另一连接器组成连接器对，如图2所示。所述连接器对之间通过电缆连接，将每一电缆中一根预设的信号线设置为检测通道对应的信号线，需要说明的是，一个线缆中包括多根信号线，本发明中选择其中同一根信号线作为检测通道对应的信号线即可。

如图1或图2所示示例，每一所述连接器中布置有检测装置，所述检测装置包括驱动电路、接收电路、上拉电阻4和VCCIO，所述上拉电阻4一端与VCCIO连接，另一端与所述驱动电路和接收电路连接。需要说明的是，图2中将两个具有连接关系的连接器的上拉电阻4和VCCIO简化为一个，可以理解的是，实质上是每一个连接器对应一套上拉电阻4和VCCIO，但每套上拉电阻4和VCCIO均相同，其中，VCCIO指的是VccIO IO电压，是用于FPGA的IO模块(同IO引脚)上的电压。该电压应该与其它连接到FPGA上的器件的电压匹配。

如图1或图2所示示例，所述驱动电路包括第一存储单元1、发送单元2、输出驱动器3，所述发送单元2一端连接所述第一存储单元1，另一端连接所述输出驱动器3的使能端，所述输出驱动器3的输入端接地，所述输出驱动器3的输出端与所述上拉电阻4相连接。

如图1或图2所示示例，所述接收电路包括输入驱动器5、接收单元6和第二存储单元7，所述接收单元6一端与连接所述第二存储单元7，另一端连接所述输入驱动器5的输出端，所述输入驱动器5的输入端与所述上拉电阻4相连接；所述VCCIO、上拉电阻4和接收单元6组成的通路构成所述检测通道。

作为一种实施例，所述系统向所有连接器的检测装置发送时钟信号9，在开始检测前，先向所述检测装置发送复位信号10，基于复位信号10将所有连接器的第二存储单元7复位，再向所有连接器的检测装置发送全局检测启用信号11，同步开启所有连接器的检测装置，然后所有连接器的检测装置进入连接器连通检测过程。

作为一种实施例，所述检测装置的检测频率配置为预设频率，所述预设频率为所有连接器对应的目标检测频率的最小值，所述目标检测频率与所述连接器对应的电缆线长成反比，从而满足所有连接器的检测需求。

作为一种实施例，所述第一存储单元1用于存储连接器标识，所述连接器标识为0和1构成的M位的序列，M为大于等于的2的正整数。需要说明的是，每一连接器具有唯一的连接器标识，具体可以基于板ID、FPGA ID和连接器ID生成，然后采用硬件或软件的方式写入第一存储单元1，第一存储单元1可设设置为M位的寄存器。所述发送单元2采用并串转换的方式逐位读取连接器标识位信息，并串转换具体是将存储在第一存储单元1中的M位序列，左移或右移到一位输出端口，逐位读取。需要说明的是，若确定为左移，则系统中所有连接器均按照左移的方式移位读取M位序列，若确定为右移，则系统中所有连接器均按照右移的方式移位读取M位序列。当读取的标识位信息为0时，向所述输出驱动器3发送低电平驱动信号，所述输出驱动器3关闭，此时该输出驱动器3不会驱动检测通路的电平变化；当读取的标识位信息为1时，向所述输出驱动器3发送高电平驱动信号，所述输出驱动器3向所述检测通路发送高低电平驱动信号驱动所述检测通路变为低电平。

作为一种实施例，如图1所示的独立设置的连接器，则检测通路始终只能受一个输出驱动器3的作用，即输出驱动器3关闭时，所述检测通路为高电平，当输出驱动器3输出高电平驱动信号时，驱动所述检测通路为低电平。如图2所示的连接器对，检测电路始终同时受两个输出驱动器3的共同作用。所述检测通路的初始电平为高电平，当接收到一个输出驱动器3发出或同时接收两个高电平驱动信号时，驱动所述检测通路为低电平。当两个输出驱动器3均关闭时，所述检测通路为高电平。

作为一种实施例，所述接收单元6通过输入驱动器5获取检测通路的信号电平，并求反后以串并转换的方式存储至第二存储单元7，串并转换是指第二存储单元7新输入的位值成为原来数据的最低位，将原来数据的最高位舍去，所述第二存储单元7的存储位数与所述第一存储单元1的存储位数相同，具体也可设置一个M位的寄存器来实现。所述第二存储单元7还包括循环计数器，所述循环计数器的所记录的最大次数与所述第二存储单元7的位数相同，例如，第一存储单元1的存储位数M＝4，那么循环计数器记录的最大次数为4，记录数值可以设置为0-3。

作为一种实施例，所述系统的检测过程包括第一检测阶段和第二检测阶段，从检测开始到所有连接器中的循环计数器完成第一轮计数的阶段为所述第一检测阶段，从第一检测阶段结束开始到所有连接器中的所有开启的循环计数器完成第一轮计数的阶段为所述第二检测阶段，需要说明的是，第一检测阶段，所有连接器的循环计数器全部开启，第二检测阶段，在第一检测阶段发送单元2被停止的的连接器对应的第二存储单元7被关闭，对应的循环计数器在第二检测阶段也不再工作。

作为一种实施例，所述发送单元2和接收单元6通过信息传输通道连接，所述发送单元2和接收单元6之间还设置有状态记录单元8，所述状态记录单元8用于存储状态标识。在所述第一检测阶段，所述接收单元6直接获取检测通路的电平并通过所述信息传输通道获取驱动信号电平，所述接收单元6将检测通道的信号电平求反后与驱动信号电平对比：若一致，则将所述状态标识设置为开启标识，所述发送单元2读取到所述状态记录单元8中为开启标识，则继续执行读取的标识位信息操作；若不一致，将所述状态记录单元8存储的标识设置为停止标识，所述发送单元2读取到所述状态记录单元8中为停止标识，则停止执行读取的标识位信息操作。

作为一种实施例，在所述第二检测阶段：将在所述第一检测阶段中被停止的发送单元2对应的状态记录单元8中的状态标识设置为启动标识，所述发送单元2重新开始执行读取的标识位信息操作，关闭对应的第二存储单元7，需要说明的是，所述发送单元2重新开始执行读取的标识位信息操作，指的是还从预设移位方向确定的首位开始读取连接器标识序列，直至整个序列读取完毕；关闭对应的第二存储单元7，则被关闭的第二存储单元7维持第一检测阶段的存储结果不变，且对应的循环计数器在此阶段也处于关闭状态。将在所述第二检测阶段中未被停止的发送单元2对应的状态记录单元8中的状态标识设置为停止标识，停止执行读取的标识位信息操作。

作为一种实施例，所述系统还包括检测模块，用于在第二检测阶段结束后，读取每一连接器中的第一存储单元1中的标识序列和第二存储单元7中的标识序列，并与预设的拓扑结构信息进行对比，对所有连接器进行连通检测。

需要说明的是，如果连接正常，那么，第一检测阶段执行完毕后，图1中单独设置的连接器的第二存储单元7中存储的标识序列为该连接器自身的连接器标识。图2中相互连接的两个连接器中，在第一检测阶段发送单元2被停止的一端连接器的第二存储单元7中存储的是对端连接器的标识，即发送单元2未被停止的一端的连接器的标识，在第一检测阶段发送单元2未被停止的一端的第二存储单元7存储的是自身连接器的标识。第二检测阶段执行完毕后，图1中单独设置的连接器的第二存储单元7中存储的标识序列仍为该连接器自身的连接器标识。图2中相互连接的两个连接器中，在第一检测阶段发送单元2被停止的一端连接器的第二存储单元7中存储的是对端连接器的标识，即在第一检测阶段发送单元2未被停止的一端的连接器的标识；在第一检测阶段发送单元2未被停止的一端的第二存储单元7存储的也是对端连接器的标识，即在第一检测阶段发送单元2被停止的一端的连接器的标识。通过检测模块读取出所有连接器中的每一连接器中的第一存储单元1中的标识序列和第二存储单元7中的标识序列，并与预设的拓扑结构信息进行对比，符合上述连接正常情况下得到的结果，则说明连接正确，如果不符合上述正常连接情况下得到的结果，则说明连接异常。

本发明实施例所述系统实现连接器连通检测的电路结构简单，成本低，可靠性高，检测过程时间短，提高了硬件仿真平台中的连接器连通检测的效率和准确性。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明,任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内,当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例,但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (10)

1.一种连接器连通检测系统，其特征在于，

包括按照预设的拓扑结构设置的多个连接器，所述连接器独立设置，或者与另一连接器组成连接器对，所述连接器对之间通过电缆连接，将每一电缆中一根预设的信号线设置为检测通道对应的信号线；

每一所述连接器中布置有检测装置，所述检测装置包括驱动电路、接收电路、上拉电阻和VCCIO，所述上拉电阻一端与VCCIO连接，另一端与所述驱动电路和接收电路连接；

所述驱动电路包括第一存储单元、发送单元、输出驱动器，所述发送单元一端连接所述第一存储单元，另一端连接所述输出驱动器的使能端，所述输出驱动器的输入端接地，所述输出驱动器的输出端与所述上拉电阻相连接；

所述接收电路包括输入驱动器、接收单元和第二存储单元，所述接收单元一端与连接所述第二存储单元，另一端连接所述输入驱动器的输出端，所述输入驱动器的输入端与所述上拉电阻相连接；

所述VCCIO、上拉电阻和接收单元组成的通路构成所述检测通道。

2.根据权利要求1所述的系统，其特征在于，

所述第一存储单元用于存储连接器标识，所述连接器标识为0和1构成的M位的序列，所述发送单元采用并串转换的方式逐位读取连接器标识位信息，当读取的标识位信息为0时，向所述输出驱动器发送低电平驱动信号，所述输出驱动器关闭；当读取的标识位信息为1时，向所述输出驱动器发送高电平驱动信号，所述输出驱动器向所述检测通路发送高低电平驱动信号驱动所述检测通路变为低电平。

3.根据权利要求2所述的系统，其特征在于，

所述检测通路的初始电平为高电平；

对于独立设置的连接器，输出驱动器关闭时，所述检测通路为高电平，当输出驱动器输出高电平驱动信号时，驱动所述检测通路为低电平；

对于连接器对，当接收到一个输出驱动器发出或同时接收两个高电平驱动信号时，驱动所述检测通路为低电平；当两个输出驱动器均关闭时，所述检测通路为高电平。

4.根据权利要求2所述的系统，其特征在于，

所述接收单元通过输入驱动器获取检测通路的信号电平，并求反后以串并转换的方式存储至第二存储单元，所述第二存储单元的存储位数与所述第一存储单元的存储位数相同。

5.根据权利要求4所述的系统，其特征在于，

所述第二存储单元还包括循环计数器，所述循环计数器的所记录的最大次数与所述第二存储单元的位数相同。

6.根据权利要求5所述的系统，其特征在于，

所述系统的检测过程包括第一检测阶段和第二检测阶段，

从检测开始到所有连接器中的循环计数器完成第一轮计数的阶段为所述第一检测阶段，从第一检测阶段结束开始到所有连接器中的所有开启的循环计数器完成第一轮计数的阶段为所述第二检测阶段。

7.根据权利要求6所述的系统，其特征在于，

所述发送单元和接收单元通过信息传输通道连接，所述发送单元和接收单元之间还设置有状态记录单元，所述状态记录单元用于存储状态标识；

在所述第一检测阶段，所述接收单元直接获取检测通路的电平并通过所述信息传输通道获取驱动信号电平，所述接收单元将检测通道的信号电平求反后与驱动信号电平对比：

若一致，则将所述状态标识设置为开启标识，所述发送单元读取到所述状态记录单元中为开启标识，则继续执行读取的标识位信息操作；

若不一致，将所述状态记录单元存储的标识设置为停止标识，所述发送单元读取到所述状态记录单元中为停止标识，则停止执行读取的标识位信息操作。

8.根据权利要求7所述的系统，其特征在于，

在所述第二检测阶段：

将在所述第一检测阶段中被停止的发送单元对应的状态记录单元中的状态标识设置为启动标识，所述发送单元重新开始执行读取的标识位信息操作，关闭对应的第二存储单元；

将在所述第二检测阶段中未被停止的发送单元对应的状态记录单元中的状态标识设置为停止标识，停止执行读取的标识位信息操作。

9.根据权利要求6所述的系统，其特征在于，

所述系统还包括检测模块，用于在第二检测阶段结束后，读取每一连接器中的第一存储单元中的标识序列和第二存储单元中的标识序列，并与预设的拓扑结构信息进行对比，对所有连接器进行连通检测。

10.根据权利要求1所述的系统，其特征在于，

所述系统向所有连接器的检测装置发送时钟信号，在开始检测前，先向所述检测装置发送复位信号，基于复位信号将所有连接器的第二存储单元复位，再向所有连接器的检测装置发送全局检测启用信号，同步开启所有连接器的检测装置。

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