CN114530548A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN114530548A
CN114530548A CN202110885620.8A CN202110885620A CN114530548A CN 114530548 A CN114530548 A CN 114530548A CN 202110885620 A CN202110885620 A CN 202110885620A CN 114530548 A CN114530548 A CN 114530548A
Authority
CN
China
Prior art keywords
variable resistance
electrode
sidewall
semiconductor device
material layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110885620.8A
Other languages
English (en)
Inventor
金亨根
安俊九
林俊英
赵性来
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN114530548A publication Critical patent/CN114530548A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H10N70/023—Formation of switching materials, e.g. deposition of layers by chemical vapor deposition, e.g. MOCVD, ALD
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/10—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

本申请公开了半导体器件及其制造方法。该半导体器件包括：堆叠结构，其包括彼此交替堆叠的第一电极和绝缘层；第二电极，其穿过堆叠结构；以及可变电阻图案，每个可变电阻图案被置于第二电极与第一电极中的对应的第一电极之间，其中，每个第一电极包括面向第二电极的第一侧壁，其中，每个绝缘层包括面向第二电极的第二侧壁，以及其中，每个可变电阻图案的至少一部分比第二侧壁朝向第二电极突出更多。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2020年11月23日提交的申请号为10-2020-0158217的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的各个实施例总体上涉及一种电子器件，并且更具体地，涉及一种半导体器件以及制造该半导体器件的方法。
背景技术
半导体器件的集成密度通常由单位存储单元所占据的面积来确定。近来，由于其中存储单元以单层形成在衬底上的半导体器件的集成密度的增加受到限制，所以已经提出了其中存储单元堆叠在衬底上的三维半导体器件。另外，已经开发出了各种结构和制造方法来提高半导体器件的操作可靠性。
发明内容
本公开的各个实施例针对具有稳定结构和改善特性的半导体器件、以及该半导体器件的制造方法。
根据一实施例，一种半导体器件可以包括：堆叠结构，其包括彼此交替堆叠的第一电极和绝缘层；第二电极，其穿过堆叠结构；以及可变电阻图案，每个可变电阻图案都被置于第二电极与第一电极中的对应的第一电极之间，其中每个第一电极包括面向第二电极的第一侧壁，其中每个绝缘层包括面向第二电极的第二侧壁，并且其中每个可变电阻图案的至少一部分比第二侧壁朝向第二电极突出更多。
根据一实施例，一种半导体器件可以包括：堆叠结构，其包括彼此交替堆叠的第一电极和绝缘层；第二电极，其穿过堆叠结构；以及可变电阻图案，每个可变电阻图案都被置于第二电极与第一电极中的对应的第一电极之间，其中每个第一电极包括面向第二电极的第一侧壁，其中每个绝缘层包括面向第二电极的第二侧壁，并且其中每个可变电阻图案接触第一侧壁和第二侧壁。
根据一实施例，一种制造半导体器件的方法可以包括：形成包括彼此交替堆叠的第一材料层和第二材料层的堆叠结构；形成穿过堆叠结构的第一开口；通过在第一材料层的侧壁上选择性地形成可变电阻材料来形成可变电阻图案，该可变电阻图案突出超过第二材料层并延伸至第一开口中；以及在第一开口中形成第一电极。
附图说明
图1A和图1B是各自示出本公开的实施例的半导体器件的结构的示图。
图2是示出根据本公开的实施例的半导体器件的结构的示图；
图3A、图3B、图3C、图3D、图3E和图3F是示出根据本公开的实施例的制造半导体器件的方法的示图；
图4A、图4B、图4C和图4D是示出根据本公开的实施例的制造半导体器件的方法的示图；
图5A、图5B、图5C、图5D和图5E是示出根据本公开的实施例的制造半导体器件的方法的示图；
图6是示出通过根据本公开的实施例的制造半导体器件的方法形成可变电阻图案的条件的示图；
图7示出了根据本公开的实施例的实现存储器件的微处理器的配置的示例；
图8示出了根据本公开的实施例的实现存储器件的处理器的配置的示例；
图9示出了根据本公开的实施例的实现存储器件的系统的配置的示例；以及
图10示出了根据本公开的实施例的实现存储器件的存储系统的配置的示例。
具体实施方式
在本文中公开的特定结构或功能描述仅是说明性的，目的是描述根据本公开的概念的实施例。根据本公开的概念的实施例可以以各种形式实现，并且不应将其解释为限于本文中阐述的实施例。
图1A和图1B是各自示出根据本公开的实施例的半导体器件的结构的示图。
参考图1A，根据本公开的实施例的半导体器件可以包括堆叠结构ST、第二电极13和可变电阻图案14。
堆叠结构ST可以包括彼此交替堆叠的第一电极11和绝缘层12。第一电极11可以是字线的一部分，或者可以电耦接到字线。第一电极11可以包括导电材料，诸如多晶硅或金属。根据一实施例，第一电极11可以包括多晶硅、钨(W)、氮化钨(WNx)、硅化钨(WSix)、钛(Ti)、氮化钛(TiNx)、氮化钛硅(TiSiN)、氮化钛铝(TiAlN)、钽(Ta)、氮化钽(TaN)、氮化硅钽(TaSiN)、氮化铝钽(TaAlN)、碳(C)、碳化硅(SiC)、氮化硅碳(SiCN)、铜(Cu)、锌(Zn)、镍(Ni)、钴(Co)、铅(Pd)、铂(Pt)或其组合。绝缘层12可以使第一电极11彼此绝缘，并且可以包括诸如氧化物或氮化物的绝缘材料。绝缘层12可以比第一电极11朝向第二电极13突出更多。
每个第一电极11可以包括面向第二电极13的第一侧壁SW1。第一侧壁SW1可以在第二方向II上延伸。第二方向II可以是第一电极11和绝缘层12堆叠的方向。第一侧壁SW1可以在第一方向I上与第二电极13的侧壁间隔开。第一方向I可以与第二方向II相交。
每个绝缘层12可以包括面向第二电极13的第二侧壁SW2。与第二侧壁SW2相比，第一侧壁SW1可以位处于距第二电极13更远。第二侧壁SW2可以直接接触第二电极13。
第二电极13可以是位线的一部分，或者可以电耦接到位线。第二电极13可以在与每个第一电极11所延伸的第一方向I相交的特定方向(例如，第二方向II)上延伸。第二电极13可以在第二方向II上穿过堆叠结构ST。第二电极13可以包括第一部分13_P1和第二部分13_P2。第一部分13_P1可以在第二方向II上延伸。第二部分13_P2可以耦接到第一部分13_P1，并且可以在与第二方向II相交的特定方向(例如，第一方向I)上从第一部分13_P1突出。第二部分13_P2可以位处于对应于绝缘层12并且可以接触绝缘层12。第二部分13_P2可以接触第二侧壁SW2。
第二电极13可以包括导电材料，诸如多晶硅或金属。第二电极13可以包括多晶硅、钨(W)、氮化钨(WNx)、硅化钨(WSix)、钛(Ti)、氮化钛(TiNx)、氮化钛硅(TiSiN)、氮化钛铝(TiAlN)、钽(Ta)、氮化钽(TaN)、氮化硅钽(TaSiN)、氮化铝钽(TaAlN)、碳(C)、碳化硅(SiC)、氮化硅碳(SiCN)、铜(Cu)、锌(Zn)、镍(Ni)、钴(Co)、铅(Pd)、铂(Pt)或其组合。
存储单元可以位于第一电极11和第二电极13的交叉部。存储单元可以分别包括可变电阻图案14。每个可变电阻图案14可以被置于每个第一电极11与第二电极13之间。每个可变电阻图案14可以接触第一侧壁SW1和第二侧壁SW2。每个可变电阻图案14可以包围绝缘层12的拐角CN并沿着第二侧壁SW2延伸。每个可变电阻图案14可以比第二侧壁SW2朝向第二电极13突出更多。
根据一实施例，每个可变电阻图案14可以包括第一部分14_P1和第二部分14_P2。第一部分14_P1可以被置于相邻的成对的绝缘层12之间。第二部分14_P2可以耦接到第一部分14_P1，并且可以延伸至第二电极13中。第一部分14_P1可以在第二方向II上具有第一宽度W1，并且第二部分14_P2可以在第二方向II上具有第二宽度W2。第二宽度W2可以实质等于或大于第一宽度W1。
每个可变电阻图案14可以包括第三侧壁SW3和第四侧壁SW4。第三侧壁SW3可以在第二方向II上延伸并且可以接触第一电极11的第一侧壁SW1。第四侧壁SW4可以在第二方向II上延伸并且可以接触第二电极13。第四侧壁SW4可以不是通过刻蚀工艺形成的刻蚀表面，而可以是通过沉积工艺形成的沉积表面。第四侧壁SW4可以包括弯曲表面。弯曲表面可以是在可变电阻图案14被选择性地沉积时形成的。弯曲表面可以覆盖第二侧壁SW2的部分。在一实施例中，第四侧壁SW4包括具有上弯曲部分、中间部分和下弯曲部分的弯曲表面。上弯曲部分可以邻接上绝缘层12的第二侧壁SW2，中间部分被设置在上弯曲部分与下弯曲部分之间，并且下弯曲部分可以邻接下绝缘层12的第二侧壁SW2，下绝缘层12在第二方向II上与上绝缘层12相邻。上弯曲部分和下弯曲部分中的每一个的曲率可以大于中间部分的曲率。
可变电阻图案14可以具有一致的形状或彼此不同的形状。第二部分14_P2在第二方向II上的宽度(例如，第二部分14_P2的第二宽度W2)和在第一方向I上突出的程度(例如，第二部分14_P2在第一方向I上的宽度)可以根据可变电阻图案14而不同。例如，当通过选择性沉积工艺来形成可变电阻图案14时，堆叠结构ST的上部部分可以比堆叠结构ST的下部部分更多地暴露于沉积源。根据该实施例，相比于位于下部部分的可变电阻图案14，位于堆叠结构ST的上部部分的可变电阻图案14可以在第二方向II上具有更大的宽度，或者可以在第一方向I上突出得更远，或者二者兼而有之。根据一实施例，与位于堆叠结构ST的下部部分的可变电阻图案14相比，位于堆叠结构ST的上部部分的可变电阻图案14可以朝向第二电极13突出更多。
可变电阻图案14可以在第二方向II上彼此间隔开。第二电极13的第二部分13_P2中的每一个可以在对应的成对的可变电阻图案14之间突出，成对的可变电阻图案14在第二方向II上彼此邻近。因此，每个第二部分13_P2可以置于相邻的成对的可变电阻图案14之间。根据一实施例，至少一个第二部分13_P2可以包括气隙AG。
可变电阻图案14可以包括电阻材料，并且依据被施加的电压或电流而在不同电阻状态之间可逆地转变。
根据一实施例，可变电阻图案14可以包括诸如过渡金属氧化物的金属氧化物，或者钙钛矿基材料。因此，随着电气路径在可变电阻图案14中产生或消失，数据可以被储存在存储单元中。
根据一实施例，可变电阻图案14可以具有MTJ结构。可变电阻图案14可以包括磁化固定层、磁化自由层以及介于其之间的隧道势垒层。例如，磁化固定层和磁化自由层可以包括磁性材料，而隧道势垒层可以包括诸如镁(Mg)、铝(Al)、锌(Zn)或钛(Ti)的氧化物。磁化自由层的磁化方向可以通过所施加的电流中的电子的自旋扭矩来改变。因此，可以根据磁化自由层的磁化方向相对于磁化固定层的磁化方向的变化，来将数据储存在存储单元中。
根据一实施例，可变电阻图案14可以包括相变材料并且包括硫族化物。可变电阻图案14可以包括硫族玻璃或硫族合金。可变电阻图案14可以包括硅(Si)、锗(Ge)、锑(Sb)、碲(Te)、铋(Bi)、铟(In)、锡(Sn)、硒(Se)或它们的组合。根据一实施例，可变电阻图案14可以是Ge-Sb-Te(GST)，例如Ge2Sb2Te5、Ge2Sb2Te7、Ge1Sb2Te4或Ge1Sb4Te7。可变电阻图案14的相可以依据编程操作而改变。通过置位操作，可变电阻图案14可以具有低电阻结晶态。通过复位操作，可变电阻图案14可以具有高电阻非晶态。因此，可以通过利用可变电阻图案14的电阻根据相而不同来将数据储存在存储单元中。
根据一实施例，可变电阻图案14可以包括相不改变而电阻变化的可变电阻材料，而可以包括基于硫族化物的材料。可变电阻图案14可以包括锗(Ge)、锑(Sb)、碲(Te)、砷(As)、硒(Se)、硅(Si)、铟(In)、锡(Sn)、硫(S)、镓(Ga)或其组合。根据一实施例，可变电阻图案14可以包括As2Te3或As2Se3。可变电阻图案14可以包括保持非晶态的硫族化物。可变电阻图案14可以具有非晶态并且在编程操作期间可以不被改变为结晶态。因此，存储单元的阈值电压可以根据施加到该存储单元的编程电压而变化。存储单元可以被编程为至少两种状态。当负编程电压被施加到存储单元时，可变电阻图案14可以具有高电阻非晶态。当正编程电压被施加到存储单元时，可变电阻图案14可以具有低电阻非晶态。因此，可以通过利用存储单元的阈值电压的不同而将数据存储在存储单元中。
参考图1B，半导体器件可以具有与上面参考图1A描述的半导体器件相似的结构，并且可以进一步包括开关图案(switching pattern)18、或第三电极19、或这两者。根据图1B所示的实施例，存储单元可以包括选择元件和存储元件。
第一电极11，开关图案18和第三电极19可以形成选择元件。选择元件可以是二极管、PNP二极管、晶体管、垂直晶体管、双极结型晶体管(BJT)、金属绝缘体转变(MIT)元件、混合离子电子导电(MIEC)元件、或双向阈值开关(OTS)元件等。根据一实施例，开关图案18可以包括基于硫族化物的材料，诸如AsTe、AsSe、AsTeSe、AsTeGe、AsSeGe、AsTeGeSe、GeTe、GeSe或GeTeSe。第三电极19、可变电阻图案14和第二电极13可以形成存储元件。可变电阻图案14可以包括电阻材料、磁隧道结(MTJ)、相变材料或其组合。
可变电阻图案14和开关图案18的位置可以彼此转换。可变电阻图案14可以位于第一电极11与第三电极19之间，而开关图案18可以位于第三电极19与第二电极13之间。
根据如上所述的结构，存储单元被堆叠，并因此可以提高半导体器件的存储集成密度。另外，存储单元可以各自包括可变电阻图案14，并且可变电阻图案14可以彼此间隔开。例如，可变电阻图案14的相邻的成对的第二部分14_P2的端部可以在第二方向II上彼此间隔开。包括连续的可变电阻图案而不是彼此间隔开的多个可变电阻图案的常规半导体器件可能不能可靠地执行一个或多个操作(例如，写入操作)。因此，与常规的半导体器件相比，存储单元的操作可靠性可以得到提高。
图2是示出根据本公开的实施例的半导体器件的结构的示图。在下文中，为了简洁起见，可以省略上面已经描述的组件的详细描述。
参考图2，根据本公开的实施例的半导体器件可以包括堆叠结构ST、第二电极23和可变电阻图案24。
堆叠结构ST可以包括彼此交替堆叠的第一电极21和绝缘层22。第一电极21可以包括导电材料，诸如多晶硅或金属。绝缘层22可以使第一电极21彼此绝缘，并且可以包括绝缘材料，诸如氧化物或氮化物。每个第一电极21可以在第二方向II上具有第三宽度W3，并且每个绝缘层22可以在第二方向II上具有第四宽度W4。第三宽度W3可以与第四宽度W4实质相同，或者第四宽度W4可以大于第三宽度W3。
每个第一电极21可以包括面向第二电极23的第一侧壁SW1。第一侧壁SW1可以接触可变电阻图案24。每个绝缘层22可以包括面向第二电极23的第二侧壁SW2。第二侧壁SW2可以接触可变电阻图案24和第二电极23。第一侧壁SW1可以与第二侧壁SW2实质对齐。第一侧壁SW1可以实质位于第二侧壁SW2的延长线上。例如，由第一侧壁SW1的线和第二侧壁SW2的延长线限定的锐角可以等于或小于5°、3°、1°或0.5°。
第二电极23可以在第二方向II上穿过堆叠结构ST。第二电极23可以包括第一部分23_P1和第二部分23_P2。第一部分23_P1可以在第二方向II上延伸。第二部分23_P2可以耦接至第一部分23_P1，并且可以在与第二方向II相交的方向(例如，第一方向I)上从第一部分23_P1突出。第二部分23_P2可以位处于对应于绝缘层22并且可以接触绝缘层22。第二部分23_P2可以接触第二侧壁SW2。第二电极23可以包括导电材料，诸如多晶硅或金属。
每个可变电阻图案24可以被置于每个第一电极21与第二电极23之间。每个可变电阻图案24可以接触第一侧壁SWl和第二侧壁SW2。每个可变电阻图案24可以覆盖每个第一电极21与每个绝缘层22之间的界面。每个可变电阻图案24可以比第一侧壁SW1和第二侧壁SW2朝向第二电极23突出更多。
根据一实施例，每个可变电阻图案24可以包括第一部分24_P1和第二部分24_P2。第一部分24_P1可以被置于第一电极21与第二电极23之间。第二部分24_P2可以被置于绝缘层22与第二电极23之间。一个可变电阻图案24可以包括成对的第二部分24_P2和位于该成对的第二部分24_P2之间的一个第一部分24_P1。第一部分24_P1和第二部分24_P2可以延伸至第二电极23中。
每个可变电阻图案24可以包括第三侧壁SW3和第四侧壁SW4。第三侧壁SW3可以在第二方向II上延伸并且可以接触第一电极21的第一侧壁SW1和绝缘层22的第二侧壁SW2。第四侧壁SW4可以在第二方向II上延伸并且可以接触第二电极23。第四侧壁SW4可以包括弯曲表面。该弯曲表面可以在可变电阻图案24被选择性地沉积时形成。在一实施例中，可变电阻图案24的第四侧壁SW4包括弯曲表面，该弯曲表面具有成对的第二部分24_P2中的第一个第二部分24_P2的上弯曲部分、第一部分24_P1的中间部分和成对的第二部分24_P2中的第二个第二部分24_P2的下弯曲部分。上弯曲部分和下弯曲部分中的每一个的曲率大于中间部分的曲率。
可变电阻图案24可以具有一致的形状或彼此不同的形状。相应的可变电阻图案24可以在第二方向II上具有不同的宽度，并且可以在第一方向I上突出不同的程度。例如，当通过选择性沉积工艺来形成可变电阻图案24时，堆叠结构ST的上部部分可以比堆叠结构ST的下部部分更多地暴露于沉积源。根据该实施例，相比于位于堆叠结构ST的下部部分的可变电阻图案24，位于堆叠结构ST的上部部分的可变电阻图案24可以在第二方向II上具有更大的宽度，或者在第一方向I上突出得更远，或者二者兼而有之。根据一实施例，与位于堆叠结构ST的下部部分的可变电阻图案24相比，位于堆叠结构ST的上部部分的可变电阻图案24可以朝向第二电极23突出更多。
可变电阻图案24可以在第二方向II上彼此间隔开。每个可变电阻图案24的每个第二部分24_P2可以在第二方向II上具有第五宽度W5，并且第五宽度W5可以小于第四宽度W4的一半，从而确保可变电阻图案24沿第二方向II的相邻的成对的第二部分24_P2的端部彼此间隔开。第二电极23的每个第二部分23_P2可以在对应的成对的可变电阻图案24之间突出，成对的可变电阻图案24在第二方向II上彼此邻近。当每个绝缘层22的第四宽度W4大于每个第一电极21的第三宽度W3时，可以充分地确保每对可变电阻图案24之间的距离。根据一实施例，第二电极23的第二部分23_P2中的至少一个可以包括气隙AG。
根据如上所述的结构，存储单元可以位于第一电极21与第二电极23的交叉部。因此，可以提高半导体器件的集成密度。另外，存储单元可以分别包括可变电阻图案24，并且可变电阻图案24可以彼此间隔开。因此，存储单元的操作可靠性与包括连续可变电阻图案的常规半导体器件相比得到提高。
图3A至图3F是示出根据本公开的实施例的制造半导体器件的方法的示图。在下文中，为了简洁起见，可以省略上面已经描述的组件的详细描述。
参考图3A，可以形成堆叠结构ST。堆叠结构ST可以包括彼此交替堆叠的第一材料层31和第二材料层32。第一材料层31可以包括相对于第二材料层32具有高刻蚀选择性的材料。可以提供第一材料层31以形成存储单元的第一电极。根据一实施例，第一材料层31可以包括牺牲材料(诸如氮化物)，并且第二材料层32可以包括绝缘材料(诸如氧化物)。根据一实施例，第一材料层31可以包括导电材料(诸如多晶硅和金属)，并且第二材料层32可以包括绝缘材料(诸如氧化物)。
随后，可以形成穿过堆叠结构ST的第一开口OP1。第一开口OP1可以在第二方向II上穿过堆叠结构ST。第一材料层31的第一侧壁SW1和第二材料层32的第二侧壁SW2可以由第一开口OP1来限定。
参考图3B，可以形成第二开口OP2。根据一实施例，可以通过经由第一开口OP1选择性地刻蚀第一材料层31来形成第二开口OP2。根据一实施例，可以通过在第二材料层32的第二侧壁SW2上选择性地沉积第二材料来形成第二开口OP2。第二开口OP2可以耦接到第一开口OP1，并且每个第二开口OP2可以位于相邻的成对的第二材料层32之间。
可以通过形成第二开口OP2来新近限定第一材料层31的第一侧壁SW1A。第一侧壁SW1A可以比第二侧壁SW2距第一开口OP1的中心更远。另外，第二材料层32可以比第一材料层31更远地延伸至第一开口OP1中。第二材料层32的拐角CN可以被暴露于第一开口OP1和第二开口OP2。
参考图3C，可以在第一开口OP1和第二开口OP2中形成牺牲层33。牺牲层33可以包括单个层或多个层。牺牲层33可以包括相对于第一材料层31和第二材料层32具有高刻蚀选择性的材料。另外，牺牲层33可以包括相对于要在后续工艺期间形成的第三材料层34具有高刻蚀选择性的材料。
随后，可以用第三材料层34来代替图3B中的第一材料层31。第三材料层34可以是第一电极。根据一实施例，当第一材料层31包括牺牲材料并且第二材料层32包括绝缘材料时，第三材料层34可以包括导电材料。首先，在形成穿过堆叠结构ST的狭缝(slit)(未示出)之后，然后可以通过经由狭缝选择性地刻蚀第一材料层31来形成第三开口OP3。牺牲层33可以用作支撑第二材料层32的支撑结构。随后，可以在第三开口OP3中形成第三材料层34。根据一实施例，当第一材料层31包括导电材料并且第二材料层32包括绝缘材料时，第三材料层34可以包括金属硅化物。在形成穿过堆叠结构ST的狭缝(未示出)之后，然后可以通过透过狭缝使第一材料层31硅化而形成第三材料层34。可以省略用第三材料层34代替第一材料层31的工艺，并且当省略该工艺时，第一材料层31可以保留并用作第一电极。
参考图3D，可以去除牺牲层33。可以在相对于第二材料层32和第三材料层34具有高的刻蚀选择性的条件下选择性地刻蚀牺牲层33。由此，可以再次使第一开口OP1和第二开口OP2打开。第三材料层34可以具有第三侧壁SW3，并且第三侧壁SW3可以透过第二开口OP2而被暴露。
参考图3E，可以形成可变电阻图案35。通过在其中在第三材料层34的表面上的可变电阻材料的沉积速率(或生长速率)高于在第二材料层32的表面上的可变电阻材料的沉积速率(或生长速率)的条件下执行沉积工艺，可以在第二开口OP2中选择性地形成可变电阻图案35。
可变电阻图案35可以分别填充第二开口OP2，并且可以延伸至第一开口OP1中。每个可变电阻图案35可以包括第一部分35_P1和第二部分35_P2。第一部分35_P1可以位于每个第二开口OP2中，并且可以被置于沿第二方向II堆叠的第二材料层32之间。第二部分35_P2可以耦接到第一部分35_P1，并且可以延伸至第一开口OP1中。
可以通过在第三材料层34的第三侧壁SW3上选择性地沉积可变电阻材料来形成可变电阻图案35。根据一实施例，可以通过选择性生长方法来执行选择性沉积。可以通过从第三材料层34选择性地生长可变电阻材料来形成可变电阻图案35。第三材料层34的透过第二开口OP2暴露的第三侧壁SW3可以被用作种子以生长可变电阻材料，而包括第二侧壁SW2的第二材料层32的表面可以不被明显用作使可变电阻材料生长的种子。
当形成可变电阻图案35时，可变电阻材料可以在从第三材料层34的表面填充第二开口OP2的同时被选择性地沉积。因此，可变电阻图案35可以包括因沉积工艺而产生的弯曲表面(请参考图3E的虚线圆圈中的放大视图)。另外，可变电阻图案35可以通过在形成可变电阻图案35时过度沉积或过度生长可变电阻材料而延伸至第一开口OP1中。根据该实施例，可变电阻材料可以被沉积或生长并覆盖第二材料层32的拐角CN。可以调整可变电阻材料的一个或多个生长条件，使得在第二方向II上邻近的可变电阻图案35彼此间隔开并覆盖拐角CN。具体地，可以沉积或生长可变电阻材料直到每个可变电阻图案35具有一尺寸，该尺寸足够大以减少一个或多个缺陷并且足够小以确保在第二方向上相邻的成对的可变电阻图案35之间的分离。在一实施例中，每个可变电阻图案35可以具有足够大的尺寸以覆盖对应的成对的第二材料层32的拐角CN，从而减少由导电材料或化学物质渗透到第二材料层32与可变电阻图案35之间的界面中引起的缺陷。
可以在第二开口OP2中进一步形成开关图案和第三电极。根据一实施例，可以在第三材料层34的第三侧壁SW3上选择性地沉积或生长开关图案(例如，图1B中的开关图案18)。随后，第三电极(例如，图1B中的第三电极19)可以被选择性地沉积或生长在开关图案的侧壁上。随后，可变电阻图案(例如，图1B中的可变电阻图案14)可以被选择性地沉积或生长在第三电极的侧壁上。
参考图3F，可以在第一开口OP1中形成导电层36。导电层36可以是第二电极。导电层36可以包括第一部分36_P1和第二部分36_P2。第一部分36_P1可以在第二方向II上延伸。第二部分36_P2可以被耦接到第一部分36_P1，并且每个第二部分36_P2可以在第一方向I上从第一部分36_P1突出。每个第二部分36_P2可以置于可变电阻图案35之间。
可以使用沉积工艺来形成导电层36。在沉积工艺期间，导电材料(例如金属)可以渗透到在第二材料层32与可变电阻图案35之间的界面。可选地，在沉积工艺期间，诸如沉积气体的化学物质可以渗透到在第二材料层32与可变电阻图案35之间的界面。由此，可能引起缺陷。然而，可以通过将可变电阻图案35形成为来覆盖第二材料层32的拐角来实质上防止或最小化由导电材料或化学物质渗透到第二材料层32与可变电阻图案35之间的界面中引起的一个或多个缺陷。
根据如上所述的制造方法，可变电阻图案35可以被形成为彼此间隔开。因此，不必执行用于将可变电阻图案35彼此间隔开的刻蚀工艺，并且可以实质上防止由于刻蚀工艺而导致的对可变电阻图案35的损坏，从而提高了包括可变电阻图案35的存储单元的操作可靠性。另外，与形成连续的可变电阻图案然后在该连续的可变电阻图案上执行刻蚀工艺以使多个可变电阻图案彼此间隔开的情况相比，用以利用上述制造方法形成可变电阻图案35的一种或多种材料的量可以被减少。
图4A至图4D是示出根据本公开的实施例的制造半导体器件的方法的示图。在下文中，为了简洁起见，可以省略上面已经描述的组件的详细描述。
参考图4A，可以形成堆叠结构ST。堆叠结构ST可以包括彼此交替堆叠的第一材料层41和第二材料层42。第一材料层41可以包括相对于第二材料层42具有高刻蚀选择性的材料。
随后，可以形成穿过堆叠结构ST的第一开口OP1。第一开口OP1可以在第二方向II上穿过堆叠结构ST。随后，可以在第一开口OP1中形成牺牲层43。牺牲层43可以包括单个层或多个层。牺牲层43可以包括相对于第一材料层41、第二材料层42和将在后续工艺中形成的第三材料层44具有高刻蚀选择性的材料。
参考图4B，可以用第三材料层44来代替第一材料层41。第三材料层44可以是第一电极。第三材料层44可以包括导电材料、或金属硅化物等。可选地，可以省略用第三材料层44来代替图4A中的第一材料层41的工艺。
参考图4C，可以去除牺牲层43。因此，第一开口OP1可以再次打开。随后，可以形成第二开口OP2。根据一实施例，可以通过经由第一开口OP1选择性地刻蚀第三材料层44来形成第二开口OP2。第二开口OP2可以耦接至第一开口OP1并且可以位于第二材料层42之间。每个第二开口OP2可以在与第一开口OP1实质正交的方向上延伸。
通过形成第二开口OP2，第二材料层42可以比第三材料层44突出得更远。第二材料层42的拐角CN可以被暴露于第一开口OP1和第二开口OP2。
参考图4D，可以形成可变电阻图案45。可变电阻图案45可以分别填充第二开口OP2，并且可以延伸至第一开口OP1中。每个可变电阻图案45可以包括第一部分45_P1和第二部分45_P2。第一部分45_P1可以位于每个第二开口OP2中，并且可以被置于沿第二方向II堆叠的第二材料层42之间。第二部分45_P2可以耦接到第一部分45_P1，并且可以延伸至第一开口OP1中。根据一实施例，可变电阻图案45可以通过选择性沉积方法或选择性生长方法来形成。
随后，可以在第一开口OPl中形成导电层46。导电层46可以是第二电极。导电层46可以包括第一部分46_P1和第二部分46_P2。第一部分46_P1可以在第二方向II上延伸。第二部分46_P2可以耦接到第一部分46_P1，并且每个第二部分46_P2可以在第一方向I上从第一部分46_P1突出。每个第二部分46_P2可以被置于可变电阻图案45之间。
根据如上所述的制造方法，可变电阻图案45可以在第一材料层41已经被第三材料层44代替之后形成。因此，如上所述的制造方法可以实质上防止在第一材料层41被第三材料层44代替时损坏可变电阻图案45。
图5A至图5E是示出根据本公开的实施例的制造半导体器件的方法的示图。在下文中，为了简洁起见，可以省略上面已经描述的组件的详细描述。
参考图5A，可以形成堆叠结构ST。堆叠结构ST可以包括彼此交替堆叠的第一材料层51和第二材料层52。第一材料层51可以包括相对于第二材料层52具有高刻蚀选择性的材料。
随后，可以形成穿过堆叠结构ST的第一开口OP1。第一开口OP1可以在第二方向II上穿过堆叠结构ST。随后，可以在第一开口OP1中形成牺牲层53。牺牲层53可以包括单个层或多个层。牺牲层53可以包括相对于第一材料层51、第二材料层52和将在后续工艺中形成的第三材料层54具有高刻蚀选择性的材料。
参考图5B，第一材料层51可以被第三材料层54代替。第三材料层54可以是第一电极。第三材料层54可以包括导电材料、或金属硅化物等。可选地，可以省略用第三材料层54代替第一材料层51的工艺。
参考图5C，可以去除牺牲层53。因此，第一开口OP1可以再次打开。第三材料层54的第三侧壁SW3和第二材料层52的第二侧壁SW2可以被第一开口OP1暴露。第三侧壁SW3可以与第二侧壁SW2实质对齐。
参考图5D，可以形成可变电阻图案55。可变电阻图案55可以选择性地形成在第三材料层54的第三侧壁SW3上。可变电阻图案55可以在第二材料层52的第二侧壁SW2上扩展。然而，可以控制形成可变电阻图案55的一个或多个条件，以使得在第二方向II上邻近的可变电阻图案55彼此间隔开。
每个可变电阻图案55可以包括第一部分55_P1和第二部分55_P2。第一部分55_P1可以位处于对应于每个第三材料层54，并且第二部分55_P2可以位处于对应于第二材料层52。此外，每个可变电阻图案55可以包括接触每个第三材料层54的第四侧壁SW4和经由第一开口OP1暴露的第五侧壁SW5。
根据一实施例，可变电阻图案55可以通过选择性沉积方法或选择性生长方法来形成。经由第一开口OP1暴露的第三材料层54的第三侧壁SW3可以用作种子以选择性地沉积或生长可变电阻材料。因为第三侧壁SW3与第二侧壁SW2实质对齐，所以第一开口OP1可以包括平坦的内表面，并且可变电阻图案55的第四侧壁SW4可以包括平坦的表面。因为可变电阻材料是从第三侧壁SW3选择性地沉积的，所以每个第四侧壁SW4可以包括在沉积工艺期间产生的弯曲表面(请参考图5D的虚线圆圈中的放大视图)。通过在形成可变电阻图案55时过度沉积或生长可变电阻材料，第二材料层52与第三材料层54之间的界面可以被可变电阻图案55覆盖。
参考图5E，可以在第一开口OP1中形成导电层56。导电层56可以是第二电极。导电层56可以包括第一部分56_P1和第二部分56_P2。第一部分56_P1可以在第二方向II上延伸。第二部分56_P2可以耦接至第一部分56_P1，并且每个第二部分56_P2可以在第一方向I上从第一部分56_P1突出。每个第二部分56_P2可以被置于可变电阻图案55之间。
根据以上参考图5A至图5E描述的制造方法，可以在第一开口OP1中形成彼此间隔开的可变电阻图案55。因此，与以上参考图3A至图4D描述的实施例不同，可以省略形成第二开口OP2的工艺，并且因此，可以使用根据图5A至图5E所示的实施例的相对简单的制造方法来制造半导体器件(例如，图2中的半导体器件)。此外，与图4C中所示的第三材料层44不同，图5C中的第三材料层54可以不经由第一开口OP1被选择性地刻蚀，并且因此对第三材料层54的损坏可以降低，以提高包括第三材料层54的存储单元的操作可靠性。另外，因为可变电阻图案55沿着第一开口OP1的平坦内表面形成，所以可变电阻图案55可以具有均匀的轮廓。
图6是示出通过根据本公开的实施例的制造半导体器件的方法来形成可变电阻图案的条件(例如，工艺温度)的曲线图。在曲线图上，x轴表示温度，且y轴表示可变电阻图案的沉积速率。
参考图6，可变电阻图案的沉积速率可以根据沉积表面的材料和温度而变化。标记为A的曲线表示可变电阻图案在包括诸如多晶硅或金属的导电材料的沉积表面(或第一表面)上的沉积速率。标记为B的曲线表示可变电阻图案在包括诸如氧化物或氮化物的介电材料的沉积表面(或第二表面)上的沉积速率。
当工艺温度低于第一临界温度t1时，可变电阻图案可能实质上不会被沉积在第一表面上，并且当工艺温度等于或高于第一临界温度t1时，可变电阻图案可以被沉积在第一表面上。当工艺温度低于第二临界温度t2时，可变电阻图案可能实质上不会被沉积在第二表面上，并且当工艺温度等于或高于第二临界温度t2时，可变电阻图案可以被沉积在第二表面上。因此，可以通过将工艺温度调节至高于第一临界温度t1且低于第二临界温度t2的条件C，来将可变电阻图案选择性地沉积在第一表面上。根据一实施例，可变电阻图案可以在200℃至300℃的温度下选择性地沉积或生长。
可选地，作为用于选择性地沉积或生长可变电阻图案的条件，不但温度而且诸如压力或气流量(例如，体积流率)的工艺条件也可以被调节。根据一实施例，可以在1Torr-5Torr的压力下选择性地沉积或生长可变电阻图案。根据一实施例，可以通过在50sccm与500sccm之间调节气流量来选择性地沉积可变电阻图案或使可变电阻图案生长。特定的工艺条件可以根据前体(precursor)、或集成密度等来改变。
根据上述实施例的存储电路或半导体器件可以被用在各种器件或系统中。图7至图10示出了可以实现上述实施例的存储电路或半导体器件的器件或系统的一些示例。
图7示出了根据本公开的实施例的实现存储器件的微处理器1000的配置的示例。
参考图7，微处理器1000可以控制和调整一系列过程，该系列过程包括从各种类型的外部设备接收数据、处理数据以及将处理数据的结果发送到外部设备。微处理器1000可以包括存储器1010、运算组件1020和控制器1030。微处理器1000可以是各种数据处理设备，例如中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)和应用处理器(AP)。
存储器1010可以是处理器寄存器或寄存器，并且可以将数据储存在微处理器1000中。存储器1010可以包括各种类型的寄存器，包括数据寄存器、地址寄存器和浮点寄存器。存储器1010可以临时储存地址，在所述地址用于储存：用来在运算组件1020中执行运算的数据、执行的结果的数据以及用于执行的数据。
存储器1010可以包括上述一个或多个实施例的半导体器件。例如，存储器1010可以包括：一个或多个半导体器件，该半导体器件可以包括：堆叠结构，该堆叠结构包括彼此交替堆叠的第一电极和绝缘层；穿过堆叠结构的第二电极；以及可变电阻图案，每个可变电阻图案被置于第二电极和每个第一电极之间。每个第一电极可以包括面向第二电极的第一侧壁，每个绝缘层可以包括面向第二电极的第二侧壁，每个可变电阻图案的至少一部分可以比第二侧壁朝向第二电极突出更多。因此，可以增强存储器1010的可靠性，并且可以改善存储器1010的制造工艺。结果，可以改善微处理器1000的操作特性。
运算组件1020可以根据通过控制器1030对指令进行解码而获得的结果来执行各种算术运算或逻辑运算。运算组件1020可以包括至少一个算术和逻辑单元(ALU)。
控制器1030可以从存储器1010、运算组件1020和微处理器1000的外部设备接收信号，提取或解码命令，控制微处理器1000的信号输入和输出，以及运行由程序表示的处理。
根据本公开的实施例，微处理器1000还可以包括高速缓冲存储器(cache memory)1040，该高速缓冲存储器1040临时储存从不同于存储器1010的外部设备输入的数据或要被输出到外部设备的数据。高速缓冲存储器1040可以通过总线接口1050而与存储器1010、运算组件1020和控制器1030交换数据。
图8示出了根据本公开的实施例的实现存储器件的处理器1100的配置的示例。
参考图8，除了上述微处理器1000的功能以外，处理器1100还可以包括各种功能，以提高性能并实现多功能。处理器1100可以包括用作微处理器的核心部(core)1110、临时储存数据的高速缓冲存储器1120、以及在内部设备与外部设备之间传送数据的总线接口1130。处理器1100可以包括各种类型的片上系统(SoC)，诸如多核处理器、图形处理单元(GPU)和应用处理器(AP)。
根据本公开的实施例，核心部1110可以对从外部设备输入的数据执行算术和逻辑运算，并且可以包括存储器1111、运算组件1112和控制器1113。该存储器1111、运算组件1112和控制器1113可以分别与上述的存储器1010、运算组件1020和控制器1030实质相同。
高速缓冲存储器1120可以临时储存数据，以便补偿以高速运行的核心部1110与以低速运行的外部设备之间的数据处理速度差异。高速缓冲存储器1120可以包括一级储存部1121、二级储存部1122，如果需要大容量，则还可以包括三级储存部1123，并且如果必要的话，还可以包括更多部分。换句话说，包括在高速缓冲存储器1120中的储存部的数量可以根据设计而变化。一级储存部1121、二级储存部1122和三级储存部1123可以具有用于储存和确定数据的相同或不同的处理速度。当各个储存部具有不同的处理速度时，一级储存部1121可以具有在一级储存部1121、二级储存部1122和三级储存部1123之中的最高的处理速度。高速缓冲存储器1120的一级储存部1121、二级储存部1122和三级储存部1123中的至少一个可以包括上述半导体器件的实施例中的至少一个。例如，高速缓冲存储器1120可以包括：一个或多个半导体器件，该半导体器件可以包括：堆叠结构，该堆叠结构包括彼此交替堆叠的第一电极和绝缘层；穿过堆叠结构的第二电极；以及可变电阻图案，每个可变电阻图案被置于第二电极与每个第一电极之间。每个第一电极可以包括面向第二电极的第一侧壁，每个绝缘层可以包括面向第二电极的第二侧壁，每个可变电阻图案中的至少一部分可以比第二侧壁朝向第二电极突出更多。因此，可以增强高速缓冲存储器1120的可靠性，并且可以改善高速缓冲存储器1120的制造工艺。结果，可以改善处理器1100的操作特性。
根据参考图8描述的实施例，一级储存部1121、二级储存部1122和三级储存部1123全部都被包括在高速缓冲存储器1120中。但是，高速缓冲存储器1120的一级储存部1121、二级储存部1122和三级储存部1123中的一些或全部可以被设置在核心部1110中，以补偿核心部1110与外部设备在处理速度上的差异。
总线接口1130可以耦接核心部1110、高速缓冲存储器1120和外部设备，从而可以有效地传送数据。
根据本公开的实施例，处理器1100可以包括多个核心部1110，其可以共享高速缓冲存储器1120。多个核心部1110和高速缓冲存储器1120可以直接彼此耦接或者可以通过总线接口1130耦接。多个核心部1110中的每个核心部可以具有与上述核心部相同的配置。多个核心部1110中的每个核心部中的储存部和核心部1110外部的储存部可以通过总线接口1130来共享。
根据本公开的实施例，处理器1100还可以包括：储存数据的嵌入式存储器1140；通信模块组件1150，其以有线或无线方式向外部设备传输数据或从外部设备接收数据；存储器控制器1160，其驱动外部储存设备；以及媒体处理器1170，其对由处理器1100处理的数据或从外部输入设备输入的数据进行处理并将其输出到外部输入设备。处理器1100还可以包括各种其他模块和器件。进一步包括的模块可以通过总线接口1130彼此交换数据、以及与核心部1110和高速缓冲存储器1120交换数据。
嵌入式存储器1140可以包括非易失性存储器以及易失性存储器。易失性存储器可以包括动态随机存取存储器(DRAM)、移动DRAM、静态随机存取存储器(SRAM)、或具有与其相似功能的存储器等。非易失性存储器可以包括只读存储器(ROM)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移扭矩随机存取存储器(STTRAM)、磁阻随机存储器访问存储器(MRAM)、或具有与其相似功能的存储器等。
通信模块组件1150可以包括能够连接到有线网络的模块、能够连接到无线网络的模块或这两者。有线网络模块可以包括作为通过传输线传送和接收数据的各种设备：局域网(LAN)、通用串行总线(USB)、以太网、或电力线通信(PLC)等。无线网络模块可以包括作为在没有传输线的情况下传送和接收数据的各种设备：红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、或超宽带(UWB)等。
存储器控制器1160可以包括用于处理和管理在处理器1100与外部储存设备之间传送的数据的各种存储器控制器，该外部储存设备根据与处理器1100的通信标准不同的通信标准进行操作。例如，存储器控制器1160可以包括控制以下各项的控制器：集成设备电路(IDE)、串行高级技术附件(SATA)、小型计算机系统接口(SCSI)、独立磁盘冗余阵列(RAID)、固态驱动器(SSD)、外部SATA(eSATA)、个人计算机存储卡国际协会(PCMCIA)、通用串行总线(USB)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型SD卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、或紧凑型闪存(CF)卡等。
媒体处理器1170可以处理由处理器1100处理的数据，或者从外部输入设备输入的处于视频或音频或处于另一种形式的数据，并且可以将经处理的数据输出到外部接口设备。媒体处理器1170可以包括图形处理单元(GPU)、数字信号处理器(DSP)、高清音频(HD音频)、或高清多媒体接口(HDMI)控制器等。
图9示出了根据本公开的实施例的实现存储器件的系统1200的配置的示例。
参考图9，系统1200可以指处理数据的设备。系统1200可以执行输入、处理、输出、通信、以及储存等以便对数据执行一系列操作。系统1200可以包括处理器1210、主存储器件1220、辅助存储器件1230和接口设备1240。根据本公开的实施例，系统1200可以是使用处理器进行操作的各种电子系统。系统1200的示例包括计算机、服务器、个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、数字音乐播放器、便携式多媒体播放器(PMP)、相机、全球定位系统(GPS)、摄像机、录音机、远程信息处理、视听(AV)系统或智能电视。
处理器1210可以控制对输入到其的命令的解释以及诸如对储存在系统1200中的数据的运算和比较之类的处理。处理器1210可以与上述微处理器1000或处理器1100实质相同。
主存储器件1220可以指储存从辅助存储器件1230传送的程序代码和/或数据并在运行程序时执行运行的存储器储存装置。即使在没有电源的情况下，储存在主存储器件1220中的程序代码和数据也可以保留。辅助存储器件1230可以指被设计为储存程序代码或数据的存储器件。尽管辅助存储器件1230的速度低于主存储器件1220的速度，但是辅助存储器件1230可以比主存储器件1220储存更多的数据。主存储器件1220或辅助存储器件1230可以包括一个或多个上述实施例中的电子器件。例如，主存储器件1220或辅助存储器件1230可以包括：一个或多个半导体器件，该半导体器件可以包括：堆叠结构，该堆叠结构包括彼此交替堆叠的第一电极和绝缘层；穿过堆叠结构的第二电极；以及可变电阻图案，每个可变电阻图案被置于第二电极与每个第一电极之间。每个第一电极可以包括面向第二电极的第一侧壁，每个绝缘层可以包括面向第二电极的第二侧壁，每个可变电阻图案的至少一部分可以比第二侧壁朝向第二电极突出更多。因此，可以增强主存储器件1220或辅助存储器件1230的可靠性，并且可以改善主存储器件1220或辅助存储器件1230的制造工艺。因此，可以改善系统1200的操作特性。
另外，主存储器件1220或辅助存储器件1230可以包括下面将参考图10描述的存储系统1300，附加包括上述实施例的半导体器件或者不包括上述实施例的半导体器件。
接口设备1240可以被用于执行该实施例的系统1200与外部设备之间的命令和数据的交换。接口设备1240可以是小键盘、键盘、鼠标、扬声器、麦克风、显示器、各种人机接口设备(HID)、以及通信设备等。通信设备可以与上述通信模块组件1150实质相同。
图10示出了根据本公开的实施例的实现存储器件的存储系统1300的配置的示例。
参考图10，存储系统1300可以包括：存储器1310，其具有非易失性特性以作为用于储存数据的组件；控制器1320，其用于控制存储器1310；接口1330，其用于耦接至外部设备；以及缓冲存储器1340，其用于临时储存数据以有效地在接口1330与存储器1310之间传送数据输入/输出。存储系统1300可以指仅储存数据的存储器，或者还可以指用于长时间保存所储存的数据的数据储存器件。存储系统1300可以是盘式设备(诸如固态驱动器(SSD))或者卡式设备，该卡式设备诸如通用串行总线(USB)存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、或紧凑型快闪(CF)卡。
存储器1310或缓冲存储器1340可以包括至少一个实施例中的上述半导体器件。例如，存储器1310或缓冲存储器1340可以包括：一个或多个半导体器件，该半导体器件可以包括：堆叠结构，该堆叠结构包括彼此交替堆叠的第一电极和绝缘层；穿过堆叠结构的第二电极；以及可变电阻图案，每个可变电阻图案被置于第二电极与每个第一电极之间。每个第一电极可以包括面向第二电极的第一侧壁，每个绝缘层可以包括面向第二电极的第二侧壁，每个可变电阻图案的至少一部分可以比第二侧壁朝向第二电极突出更多。因此，可以增强存储器1310或缓冲存储器1340的可靠性，并且可以改善存储器1310或缓冲存储器1340的制造工艺。因此，可以改善存储系统1300的操作特性。
除了上述实施例的半导体器件之外，或者在不包括上述实施例的半导体器件的情况下，存储器1310或缓冲存储器1340可以包括各种易失性存储器或非易失性存储器。
控制器1320可以控制存储器1310与接口1330之间的数据交换。控制器1320可以包括处理器1321，该处理器1321用于执行用来处理通过接口1330从存储系统1300的外部设备输入的命令的操作。
可以提供接口1330以在存储系统1300与外部设备之间交换命令和数据。当存储系统1300是卡式设备或盘式设备时，接口1330可以与在卡式设备或盘式设备中使用的接口或与卡式设备或盘式设备类似的设备中使用的接口兼容。接口1330可以与不同类型的一个或多个接口兼容。
根据本公开，可以提高半导体器件的集成密度。另外，可以提供具有稳定结构和改善的可靠性的半导体器件。

Claims (26)

1.一种半导体器件，包括：
堆叠结构，其包括彼此交替堆叠的第一电极和绝缘层；
第二电极，其穿过所述堆叠结构；以及
可变电阻图案，每个所述可变电阻图案被置于所述第二电极与所述第一电极中的对应的第一电极之间，
其中，每个所述第一电极包括面向所述第二电极的第一侧壁，
其中，每个所述绝缘层包括面向所述第二电极的第二侧壁，以及
其中，每个所述可变电阻图案的至少一部分比所述第二侧壁朝向所述第二电极突出更多。
2.根据权利要求1所述的半导体器件，其中，每个所述可变电阻图案包括第一部分和第二部分，所述第一部分置于相邻的成对的绝缘层之间，所述第二部分延伸至所述第二电极中。
3.根据权利要求2所述的半导体器件，其中，所述可变电阻图案包括位于所述堆叠结构的上部部分的第一可变电阻图案和位于所述堆叠结构的下部部分的第二可变电阻图案，以及
其中，所述第一可变电阻图案的第二部分比所述第二可变电阻图案的第二部分朝向所述第二电极突出更多。
4.根据权利要求2所述的半导体器件，其中，所述第一侧壁与所述第二侧壁相比距所述第二电极的侧壁更远。
5.根据权利要求1所述的半导体器件，其中，每个所述可变电阻图案包括第一部分和第二部分，所述第一部分被置于所述第二电极与所述对应的第一电极之间，所述第二部分被置于所述第二电极与所述绝缘层中的对应的绝缘层之间，以及
其中，所述第一部分和所述第二部分延伸至所述第二电极中。
6.根据权利要求5所述的半导体器件，其中，所述第一侧壁与所述第二侧壁实质对齐。
7.根据权利要求1所述的半导体器件，其中，所述可变电阻图案在所述第一电极和所述绝缘层被堆叠的方向上彼此间隔开。
8.根据权利要求1所述的半导体器件，其中，每个所述可变电阻图案包括与所述第一侧壁接触的第三侧壁和与所述第二电极接触的第四侧壁，以及
其中，所述第四侧壁包括弯曲表面。
9.根据权利要求1所述的半导体器件，其中，所述第二电极包括：
第一部分，其在所述第一电极和所述绝缘层被堆叠的方向上延伸；以及
从所述第一部分突出的第二部分，每个所述第二部分被设置在相邻的成对的可变电阻图案之间。
10.根据权利要求9所述的半导体器件，其中，每个所述第二部分接触所述绝缘层中的对应的绝缘层。
11.根据权利要求9所述的半导体器件，其中，所述第二部分中的至少一个第二部分包括气隙。
12.根据权利要求1所述的半导体器件，其中，每个所述可变电阻图案包括在编程操作被执行时保持非晶态的硫族化物。
13.一种半导体器件，包括：
堆叠结构，其包括彼此交替堆叠的第一电极和绝缘层；
第二电极，其穿过所述堆叠结构；以及
可变电阻图案，每个所述可变电阻图案被置于所述第二电极与所述第一电极中的对应的第一电极之间，
其中，每个所述第一电极包括面向所述第二电极的第一侧壁，
其中，每个所述绝缘层包括面向所述第二电极的第二侧壁，以及
其中，每个所述可变电阻图案接触所述第一侧壁和所述第二侧壁。
14.根据权利要求13所述的半导体器件，其中，每个所述可变电阻图案覆盖所述绝缘层中的对应的绝缘层的拐角并且沿着所述第二侧壁延伸。
15.根据权利要求13所述的半导体器件，其中，所述可变电阻图案彼此间隔开。
16.根据权利要求13所述的半导体器件，其中，所述第二电极突出在至少一对相邻的所述可变电阻图案之间。
17.一种制造半导体器件的方法，所述方法包括：
形成堆叠结构，所述堆叠结构包括彼此交替堆叠的第一材料层和第二材料层；
形成第一开口，所述第一开口穿过所述堆叠结构；
通过在所述第一材料层的侧壁上选择性地形成可变电阻材料来形成可变电阻图案，所述可变电阻图案突出超过所述第二材料层并延伸至所述第一开口中；以及
在所述第一开口中形成第一电极。
18.根据权利要求17所述的方法，其中形成所述可变电阻图案包括通过使用经由所述第一开口暴露的所述第一材料层作为种子来选择性地生长所述可变电阻材料。
19.根据权利要求17所述的方法，还包括：
形成耦接至所述第一开口的第二开口，每个所述第二开口位于相邻的成对的第二材料层之间。
20.根据权利要求19所述的方法，其中，所述第二开口是通过经由所述第一开口而选择性地刻蚀所述第一材料层来形成的，所述第二开口均在与所述第一开口实质正交的方向上延伸。
21.根据权利要求19所述的方法，其中，每个所述可变电阻图案具有第一部分和第二部分，所述第一部分是所述可变电阻图案的设置在所述第二开口中的部分，所述第二部分是所述可变电阻图案的从所述第二开口突出并延伸到所述第一开口中的部分。
22.根据权利要求21所述的方法，其中，所述第二材料层具有面向第一开口的侧壁，以及
其中，所述第二部分包括弯曲表面，所述弯曲表面覆盖所述面向第一开口的侧壁的一部分。
23.根据权利要求19所述的方法，还包括：
在所述第一开口和所述第二开口中形成牺牲层；
用第三材料层代替所述第一材料层；以及
去除所述牺牲层。
24.根据权利要求17所述的方法，还包括：
在所述第一开口中形成牺牲层；
用第三材料层代替所述第一材料层；以及
通过经由所述第一开口而选择性地刻蚀所述第三材料层来形成第二开口。
25.根据权利要求17所述的方法，其中，所述可变电阻图案在所述第一材料层和所述第二材料层被堆叠的方向上彼此间隔开。
26.根据权利要求17所述的方法，其中，每个所述可变电阻图案包括在编程操作被执行时保持非晶态的硫族化物。
CN202110885620.8A 2020-11-23 2021-08-03 半导体器件及其制造方法 Pending CN114530548A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2020-0158217 2020-11-23
KR1020200158217A KR20220071026A (ko) 2020-11-23 2020-11-23 반도체 장치 및 반도체 장치의 제조 방법

Publications (1)

Publication Number Publication Date
CN114530548A true CN114530548A (zh) 2022-05-24

Family

ID=81619211

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110885620.8A Pending CN114530548A (zh) 2020-11-23 2021-08-03 半导体器件及其制造方法

Country Status (3)

Country Link
US (1) US11974442B2 (zh)
KR (1) KR20220071026A (zh)
CN (1) CN114530548A (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10096654B2 (en) * 2015-09-11 2018-10-09 Sandisk Technologies Llc Three-dimensional resistive random access memory containing self-aligned memory elements
JP2019021784A (ja) * 2017-07-18 2019-02-07 東芝メモリ株式会社 半導体記憶装置およびその製造方法
US10141503B1 (en) 2017-11-03 2018-11-27 International Business Machines Corporation Selective phase change material growth in high aspect ratio dielectric pores for semiconductor device fabrication
WO2019118931A1 (en) * 2017-12-16 2019-06-20 Hsu Fu Chang 3d vertical memory array cell structures with individual selectors and processes
US10700128B1 (en) 2018-12-21 2020-06-30 Micron Technology, Inc. Three-dimensional memory array

Also Published As

Publication number Publication date
KR20220071026A (ko) 2022-05-31
US20220165791A1 (en) 2022-05-26
US11974442B2 (en) 2024-04-30

Similar Documents

Publication Publication Date Title
US10998499B2 (en) Chalcogenide material and electronic device including the same
US11950522B2 (en) Electronic device and method for manufacturing electronic device
CN112635516B (zh) 电子器件及其制造方法
US20230284459A1 (en) Electronic device with variable resistance layers and insulating layers alternately stacked and method of manufacturing the same
US20220263020A1 (en) Semiconductor device and manufacturing method of semiconductor device
US20220254997A1 (en) Semiconductor device and method of manufacturing semiconductor device
US11974442B2 (en) Semiconductor device and manufacturing method of the semiconductor device
US11930647B2 (en) Electronic device and method for manufacturing electronic device
US11854614B2 (en) Electronic device and manufacturing method of electronic device
CN112216792B (zh) 电子设备及制造电子设备的方法
US11864394B2 (en) Semiconductor device
US20230065033A1 (en) Electronic device and method of manufacturing the same
KR102683301B1 (ko) 전자 장치 및 전자 장치의 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination