CN114488605A - 阵列基板及其制备方法、显示装置 - Google Patents

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CN114488605A CN202210273503.0A CN202210273503A CN114488605A CN 114488605 A CN114488605 A CN 114488605A CN 202210273503 A CN202210273503 A CN 202210273503A CN 114488605 A CN114488605 A CN 114488605A
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Abstract

本申请提供了一种阵列基板及其制备方法、显示装置，其中，所述第一遮光层可以有效阻挡所述像素电极间隙处的漏光，即使在彩膜基板的黑色矩阵层线宽有限的情况下，也可以实现避免串色不良的目的。且所述第一基板对位标记与所述第一遮光层采用一次构图工艺形成，大大降低了第一遮光层与第一基板对位标记之间套刻误差(overlay)。使得在阵列基板与彩膜基板的对盒过程中，彩膜基板与阵列基板在通过第一基板对位标记对位的同时也实现了彩膜基板的黑色矩阵层与第一遮光层的精准对位，避免了由于彩膜基板的黑色矩阵层与第一遮光层的对位偏差造成的串色不良。

Description

阵列基板及其制备方法、显示装置
技术领域
本申请涉及显示技术领域，具体涉及一种阵列基板及其制备方法、显示装置。
背景技术
目前AR/VR技术对显示器件要求极高，须具备超高分辨率、超高刷新频率、超快响应三方面特性。目前AR/VR技术及光场显示技术是显示领域的最前沿技术。VR头显产品具有实现画质细腻以及消除纱窗效应的需求，同时追求高透过率低功耗的极致体验。现有VR/AR市场液晶显示面板(Liquid Crystal Display pane1，LCD)技术预计最高只可对应2000PPI以下，而微显示技术(如(Micro Organic Light Emitting Diode，Micro OLED)更适用于3000PPI以上的产品，而在2000-3000PPI间存在技术空白区，目前的场序产品主要是采用超高频Mini RGB LED作为颜色输入端，搭配的阵列基板可以去除RGB亚像素而直接做成黑白屏，从而提升透过率，降低工艺难度，实现2000PPI以上的显示；
其中，无论VR/AR产品还是场序产品，因为PPI高，像素需要非常小，像素之间的距离(pixel pitch)也很小，对应的LCD产品中，如果阵列基板上的各膜层和彩膜基板的对位精度达不到需求的话，不仅影响透过率，还会造成串色。
发明内容
针对上述问题，本申请提供了一种阵列基板及其制备方法、显示装置，解决了现有技术中高PPI面板易发生串色的技术问题。
第一方面，本申请提供一种阵列基板，包括：
第一衬底基板；其中，所述第一衬底基板包括至少一个显示区以及位于所述显示区外围的非显示区；
间隔设置于所述显示区上的多个像素电极；
设置于所述显示区上的第一遮光层；其中，所述第一遮光层在所述第一衬底基板上的正投影至少覆盖相邻两个所述像素电极之间的部分间隙在所述第一衬底基板上的正投影；
设置于所述非显示区上的至少一个第一基板对位标记；
其中，所述第一基板对位标记与所述第一遮光层采用一次构图工艺形成。
在一些实施例中，上述阵列基板中，所述第一基板对位标记的材料与所述第一遮光层的材料相同。
在一些实施例中，上述阵列基板中，所述第一遮光层的材料包括遮光导电材料；
所述第一遮光层为公共电极。
在一些实施例中，上述阵列基板中，设置于所述显示区上且沿行方向延伸的多条栅线，以及沿列方向延伸的多条数据线；
其中，所述栅线与所述数据线绝缘交叠以限定出多个像素区域，所述多个像素电极分别位于所述多个像素区域内；
所述第一遮光层在所述第一衬底基板上的正投影至少覆盖部分所述数据线在所述第一衬底基板上的正投影。
在一些实施例中，上述阵列基板中，所述第一遮光层设置于所述数据线远离所述第一衬底基板的一侧。
在一些实施例中，上述阵列基板中，所述第一遮光层在所述第一衬底基板上的正投影还至少覆盖部分所述栅线在所述第一衬底基板上的正投影。
在一些实施例中，上述阵列基板中，所述第一遮光层与所述数据线、所述栅线之间至少通过第一绝缘层隔开。
在一些实施例中，上述阵列基板中，所述第一遮光层在所述第一衬底基板上的正投影还至少覆盖所述数据线与所述像素电极之间的部分间隙在所述第一衬底基板上的正投影。
在一些实施例中，上述阵列基板中，所述第一遮光层与所述像素电极之间至少通过第二绝缘层隔开。
在一些实施例中，上述阵列基板中，每个所述像素电极通过对应的薄膜晶体管连接至相邻的所述数据线。
在一些实施例中，上述阵列基板中，还包括：设置于所述薄膜晶体管靠近所述第一衬底基板的一侧的第二遮光层；
其中，所述第二遮光层与所述薄膜晶体管之间至少通过第三绝缘层隔开，所述第二遮光层在所述第一衬底基板上的正投影至少覆盖所述薄膜晶体管的部分有源层在所述第一衬底基板上的正投影。
在一些实施例中，上述阵列基板中，还包括：设置于所述非显示区上的至少一个膜层对位标记；
其中，所述膜层对位标记与所述第二遮光层或所述数据线采用一次构图工艺形成。
在一些实施例中，上述阵列基板中，所述膜层对位标记的材料与所述第二遮光层或所述数据线的材料相同。
第二方面，本申请提供一种阵列基板的制备方法，包括：
提供第一衬底基板；其中，所述第一衬底基板包括至少一个显示区以及位于所述显示区外围的非显示区；
在所述显示区上形成间隔设置的多个像素电极；
采用一次构图工艺，在所述显示区上形成第一遮光层，并在所述非显示区上形成至少一个第一基板对位标记；其中，所述第一遮光层在所述第一衬底基板上的正投影至少覆盖相邻两个所述像素电极之间的部分间隙在所述第一衬底基板上的正投影。
第三方面，本申请提供一种显示装置，包括：如第一方面中任一项所述的阵列基板或采用如第二方面中所述的制备方法制备而成的阵列基板，与所述阵列基板相对设置的彩膜基板，以及位于所述阵列基板和所述彩膜基板之间的液晶层；
其中，所述彩膜基板包括第二衬底基板和间隔设置在所述第二衬底基板上的多个彩色滤光单元，以及位于任意相邻两个所述彩色滤光单元之间的黑色矩阵层；所述黑色矩阵层在所述阵列基板的所述第一衬底基板上的正投影至少覆盖部分所述第一遮光层在所述第一衬底基板上的正投影；
所述彩膜基板还包括设置于所述第二衬底基板上且与所述至少一个第一基板对位标记对应的至少一个第二基板对位标记；所述第二基板对位标记在所述第一衬底基板上的正投影与所述第一基板对位标记在所述第一衬底基板上的正投影相吻合。
在一些实施例中，上述显示装置中，所述第二基板对位标记与所述黑色矩阵层采用一次构图工艺形成。
在一些实施例中，上述显示装置中，所述第二基板对位标记的材料与所述黑色矩阵层的材料相同。
采用上述技术方案，至少能够达到如下技术效果：
本申请提供了一种阵列基板及其制备方法、显示装置，该阵列基板包括设置于所述显示区上的第一遮光层；其中，所述第一遮光层在所述第一衬底基板上的正投影至少覆盖相邻两个所述像素电极之间的部分间隙在所述第一衬底基板上的正投影；设置于所述非显示区上的至少一个第一基板对位标记；其中，所述第一基板对位标记与所述第一遮光层采用一次构图工艺形成。所述第一遮光层可以有效阻挡所述像素电极间隙处的漏光，即使在彩膜基板的黑色矩阵层线宽有限的情况下，也可以实现避免串色不良的目的。且所述第一基板对位标记与所述第一遮光层采用一次构图工艺形成，大大降低了第一遮光层与第一基板对位标记之间套刻误差(overlay)。使得在阵列基板与彩膜基板的对盒过程中，彩膜基板与阵列基板在通过第一基板对位标记对位的同时也实现了彩膜基板的黑色矩阵层与第一遮光层的精准对位，避免了由于彩膜基板的黑色矩阵层与第一遮光层的对位偏差造成的串色不良。
附图说明
附图是用来提供对本申请的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本申请，但并不构成对本申请的限制。在附图中：
图1是一种阵列基板的正面俯视示意图；
图2是一种彩膜基板的正面俯视示意图；
图3是图1中阵列基板和图2中的彩膜基板对盒而成的显示装置的剖面结构示意图；
图4是本申请一示例性实施例示出的一种阵列基板的正面俯视示意图；
图5是图4中阵列基板的显示区的正面俯视示意图；
图6是图5的局部放大图；
图7是图6中切线A-A’的剖面结构示意图；
图8是图6中切线B-B’的剖面结构示意图；
图9是图6中薄膜晶体管位置处的剖面结构示意图；
图10是图4中阵列基板和彩膜基板对盒而成的显示装置的剖面结构示意图；
在附图中，相同的部件使用相同的附图标记，附图并未按照实际的比例绘制；
附图标记为：
10-阵列基板；11-第一衬底基板；AA-显示区；NA-非显示区；12-栅线；13-数据线；14-第一遮光层；15-像素电极；16-薄膜晶体管；161-薄膜晶体管的栅极；162-薄膜晶体管的有源层；163-薄膜晶体管的源极；164-薄膜晶体管的漏极；17-第二遮光层；PVX1-第一绝缘层；PVX2-第二绝缘层；PVX3-第三绝缘层；GI-栅极绝缘层；CNT-接触孔；GM1-第一基板对位标记；LM2-第二膜层对位标记；LM3-第三膜层对位标记；
20-彩膜基板；21-第二衬底基板；22-彩色滤光单元；23-黑色矩阵层；GM2-第二基板对位标记；LM3-第三膜层对位标记。
具体实施方式
以下将结合附图及实施例来详细说明本申请的实施方式，借此对本申请如何应用技术手段来解决技术问题，并达到相应技术效果的实现过程能充分理解并据以实施。本申请实施例以及实施例中的各个特征，在不相冲突前提下可以相互结合，所形成的技术方案均在本申请的保护范围之内。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应理解，尽管可使用术语“第一”、“第二”、“第三”等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本申请，将在下列的描述中提出详细的结构以及步骤，以便阐释本申请提出的技术方案。本申请的较佳实施例详细描述如下，然而除了这些详细描述外，本申请还可以具有其他实施方式。
元宇宙概念推动虚拟现实技术(Virtual Reality，VR)和增强现实技术(Augmented Reality，AR)显示技术突飞猛进的发展；VR和AR的沉浸式体验，引发了市场的广泛关注。
传统的2D显示器只能提供仿射、遮挡、光照阴影、纹理、先验方面心理视觉信息。而要产生好的3D体验则需要实现光场显示，光场显示除了能产生传统2D显示器的所有信息外，还能提供双目视差、移动视差、聚焦模糊三方面的生理视觉信息。光场显示能够实现，根据观看角度不同，产生颜色也不同的效果。这就是全息图像技术最基本的一点。
图1是一种阵列基板10的正面俯视示意图，图2是一种彩膜基板20的正面俯视示意图，图3是图1中阵列基板10和图2中的彩膜基板20对盒而成的显示装置的剖面结构示意图。
需要说明的是，图3可以理解为图1中阵列基板10和图2中的彩膜基板20对盒而成的显示装置中的膜层层位示意图，并非在某一特定位置处的剖面结构示意图。
一种阵列基板10的结构，如图1和图3所示，包括第一衬底基板11、第一遮光层14、多个像素电极15、第一基板对位标记GM1、第一膜层对位标记LM1和第二膜层对位标记LM2。
第一衬底基板11包括至少一个显示区AA以及位于显示区AA外围的非显示区NA。
多个像素电极15间隔设置于第一衬底基板11的显示区AA上。
第一遮光层14第一衬底基板11的显示区AA上，且第一遮光层14在第一衬底基板11上的正投影至少覆盖相邻两个像素电极15之间的部分间隙在第一衬底基板11上的正投影。且第一基板对位标记GM1与第一遮光层14采用一次构图工艺形成。
可以理解为，在现有一些液晶显示装置中，背光单元发出的某些角度的光线可能从相邻像素电极15之间的间隙，穿过液晶层照射到彩膜基板20的彩色滤光单元22中，造成在像素电极15间隙位置处的漏光。在彩膜基板20的黑色矩阵层23的线宽较小时，像素电极15间隙位置处的漏光最终可能导致串色。而在上述阵列基板10与彩膜基板20对位之后，第一遮光层14起到阻挡背光的作用，有效阻挡了像素电极15间隙位置处的漏光，阻挡了这部分漏光照射到液晶层上。在一定程度上避免了串色问题。
在一些实施例中，上述阵列基板10还包括多条栅线12和多条数据线13。
多条栅线12间隔设置第一衬底基板11的显示区AA上且沿行方向延伸，且多条栅线12沿列方向排列。
多条数据线13间隔设置于第一衬底基板11的显示区AA上且沿列方向延伸，且多条数据线13沿行方向排列。
栅线12与数据线13绝缘交叠以限定出多个像素区域(图中未标注)。栅线12与数据线13之间通过栅极绝缘层GI实现绝缘。
像素电极15设置于上述像素区域内。
对应的，第一遮光层14在第一衬底基板11上的正投影至少覆盖部分数据线13在第一衬底基板11上的正投影。
可以理解为，在现有一些液晶显示装置中，背光单元发出的某些角度的光线可能从相邻像素电极15之间的间隙，穿过数据线13、液晶层照射到彩膜基板20的彩色滤光单元22中，造成在数据线13位置处的漏光；或数据线13与像素电极15之间的电场可能会造成数据线13位置处的漏光。在彩膜基板20的黑色矩阵层23的线宽较小时，数据线13位置处的漏光最终可能导致串色。而在上述阵列基板10与彩膜基板20对位之后，第一遮光层14起到阻挡背光的作用，有效阻挡了数据线13位置处的漏光，阻挡了这部分漏光照射到液晶层上。
在一些实施例中，第一遮光层14设置于数据线13远离第一衬底基板11的一侧。也就是说，在上述阵列基板10与彩膜基板20对位之后，相对于数据线13，第一遮光层14更靠近液晶层，第一遮光层14起到阻挡背光的作用，有效阻挡了数据线13位置处的漏光，进一步阻挡了这部分漏光照射到液晶层上。
另外，在一些实施例中，第一遮光层14的材料包括遮光导电材料，第一遮光层14可以作为公共电极，连接公共电压信号，可以对数据线13与像素电极15之间产生的电场能够起到电场屏蔽的作用，以进一步减小数据线13位置处的漏光，在一定程度上避免了串色问题。
在一些实施例中，第一遮光层14在第一衬底基板11上的正投影还至少覆盖部分栅线12在第一衬底基板11上的正投影。使得第一遮光层14在数据线13位置处的漏光的同时，还能遮挡栅线12位置处的漏光。可以理解为，在现有一些液晶显示装置中，背光单元发出的某些角度的光线可能穿过栅线12、液晶层照射到彩膜基板20的彩色滤光单元22中，造成在栅线12位置处的漏光；或栅线12与像素电极15之间的电场可能会造成栅线12位置处的漏光，引起串色问题。而在上述阵列基板10与彩膜基板20对位之后，相对于栅线12，第一遮光层14更靠近液晶层，第一遮光层14起到阻挡背光的作用，有效阻挡了栅线12位置处的漏光，阻挡了这部分漏光照射到液晶层上。
另外，当第一遮光层14作为公共电极，连接公共电压信号时，可以对栅线12与像素电极15之间产生的电场能够起到电场屏蔽的作用，以进一步减小栅线12位置处的漏光，在一定程度上避免了串色问题。
对应的，第一遮光层14与数据线13和栅线12之间至少通过第一绝缘层PVX1隔离。
对应的，在一些实施例中，第一遮光层14在第一衬底基板11上的正投影还至少覆盖数据线13与像素电极15之间的部分间隙在第一衬底基板11上的正投影。以进一步遮挡数据线13与像素电极15之间的间隙位置处的漏光。进一步的，在一些实施例中，第一遮光层14还可以继续向像素区域内延伸，以使得其在第一衬底基板11上的正投影覆盖部分像素电极15在第一衬底基板11上的正投影，但是其裸露出(未覆盖)的像素电极15的尺寸不得小于与彩膜基板20中彩色滤光单元22的尺寸，以不影响产品的开口率。
对应的，第一遮光层14与像素电极15之间至少通过第二绝缘层PVX2隔开。
如图3所示，像素电极15所在层位可以位于第一遮光层14所在层位与数据线13所在层位之间，像素电极15分别通过第一绝缘层PVX1和第二绝缘层PVX2与数据线13和第一遮光层14隔开。栅线12所在层位位于数据线13所在层位与第一衬底基板11之间。由于各个绝缘层可以是整面设置的，因此，对应的，第一遮光层14与数据线13之间的绝缘层包括第一绝缘层PVX1和第二绝缘层PVX2，第一遮光层14与栅线12之间的绝缘层包括栅极绝缘层GI、第一绝缘层PVX1和第二绝缘层PVX2。
每个像素电极15通过对应的薄膜晶体管16连接至相邻的数据线13。对应的，上述阵列基板10还可以包括设置于薄膜晶体管16靠近第一衬底基板11的一侧的第二遮光层17。
其中，第二遮光层17与薄膜晶体管16之间通过第三绝缘层PVX3隔开，第二遮光层17在第一衬底基板11上的正投影至少覆盖薄膜晶体管16的部分有源层162在第一衬底基板11上的正投影。第二遮光层17可以遮挡背光单元的光照射到薄膜晶体管16的有源层162上，可以降低薄膜晶体管16的漏电流。
当上述薄膜晶体管16为底栅型薄膜晶体管16(即其栅极161位于其有源层162靠近第一衬底基板11的一侧)时，第二遮光层17与薄膜晶体管16的栅极161之间通过第三绝缘层PVX3隔开。
薄膜晶体管16的栅极161可以与上述栅线12处于同一层位，薄膜晶体管16的源极163和漏极164可以与上述数据线13处于同一层位。
第二遮光层17的材料包括遮光导电材料，对应的，第二遮光层17与薄膜晶体管16的栅极161之间可以形成额外的电容，可以大大减少或消除显示装置中的数据损耗。
也就是说，如图3所示，第一衬底基板11上，上述各膜层的层位依次是第二遮光层17、第三绝缘层PVX3、栅线12所在层、栅极绝缘层GI、数据线13所在层、第一绝缘层PVX1、像素电极15所在层、第二绝缘层PVX2和第一遮光层14。膜层沉积可按照该顺序进行。
阵列基板10通常使用20道掩膜版(Mask)制备而成。
第一基板对位标记GM1、第一膜层对位标记LM1和第二膜层对位标记LM2设置于第一衬底基板11的非显示区NA上。第一基板对位标记GM1用于后续对盒过程中与彩膜基板20的对位。第一膜层对位标记LM1和第二膜层对位标记LM2用于阵列基板10上各膜层之间的对位。上述阵列基板10上的第一基板对位标记GM1的数量可以为4个，分别设置于第一衬底基板11的四个角上。
其中，第一基板对位标记GM1还可以用于阵列基板10制备过程中工艺机台的对位，所以，第一基板对位标记GM1可以使用第一衬底基板11上的第一层导体层或遮光层，即可以使用上述第二遮光层17制备而成，即第一基板对位标记GM1的材料与第二遮光层17的材料相同。类似地，为了便于后续各个膜层的对位，第一膜层对位标记LM1可以使用第一衬底基板11上的第一层导体层或遮光层，即可以使用上述第二遮光层17制备而成，即第一膜层对位标记LM1的材料与第二遮光层17的材料相同。
而由于上述阵列基板10上膜层结构和图案的复杂程度，当衬底基板上膜层和图案增多了之后，导致后续膜层的制备过程中，相邻层位的膜层之间的对位偏差越来越大，所以上述阵列基板10中设置了第二膜层对位标记LM2，用于后半程的膜层制备工艺中的膜层对位，其可以使用数据线13所在层制备而成，即第二膜层对位标记LM2的材料与数据线13的材料相同，该与数据线13同层制备的第二膜层对位标记LM2可以用于数据线13所在层之后制备的各膜层的对位。即膜层对位标记按照2次或3次膜层对位实现膜层对位的最优化。
但是这也导致了上述阵列基板10中，数据线13所在层及其以下的膜层是通过第一膜层对位标记LM1进行对位得到的，数据线13所在层以上的膜层(包括第一遮光层14)是通过第二膜层对位标记LM2进行对位得到的，从而导致了第一遮光层14与第一基板对位标记GM1之间具有两个套刻误差(分别为数据线13所在层与第二遮光层17所在层之间的套刻误差，和第一遮光层14与数据线13所在层之间的套刻误差)，产生了两次的对位误差，而每次套刻误差为0.3～0.7μm，这就导致了第一遮光层14与第一基板对位标记GM1(第二遮光层17所在层制备而成)之间具有较大的对位偏差。
一种彩膜基板20的结构，如图2和图3所示，包括第二衬底基板21、多个彩色滤光单元22、黑色矩阵层23、第二基板对位标记GM2和第三膜层对位标记LM3。
第二衬底基板21同样包括至少一个显示区AA以及位于显示区AA外围的非显示区NA。
多个彩色滤光单元22间隔设置在第二衬底基板21的显示区AA上。
黑色矩阵层23位于任意相邻两个彩色滤光单元22之间。
第二基板对位标记GM2设置在第二衬底基板21的非显示区NA上。
第二基板对位标记GM2用于后续对盒过程中与阵列基板10的对位。第二基板对位标记GM2与黑色矩阵层23可以采用一次构图工艺形成，第二基板对位标记GM2的材料可以与黑色矩阵层23的材料相同。
在将阵列基板10与彩膜基板20对盒时，彩色滤光单元22对应阵列基板10上的像素电极15，以形成像素，其它部分通过黑色矩阵层23遮挡。
上述彩膜基板20上的第二基板对位标记GM2的数量可以为4个，分别设置于第二衬底基板21的四个角上。
彩膜基板20通常使用4道掩膜版(Mask)制备而成。
第三膜层对位标记LM3用于彩膜基板20上各膜层之间的对位。
通常彩膜基板20的制备是先在第二基板上形成黑色矩阵层23，所以为了便于黑色矩阵层23与后续膜层之间的对位，所以第三膜层对位标记LM3可以使用黑色矩阵层23制备而成，即第三膜层对位标记LM3的材料与黑色矩阵层23的材料相同。
在高PPI的产品中，所有的膜层必须最小化设计，阵列基板10和彩膜基板20中的膜层偏差遮挡都可能会造成透过率的降低。其中，阵列基板10中的第一遮光层14和彩膜基板20中的黑色矩阵层23的线宽也需要最小化设计，才能满足PPI的需求。阵列基板10中的第一遮光层14和彩膜基板20中的黑色矩阵层23的线宽约为2～5μm。
阵列基板10和彩膜基板20中的膜层偏差的因素很多，其中的一部分来自于阵列基板10中膜层之间的套刻误差(overlay)，另一部分来自于阵列基板10与彩膜基板20之间的对位误差。
比如在将阵列基板10与彩膜基板20进行对位对盒时，是通过彩膜基板20上的第二基板对位标记GM2与阵列基板10上的第一基板对位标记GM1相吻合(如图1中的方框形标记与图2中的方块形标记相互嵌套吻合)实现对位。但是由于阵列基板10中第一遮光层14与第一基板对位标记GM1之间具有较大的对位偏差，所以导致阵列基板10与彩膜基板20进行对位对盒时，阵列基板10中的第一遮光层14与彩膜基板20的黑色矩阵层23之间存在较大的对位偏差，这种对位偏差，会产生串色问题(线宽小，遮挡宽度小，容易发生串色)，降低产品良率。超高PPI的显示产品的像素尺寸(Pixel Size)通常为3～20μm，对应的LCD产品中，阵列基板和彩膜基板要实现0.2～1μm的总对位精度才能实现量产化的产品需求。但是目前1200PPI以上的产品中，即使对位偏差控制在0.5～1um，串色良率也不超过30％，因此提升超高PPI技术的对位精度(尤其阵列基板10中的第一遮光层14与彩膜基板20的黑色矩阵层23之间的对位精度)是改善品质和实现量产化的关键。
因此，本申请实施例提供一种阵列基板10，请参阅图4、图5和图6所示，该阵列基板10包括第一衬底基板11、多个像素电极15、第一遮光层14和第一基板对位标记GM1。
第一衬底基板11包括至少一个显示区AA以及位于显示区AA外围的非显示区NA。
多个像素电极15间隔设置于第一衬底基板11的显示区AA上。
第一遮光层14第一衬底基板11的显示区AA上，且第一遮光层14在第一衬底基板11上的正投影至少覆盖相邻两个像素电极15之间的部分间隙在第一衬底基板11上的正投影。且第一基板对位标记GM1与第一遮光层14采用一次构图工艺形成。
可以理解为，在现有一些液晶显示装置中，背光单元发出的某些角度的光线可能从相邻像素电极15之间的间隙，穿过液晶层照射到彩膜基板20的彩色滤光单元22中，造成在像素电极15间隙位置处的漏光。在彩膜基板20的黑色矩阵层23的线宽较小时，像素电极15间隙位置处的漏光最终可能导致串色。而在上述阵列基板10与彩膜基板20对位之后，第一遮光层14起到阻挡背光的作用，有效阻挡了像素电极15间隙位置处的漏光，阻挡了这部分漏光照射到液晶层上，在一定程度上避免了串色问题。
其中，第一基板对位标记GM1与第一遮光层14采用一次构图工艺形成，是指采用同一掩膜版，对目标膜层进行图案化工艺，同时得到第一遮光层14和第一基板对位标记GM1。第一基板对位标记GM1与第一遮光层14的相对位置由该掩膜版确定，相当于设计值，所以本申请中，阵列基板10上的第一基板对位标记GM1与第一遮光层14采用一次构图工艺形成，最大程度降低了第一遮光层14与第一基板对位标记GM1之间套刻误差(overlay)。使得后续在阵列基板10与彩膜基板20的对盒过程中，彩膜基板20与阵列基板10对位的同时也实现了彩膜基板20的黑色矩阵层23与阵列基板10的第一遮光层14的精准对位，避免了由于彩膜基板20的黑色矩阵层23与第一遮光层14的对位偏差造成的串色不良。
在一些实施例中，阵列基板10上的第一基板对位标记GM1的材料与第一遮光层14的材料相同，进一步简化了阵列基板10上的第一基板对位标记GM1与第一遮光层14的制备工艺。
在一些实施例中，上述阵列基板10还包括多条栅线12和多条数据线13。
多条栅线12间隔设置第一衬底基板11的显示区AA上且沿行方向延伸，且多条栅线12沿列方向排列。
多条数据线13间隔设置于第一衬底基板11的显示区AA上且沿列方向延伸，且多条数据线13沿行方向排列。
栅线12与数据线13绝缘交叠以限定出多个像素区域(图中未标注)。栅线12与数据线13之间通过栅极绝缘层GI实现绝缘，如图8所示。
像素电极15设置于上述像素区域内。
对应的，第一遮光层14在第一衬底基板11上的正投影至少覆盖部分数据线13在第一衬底基板11上的正投影。
可以理解为，在现有一些液晶显示装置中，背光单元发出的某些角度的光线可能从相邻像素电极15之间的间隙，穿过数据线13、液晶层照射到彩膜基板20的彩色滤光单元22中，造成在数据线13位置处的漏光；或数据线13与像素电极15之间的电场可能会造成数据线13位置处的漏光。在彩膜基板20的黑色矩阵层23的线宽较小时，数据线13位置处的漏光最终可能导致串色。而在上述阵列基板10与彩膜基板20对位之后，第一遮光层14起到阻挡背光的作用，有效阻挡了数据线13位置处的漏光，阻挡了这部分漏光照射到液晶层上。
在一些实施例中，第一遮光层14设置于数据线13远离第一衬底基板11的一侧。也就是说，在上述阵列基板10与彩膜基板20对位之后，相对于数据线13，第一遮光层14更靠近液晶层，第一遮光层14起到阻挡背光的作用，有效阻挡了数据线13位置处的漏光，进一步阻挡了这部分漏光照射到液晶层上。
另外，在一些实施例中，第一遮光层14的材料包括遮光导电材料，第一遮光层14可以作为公共电极，连接公共电压信号，可以对数据线13与像素电极15之间产生的电场能够起到电场屏蔽的作用，以进一步减小数据线13位置处的漏光，在一定程度上避免了串色问题。
在一些实施例中，第一遮光层14在第一衬底基板11上的正投影还至少覆盖部分栅线12在第一衬底基板11上的正投影。使得第一遮光层14在数据线13位置处的漏光的同时，还能遮挡栅线12位置处的漏光。可以理解为，在现有一些液晶显示装置中，背光单元发出的某些角度的光线可能穿过栅线12、液晶层照射到彩膜基板20的彩色滤光单元22中，造成在栅线12位置处的漏光；或栅线12与像素电极15之间的电场可能会造成栅线12位置处的漏光，引起串色问题。而在上述阵列基板10与彩膜基板20对位之后，相对于栅线12，第一遮光层14更靠近液晶层，第一遮光层14起到阻挡背光的作用，有效阻挡了栅线12位置处的漏光，阻挡了这部分漏光照射到液晶层上。
另外，当第一遮光层14作为公共电极，连接公共电压信号时，可以对栅线12与像素电极15之间产生的电场能够起到电场屏蔽的作用，以进一步减小栅线12位置处的漏光，在一定程度上避免了串色问题。
对应的，第一遮光层14与数据线13和栅线12之间至少通过第一绝缘层PVX1隔离，如图7和8所示。
在一些实施例中，第一遮光层14在第一衬底基板11上的正投影还至少覆盖数据线13与像素电极15之间的部分间隙在第一衬底基板11上的正投影。以进一步遮挡数据线13与像素电极15之间的间隙位置处的漏光。进一步的，在一些实施例中，第一遮光层14还可以继续向像素区域内延伸，以使得其在第一衬底基板11上的正投影覆盖部分像素电极15在第一衬底基板11上的正投影，但是其裸露出(未覆盖)的像素电极15的尺寸不得小于与彩膜基板20中彩色滤光单元22的尺寸，以不影响产品的开口率。
第一遮光层14与像素电极15之间至少通过第二绝缘层PVX2隔开，如图7所示。
在一些实施例中，每个像素电极15通过对应的薄膜晶体管16连接至相邻的数据线13，如图6和图9所示。
在一些实施例中，上述阵列基板10还可以包括设置于薄膜晶体管16靠近第一衬底基板11的一侧的第二遮光层17，如图9所示。
其中，第二遮光层17与薄膜晶体管16之间通过第三绝缘层PVX3隔开，第二遮光层17在第一衬底基板11上的正投影至少覆盖薄膜晶体管16的部分有源层162在第一衬底基板11上的正投影。第二遮光层17可以遮挡背光单元的光照射到薄膜晶体管16的有源层162上，可以降低薄膜晶体管16的漏电流。
当上述薄膜晶体管16为底栅型薄膜晶体管16(即其栅极161位于其有源层162靠近第一衬底基板11的一侧)时，第二遮光层17与薄膜晶体管16的栅极161之间通过第三绝缘层PVX3隔开。薄膜晶体管16的栅极161可以与上述栅线12处于同一层位，薄膜晶体管16的源极163和漏极164可以与上述数据线13处于同一层位。
在一些实施例中，第二遮光层17的材料包括遮光导电材料，对应的，第二遮光层17与薄膜晶体管16的栅极161之间可以形成额外的电容，可以大大减少或消除显示装置中的数据损耗。
本申请中，第二遮光层17和第一遮光层14的材料不做限制，只要能够起到遮光的作用即可。
如图7至图9所示，像素电极15所在层位可以位于第一遮光层14所在层位与数据线13所在层位之间，像素电极15分别通过第一绝缘层PVX1和第二绝缘层PVX2与数据线13和第一遮光层14隔开。栅线12所在层位位于数据线13所在层位与第一衬底基板11之间。由于各个绝缘层可以是整面设置的，因此，对应的，第一遮光层14与数据线13之间的绝缘层包括第一绝缘层PVX1和第二绝缘层PVX2，第一遮光层14与栅线12之间的绝缘层包括栅极绝缘层GI、第一绝缘层PVX1和第二绝缘层PVX2。
像素电极15通过贯穿第一绝缘层PVX1的接触孔CNT与对应的薄膜晶体管16的漏极164连接，如图9所示。
也就是说，如图7至图9所示，第一衬底基板11上，上述各膜层的层位依次是第二遮光层17、第三绝缘层PVX3、栅线12所在层、栅极绝缘层GI、数据线13所在层、第一绝缘层PVX1、像素电极15所在层、第二绝缘层PVX2和第一遮光层14。膜层沉积按照该顺序进行。
在一些实施例中，上述阵列基板10还包括：设置于第一衬底基板11的非显示区NA上的至少一个膜层对位标记；其中，膜层对位标记的材料与第二遮光层17或数据线13的材料相同。膜层对位标记用于阵列基板10上各膜层之间的对位。
在一些实施例中，上述膜层对位标记包括第一膜层对位标记LM1和第二膜层对位标记LM2。
在一些实施例中，为了便于后续各个膜层的对位，第一膜层对位标记LM1可以使用第一衬底基板11上的第一层导体层或遮光层，即上述第二遮光层17制备而成，即第一膜层对位标记LM1的材料与第二遮光层17的材料相同。
而由于上述阵列基板10上膜层结构和图案的复杂程度，当衬底基板上膜层和图案增多了之后，导致后续膜层的制备过程中，相邻层位的膜层之间的对位误差越来越大，所以上述阵列基板10中还设置了第二膜层对位标记LM2，用于后半程的膜层制备工艺中的膜层对位，其可以使用数据线13所在层制备而成，即第二膜层对位标记LM2的材料与数据线13的材料相同，该与数据线13同层制备的第二膜层对位标记LM2可以用于数据线13所在层之后制备的各膜层的对位。
所以，本申请中，第一基板对位标记GM1和第一遮光层14采用一次构图工艺形成，使得第一基板对位标记GM1和第一遮光层14可以通过同一对位标记(如第二膜层对位标记LM2)为对位标记进行膜层对位得到，最大程度降低了第一遮光层14与第一基板对位标记GM1之间套刻误差(overlay)。使得在阵列基板10与彩膜基板20的对盒过程中，彩膜基板20与阵列基板10对位的同时也实现了彩膜基板20的黑色矩阵层23与第一遮光层14的精准对位，避免了由于彩膜基板20的黑色矩阵层23与第一遮光层14的对位偏差造成的串色不良。
而本申请中，由于第一基板对位标记GM1是在较为靠后的制程中形成的，所以在第一基板对位标记GM1形成之前，工艺过程中工艺机台的对位可以通过膜层对位标记进行对位实现。
本申请中，阵列基板10上的第一基板对位标记GM1与第一遮光层14采用一次构图工艺形成，大大降低了第一遮光层14与第一基板对位标记GM1之间套刻误差(overlay)。使得在阵列基板10与彩膜基板20的对盒过程中，彩膜基板20与阵列基板10对位的同时也实现了彩膜基板20与第一遮光层14的精准对位，避免了由于彩膜基板20与第一遮光层14的对位偏差造成的串色不良。
本申请还提供一种阵列基板的制备方法，包括：
步骤S110：提供第一衬底基板11；其中，第一衬底基板11包括至少一个显示区AA以及位于显示区AA外围的非显示区NA；
步骤S120：在显示区AA上形成间隔设置的多个像素电极15；
步骤S130：采用一次构图工艺，在显示区AA上形成第一遮光层14，并在非显示区NA上形成至少一个第一基板对位标记GM1；其中，第一遮光层14在第一衬底基板11上的正投影至少覆盖相邻两个像素电极15之间的部分间隙在第一衬底基板11上的正投影。
其中，采用一次构图工艺，在第一衬底基板11的显示区AA上形成第一遮光层14，并在第一衬底基板11的非显示区NA上形成至少一个第一基板对位标记GM1，是指采用同一掩膜版，对目标膜层进行图案化工艺，同时得到第一遮光层14和第一基板对位标记GM1。
本申请还提供一种显示装置，如图10所示，包括：上述阵列基板10、彩膜基板20和液晶层(图中未示出)。
需要说明的是，图10可以理解为图4中阵列基板10和图2中的彩膜基板20对盒而成的显示装置中的膜层层位示意图，并非在某一特定位置处的剖面结构示意图。
其中，彩膜基板20与阵列基板10相对设置。其中，彩膜基板20包括第二衬底基板21和间隔设置在第二衬底基板21上的多个彩色滤光单元22，以及位于任意相邻两个彩色滤光单元22之间的黑色矩阵层23；黑色矩阵层23在阵列基板10的第一衬底基板11上的正投影至少覆盖部分第一遮光层14在第一衬底基板11上的正投影。
液晶层位于阵列基板10和彩膜基板20之间。
在将阵列基板10与彩膜基板20对盒时，彩色滤光单元22对应阵列基板10上的像素电极15，以形成像素，其它部分通过黑色矩阵层23遮挡。
在阵列基板10与彩膜基板20的对盒过程中，彩膜基板20与阵列基板10通过第一基板对位标记GM1对位的同时也实现了彩膜基板20的黑色矩阵层23与第一遮光层14的精准对位，避免了由于彩膜基板20的黑色矩阵层23与第一遮光层14的对位偏差造成的串色不良。
彩膜基板20还包括设置于第二衬底基板21上且与至少一个第一基板对位标记GM1对应的至少一个第二基板对位标记GM2和第三膜层对位标记LM3；其中，第二基板对位标记GM2在第一衬底基板11上的正投影与第一基板对位标记GM1在第一衬底基板11上的正投影相吻合。
第二衬底基板21同样包括至少一个显示区AA以及位于显示区AA外围的非显示区NA。
多个彩色滤光单元22间隔设置在第二衬底基板21的显示区AA上。
黑色矩阵层23位于任意相邻两个彩色滤光单元22之间。
第二基板对位标记GM2设置在第二衬底基板21的非显示区NA上。
第二基板对位标记GM2用于对盒过程中与阵列基板10的对位。
在一些实施例中，第二基板对位标记GM2与黑色矩阵层23可以采用一次构图工艺形成。第二基板对位标记GM2的材料与黑色矩阵层23的材料相同。即，第二基板对位标记GM2与黑色矩阵层23采用同一掩膜版，对目标膜层进行图案化工艺，同时得到第二基板对位标记GM2与黑色矩阵层23的相对位置由该掩膜版确定，相当于设计值，所以本申请中，第二基板对位标记GM2与黑色矩阵层23采用一次构图工艺形成，最大程度降低了第二基板对位标记GM2与黑色矩阵层23之间套刻误差(overlay)。进一步使得在阵列基板10与彩膜基板20的对盒过程中，彩膜基板20与阵列基板10对位的同时也实现了彩膜基板20的黑色矩阵层23与阵列基板10的第一遮光层14的精准对位，进一步避免了由于彩膜基板20的黑色矩阵层23与第一遮光层14的对位偏差造成的串色不良。
第三膜层对位标记LM3用于彩膜基板20上各膜层之间的对位。
通常彩膜基板20的制备是先在第二基板上形成黑色矩阵层23，所以为了便于黑色矩阵层23与后续膜层之间的对位，第三膜层对位标记LM3可以使用黑色矩阵层23制备而成，即第三膜层对位标记LM3的材料与黑色矩阵层23的材料相同。
在将阵列基板10与彩膜基板20进行对位对盒时，是通过彩膜基板20上的第二基板对位标记GM2与阵列基板10上的第一基板对位标记GM1相吻合(如方框形的第一基板对位标记GM1与方块形的第二基板对位标记GM2相互嵌套吻合)实现对位。
本申请中，由于阵列基板10中第一遮光层14与第一基板对位标记GM1之间对位精度的提升，所以使得阵列基板10与彩膜基板20进行对位对盒时，阵列基板10中的第一遮光层14与彩膜基板20的黑色矩阵层23之间的对位精度的提升，避免了由于彩膜基板20与第一遮光层14的对位偏差造成的串色不良。进一步改善了产品品质以及进一步实现了量产化。
在一些实施例中，上述显示装置还包括玻璃盖板。
在一些实施例中，上述显示装置还包括壳体。显示装置例如可以为手机、平板电脑、电视机、笔记本电脑、数码相框、导航仪等任何具有显示功能的设备。
以上仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。虽然本申请所公开的实施方式如上，但的内容只是为了便于理解本申请而采用的实施方式，并非用以限定本申请。任何本申请所属技术领域内的技术人员，在不脱离本申请所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本申请的保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (17)

1.一种阵列基板，其特征在于，包括：
第一衬底基板；其中，所述第一衬底基板包括至少一个显示区以及位于所述显示区外围的非显示区；
间隔设置于所述显示区上的多个像素电极；
设置于所述显示区上的第一遮光层；其中，所述第一遮光层在所述第一衬底基板上的正投影至少覆盖相邻两个所述像素电极之间的部分间隙在所述第一衬底基板上的正投影；
设置于所述非显示区上的至少一个第一基板对位标记；
其中，所述第一基板对位标记与所述第一遮光层采用一次构图工艺形成。
2.根据权利要求1所述的阵列基板，其特征在于，所述第一基板对位标记的材料与所述第一遮光层的材料相同。
3.根据权利要求1所述的阵列基板，其特征在于，所述第一遮光层的材料包括遮光导电材料；
所述第一遮光层为公共电极。
4.根据权利要求1所述的阵列基板，其特征在于，还包括：设置于所述显示区上且沿行方向延伸的多条栅线，以及沿列方向延伸的多条数据线；
其中，所述栅线与所述数据线绝缘交叠以限定出多个像素区域，所述多个像素电极分别位于所述多个像素区域内；
所述第一遮光层在所述第一衬底基板上的正投影至少覆盖部分所述数据线在所述第一衬底基板上的正投影。
5.根据权利要求4所述的阵列基板，其特征在于，所述第一遮光层设置于所述数据线远离所述第一衬底基板的一侧。
6.根据权利要求4所述的阵列基板，其特征在于，所述第一遮光层在所述第一衬底基板上的正投影还至少覆盖部分所述栅线在所述第一衬底基板上的正投影。
7.根据权利要求6所述的阵列基板，其特征在于，所述第一遮光层与所述数据线、所述栅线之间至少通过第一绝缘层隔开。
8.根据权利要求4所述的阵列基板，其特征在于，所述第一遮光层在所述第一衬底基板上的正投影还至少覆盖所述数据线与所述像素电极之间的部分间隙在所述第一衬底基板上的正投影。
9.根据权利要求8所述的阵列基板，其特征在于，所述第一遮光层与所述像素电极之间至少通过第二绝缘层隔开。
10.根据权利要求4所述的阵列基板，其特征在于，每个所述像素电极通过对应的薄膜晶体管连接至相邻的所述数据线。
11.根据权利要求10所述的阵列基板，其特征在于，还包括：设置于所述薄膜晶体管靠近所述第一衬底基板的一侧的第二遮光层；
其中，所述第二遮光层与所述薄膜晶体管之间至少通过第三绝缘层隔开，所述第二遮光层在所述第一衬底基板上的正投影至少覆盖所述薄膜晶体管的部分有源层在所述第一衬底基板上的正投影。
12.根据权利要求11所述的阵列基板，其特征在于，还包括：设置于所述非显示区上的至少一个膜层对位标记；
其中，所述膜层对位标记与所述第二遮光层或所述数据线采用一次构图工艺形成。
13.根据权利要求12所述的阵列基板，其特征在于，所述膜层对位标记的材料与所述第二遮光层或所述数据线的材料相同。
14.一种阵列基板的制备方法，其特征在于，包括：
提供第一衬底基板；其中，所述第一衬底基板包括至少一个显示区以及位于所述显示区外围的非显示区；
在所述显示区上形成间隔设置的多个像素电极；
采用一次构图工艺，在所述显示区上形成第一遮光层，并在所述非显示区上形成至少一个第一基板对位标记；其中，所述第一遮光层在所述第一衬底基板上的正投影至少覆盖相邻两个所述像素电极之间的部分间隙在所述第一衬底基板上的正投影。
15.一种显示装置，其特征在于，包括：如权利要求1至13中任一项所述的阵列基板或采用如权利要求14所述的制备方法制备而成的阵列基板，与所述阵列基板相对设置的彩膜基板，以及位于所述阵列基板和所述彩膜基板之间的液晶层；
其中，所述彩膜基板包括第二衬底基板和间隔设置在所述第二衬底基板上的多个彩色滤光单元，以及位于任意相邻两个所述彩色滤光单元之间的黑色矩阵层；所述黑色矩阵层在所述阵列基板的所述第一衬底基板上的正投影至少覆盖部分所述第一遮光层在所述第一衬底基板上的正投影；
所述彩膜基板还包括设置于所述第二衬底基板上且与所述至少一个第一基板对位标记对应的至少一个第二基板对位标记；所述第二基板对位标记在所述第一衬底基板上的正投影与所述第一基板对位标记在所述第一衬底基板上的正投影相吻合。
16.根据权利要求15所述的显示装置，其特征在于，所述第二基板对位标记与所述黑色矩阵层采用一次构图工艺形成。
17.根据权利要求16所述的显示装置，其特征在于，所述第二基板对位标记的材料与所述黑色矩阵层的材料相同。
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