CN114464228A - 具有基于数据速率的电压控制机制的设备及其操作方法 - Google Patents

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CN114464228A CN202111304417.3A CN202111304417A CN114464228A CN 114464228 A CN114464228 A CN 114464228A CN 202111304417 A CN202111304417 A CN 202111304417A CN 114464228 A CN114464228 A CN 114464228A
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Abstract

本申请案涉及具有基于数据速率的电压控制机制的设备及其操作方法。描述涉及存储器设备/系统的电压管理的方法、设备及系统。存储器装置可包含经配置以确定用于正在进行或即将发生的存储器操作的时钟信号的操作频率的电路系统。所述存储器装置可产生控制指示符以增大用于较高操作频率的系统电压、减小用于较低操作频率的所述系统电压或其组合。

Description

具有基于数据速率的电压控制机制的设备及其操作方法
技术领域
所公开实施例涉及装置，且特定来说，涉及一种具有取决于数据速率的电压控制机制的设备及其操作方法。
背景技术
存储器装置可被提供为具有标准物理格式及电特性的模块以促进跨多个计算系统的更容易安装及部署。一种此模块是双列直插式存储器模块(DIMM)，其常用于将例如动态随机存取存储器(DRAM)的易失性存储器提供到计算系统。因为DRAM可为快速的，所以基于DRAM的存储器系统非常适于用作计算系统的主存储器。例如非易失性双列直插式存储器模块(NVDIMM)的一些存储器系统另外包含非易失性存储器(例如快闪存储器)以及DRAM。
计算系统及其中的装置/子系统(例如存储器系统)的技术改进通常与提高操作速度及/或减小其中的电路的大小/占用面积相关联。针对存储器系统，改进可通过提高存储器电路的密度及/或操作速度(例如时钟速度)来实现。然而，提高密度及/或操作速度会给管理功率、性能及/或错误带来越来越多挑战。
发明内容
一方面，本申请案提供一种设备，其包括：存储器阵列；连接器，其耦合到所述存储器阵列且可耦合到电力管理集成电路(PMIC)的输出，所述连接器经配置以从所述PMIC接收可变输入电压；模式寄存器，其可由存储器控制器编程以管理用于所述存储器阵列的操作频率；及逻辑，其耦合到所述连接器及所述模式寄存器，所述逻辑经配置以：基于所述操作频率产生对应于用于所述存储器阵列的电压电平的信令；及将所述信令传输到所述PMIC以调整由所述PMIC提供到所述连接器的所述可变输入电压。
另一方面，本申请案进一步提供一种存储器系统，其包括：存储器阵列；电力管理集成电路(PMIC)，其耦合到所述存储器阵列且经配置以提供由所述存储器阵列用于存储器操作的电压；及反馈电路，其耦合到所述PMIC且经配置以：确定提供到所述存储器阵列的时钟信号的操作频率；及基于所述经确定操作频率产生信令；其中所述PMIC经配置以根据所述信令调整提供到所述存储器阵列的所述电压。
又一方面，本申请案进一步提供一种操作存储器设备的方法，所述方法包括：在动态随机存取存储器(DRAM)处接收操作电压；确定用于即将发生的存储器操作的时钟信号的操作频率；基于所述操作频率从所述DRAM产生信令，其中所述信令用于根据所述操作频率调整所述操作电压。
附图说明
图1说明根据本技术的实施例的其中可操作设备的实例环境。
图2说明根据本技术的实施例的实例存储器设备的框图。
图3说明根据本技术的实施例的电压管理电路的框图。
图4A是说明根据本技术的实施例的操作一设备的实例方法的流程图。
图4B是说明根据本技术的实施例的制造一设备的实例方法的流程图。
图5是根据本技术的实施例的包含一设备的系统的示意图。
具体实施方式
如下文更详细描述，本文中公开的技术涉及一种设备，其例如用于存储器系统、具有存储器装置的系统、相关方法等以根据由设备执行的操作的数据速率管理设备的电压电平。设备(例如DRAM、DIMM、包含DRAM/DIMM的系统及/或其一部分)可包含电压-速度管理电路(例如逻辑)，其经配置以根据与命令/请求存储器操作相关联的数据速率动态调整系统内部电压电平。
不同于通常在生产时编程以为所有操作模式/频率提供单个供应电平的常规存储器系统，本技术的实施例经配置以根据正在进行及/或即将发生的操作动态改变到存储器电路的供应电平。举例来说，存储器系统(例如双倍数据速率5(DDR5)DIMM)可包含经配置以将操作电压提供到系统内的DRAM的电力管理集成电路(PMIC)。PMIC及/或DRAM可包含形成经配置以动态调整供应到DRAM的操作电压的电压-速度管理电路的电路系统。电压-速度管理电路可确定正在进行及/或即将发生的操作的操作速度(例如数据速率)。基于确定，电压-速度管理电路可产生电压控制指示符(例如用于供应电平的命令/设置及/或电压反馈)。电压-速度管理电路(在例如PMIC处)可处理电压控制指示符且因此调整供应电平。电压-速度管理电路可增大供应电平以实现及/或改进DRAM的较高速度性能。而且，当正在进行/即将发生的操作无需较高速度性能时，电压-速度管理电路可减小供应电平及对应功耗。
在以下描述中，论述众多特定细节以提供本技术的实施例的透彻及可能描述。然而，相关领域的技术人员应认识到，可在没有所述特定细节中的一或多者的情况下实践本公开。在其它例子中，未展示或未详细描述通常与半导体装置相关联的众所周知结构或操作以免模糊本技术的其它方面。一般来说，应理解，除本文中公开的那些特定实施例之外，各种其它装置、系统及方法也可在本技术的范围内。
图1示意性说明包含多个DRAM 120(例如存储器裸片、存储器芯片、存储器封装或类似物)的DIMM 100。DIMM 100包含沿着DIMM 100的衬底101(例如印刷电路板(PCB)或类似物)的边缘用于将数据总线104及服务总线106(以粗线说明)连接到主机装置的边缘连接器102。数据总线104将DRAM 120连接到边缘连接器102且在存储器存取操作(例如读取及写入)期间从经连接主机接收数据信号及将数据信号传输到经连接主机。服务总线106包含经配置以传送与经由数据总线104传送的数据相关联的信息的电连接。举例来说，服务总线106可包含命令总线及/或地址总线。服务总线106可进一步包含用于传送用于动态调整对应连接上的功率/电压量/电平的控制信息的连接。衬底101可包含用于将电压供应到其上的电路的电压连接(例如平面、一组专用迹线、一组通路等)。下文描述关于电压的动态调整及对应电路系统的细节。
DIMM 100进一步包含控制电路系统，例如寄存时钟驱动器(RCD)110。RCD 110可包含经配置以从服务总线106接收命令/地址信号及产生用于DRAM 120的存储器命令/地址信号的电路系统。RCD 110可将可预测电负载(例如，用于匹配阻抗、电抗、电容等)呈现给主机装置且可将存储器命令/地址信号重新驱动到DRAM 120，此帮助实现较高密度及增加信号完整性。RCD 110还可缓冲由主机提供的命令/地址信号，且接着将经缓冲信号作为存储器命令/地址信号传输到DRAM 120。
DIMM 100可进一步包含经配置以提供粒状系统电力/电压负载的PMIC 130。举例来说，DDR5 DIMM可包含接收外部电力(例如12V)及分配内部电压(例如1.1V VDD供应)的PMIC 130。PMIC 130可经配置以使内部电压跨外部电压的变化或波动电平稳定。PMIC 130可经由衬底101上的电压连接将内部电压提供到DRAM 120。在一些实施例中，PMIC 130可进一步从DRAM 120接收控制相关信息来调整内部电压电平(例如板载供应电平)。如下文详细描述，DRAM 120及/或PMIC 130可包含经配置以根据目标性能水平(例如数据速率)动态调整内部电压电平的电路系统。
图2说明根据本技术的实施例的实例存储器设备200(例如半导体裸片组合件，其包含三维集成(3DI)装置或裸片堆叠封装)的框图。举例来说，设备200可包含图1的DRAM120或其一部分。
设备200可包含存储器单元阵列，例如存储器阵列250。存储器阵列250可包含多个存储体(例如存储体0到15)，且每一存储体可包含多个字线(WL)、多个位线(BL)及布置于字线与位线的相交点处的多个存储器单元。存储器单元可包含数个不同存储器媒体类型中的任一者，其包含电容、磁阻、铁电、相变或类似物。字线WL的选择可由行解码器240执行，且位线BL的选择可由列解码器245执行。感测放大器(SAMP)可针对对应位线BL提供且经连接到至少一个相应本地I/O线对(LIOT/B)，LIOT/B又可经由传送门(TG)(其可用作开关)耦合到至少相应一个主I/O线对(MIOT/B)。感测放大器及传送门可基于来自解码器电路系统的控制信号进行操作，解码器电路系统可包含命令解码器215、行解码器240、列解码器245、存储器阵列250的任何控制电路系统或其任何组合。存储器阵列250还可包含板线及对应电路系统用于管理其操作。
设备200可采用多个外部端子，其包含分别耦合到命令总线及地址总线以接收命令信号(CMD)及地址信号(ADDR)的命令及地址端子。设备200可进一步包含接收芯片选择信号(CS)的芯片选择端子、接收时钟信号CK及CKF的时钟端子、接收数据时钟信号WCK及WCKF的数据时钟端子、数据端子DQ、RDQS、DBI及DMI、电力供应端子VDD、VSS及VDDQ。
命令端子及地址端子可从外部被供应地址信号及存储体地址信号(图2中未展示)。供应到地址端子的地址信号及存储体地址信号可经由命令/地址输入电路205传送到地址解码器210。地址解码器210可接收地址信号且将经解码行地址信号(XADD)供应到行解码器240及将经解码列地址信号(YADD)供应到列解码器245。地址解码器210还可接收存储体地址信号且将存储体地址信号供应到行解码器240及列解码器245两者。
命令及地址端子可从存储器控制器被供应命令信号(CMD)、地址信号(ADDR)及芯片选择信号(CS)。命令信号可表示来自存储器控制器的各种存储器命令(例如，包含存取命令，其可包含读取命令及写入命令)。芯片选择信号可用于选择设备200对提供到命令及地址端子的命令及地址作出响应。当将有效芯片选择信号提供到设备200时，可解码命令及地址且可执行存储器操作。命令信号可作为内部命令信号ICMD经由命令/地址输入电路205提供到命令解码器215。命令解码器215可包含电路以解码内部命令信号ICMD以产生用于执行存储器操作的各种内部信号及命令，例如选择字线的行命令信号及选择位线的列命令信号。命令解码器215可进一步包含用于追踪各个计数或值(例如由设备200接收的刷新命令或由设备200执行的自刷新操作的计数)的一或多个寄存器。
读取数据可从由行地址(例如被提供有效命令的地址)及列地址(例如被提供读取的地址)指定的存储器阵列250中的存储器单元读取。读取命令可由命令解码器215接收，命令解码器215可将内部命令提供到输入/输出(I/O)电路260，使得读取数据可根据RDQS时钟信号经由读取/写入放大器255及I/O电路260从数据端子DQ、RDQS、DBI及DMI输出。读取数据可在由可经编程于设备200中(例如，经编程于模式寄存器207中)的读取延时RL信息定义的时间提供。读取延时RL信息可依据CK时钟信号的时钟循环定义。举例来说，读取延时RL信息可为在提供相关联读取数据时在读取命令由设备200接收之后的CK信号的时钟循环数。
写入数据可根据WCK及WCKF时钟信号供应到数据端子DQ、DBI及DMI。写入命令可由命令解码器215接收，命令解码器215可将内部命令提供到I/O电路260，使得写入数据可由I/O电路260中的数据接收器接收且经由I/O电路260及读取/写入放大器255供应到存储器阵列250。写入数据可被写入于由行地址及列地址指定的存储器单元中。写入数据可在由写入延时WL信息定义的时间提供到数据端子。写入延时WL信息可经编程于设备200中，例如经编程于模式寄存器207中。写入延时WL信息可依据CK时钟信号的时钟循环定义。举例来说，写入延时信息WL可为在接收相关联写入数据时在写入命令由设备200接收之后的CK信号的时钟循环数。
时钟端子及数据时钟端子可被供应外部时钟信号及互补外部时钟信号。外部时钟信号CK、CKF、WCK、WCKF可经供应到时钟输入电路220。CK及CKF信号可为互补的，且WCK及WCKF信号也可为互补的。互补时钟信号可具有相反时钟电平且同时在相反时钟电平之间转变。举例来说，当时钟信号处于低时钟电平时，互补时钟信号处于高电平，且当时钟信号处于高时钟电平时，互补时钟信号处于低时钟电平。此外，当时钟信号从低时钟电平转变成高时钟电平时，互补时钟信号从高时钟电平转变成低时钟电平，且当时钟信号从高时钟电平转变成低时钟电平时，互补时钟信号从低时钟电平转变成高时钟电平。
包含于时钟输入电路220中的输入缓冲器可接收外部时钟信号。举例来说，当由来自命令解码器215的时钟/启用信号启用时，输入缓冲器可接收时钟/启用信号。时钟输入电路220可接收外部时钟信号以产生内部时钟信号ICLK。内部时钟信号ICLK可经供应到内部时钟电路230。内部时钟电路230可基于从命令/地址输入电路205接收的内部时钟信号ICLK及时钟启用CKE提供各种相位及频率控制内部时钟信号。举例来说，内部时钟电路230可包含时钟路径(图2中未展示)，其接收内部时钟信号ICLK且将各种时钟信号提供到命令解码器215。内部时钟电路230可进一步提供I/O时钟信号。I/O时钟信号可经供应到I/O电路260且可用作用于确定读取数据的输出时序及/或写入数据的输入时序的时序信号。I/O时钟信号可在多个时钟频率下提供，使得数据可以不同数据速率从设备200输出及输入到设备200。当期望高存储器速度时，可期望较高时钟频率。当期望低功耗时，可期望较低时钟频率。内部时钟信号ICLK还可经供应到时序产生器235且因此可产生各种内部时钟信号。
期望时钟频率及/或其即将发生的变化可对应于其它寄存器中的值。举例来说，模式寄存器207中的一或多者可提供与用于即将发生的存储器操作的目标或所需频率范围相关联的信息。而且，模式寄存器207中的一或多者(例如模式寄存器13)可在改变与即将发生的操作相关联的时钟(例如数据时钟信号WCK/WCKF、CK时钟信号及/或内部时钟信号ICLK)的频率或速率之前设置。因此，对应模式寄存器207可用于确定时钟速率即将发生的变化及/或经改变时钟速率的目标范围。
电力供应端子可从例如板载电压源(例如图1的PMIC 130)的外部源被供应电力供应电势VDD。电力供应端子可进一步存取电压参考VSS(例如电接地)。这些电力供应电势VDD及VSS可被供应到内部电压产生器电路270。内部电压产生器电路270可基于电力供应电势VDD及VSS产生各种内部电势VOD、VARY、VPERI及类似物。VPP可用于行解码器240中，内部电势VOD及VARY可用于包含于存储器阵列250中的感测放大器中，且内部电势VPERI可用于许多其它电路块中。
电力供应端子还可被供应电力供应电势VDDQ。电力供应电势VDDQ可与电力供应电势VSS一起供应到I/O电路260。在本技术的实施例中，电力供应电势VDDQ可为相同于电力供应电势VDD的电势。在本技术的另一实施例中，电力供应电势VDDQ可为不同于电力供应电势VDD的电势。然而，专用电力供应电势VDDQ可用于I/O电路260，使得由I/O电路260产生的电力供应噪声不传播到其它电路块。
在一些实施例中，内部电压产生器电路270可包含反馈电路271，其经配置以通过电压反馈VFDBK连接器/垫产生反馈控制指示符。反馈电路271可经配置以确定及传送与操作电压/电力相关联的信息，例如外部源电平(例如VDD)、内部电压电平中的一或多者(例如VDD)及/或其推导。举例来说，反馈电路271可产生包含外部源电平的命令或设置的反馈控制指示符。而且，反馈电路271可产生包含与外部源电平相关联的反馈参考电压的反馈控制指示符。反馈电路271可经配置以将反馈控制指示符传送到外部供应器(例如PMIC 130)。
反馈电路271可经配置以确定用于正在进行及/或即将发生的操作的时钟频率的期望或所需操作范围。举例来说，反馈电路271可存取或监测模式寄存器207中的一或多者以确定目标时钟频率及/或即将发生的频率变化的指示。替代地或另外，反馈电路271可包含经配置以分析例如时钟速度、即将发生的命令及/或其预定模式的内部可用信息以确定时钟频率的电路系统(例如计数器、异步超时电路、匹配滤波器等)。而且，反馈电路271可包含经配置以与锁相环路(PLL)电路及/或图1的RCD 110交互以确定时钟频率的电路系统。
反馈电路271可经配置以基于经确定时钟频率产生反馈控制指示符。所产生的反馈控制指示符可反映对应于目标时钟频率的期望电压电平而非电流电平。举例来说，反馈电路271可经配置(经由例如无源/有源电路系统及/或处理器/固件/软件)以产生命令/设置来增大用于较高操作频率的外部供应电压，例如在操作模式匹配一或多个预定模式设置及/或目标频率高于上限阈值时。反馈电路271可经配置以产生命令/设置来减小用于较低操作频率的外部供应电压，例如在操作模式匹配一或多个其它模式设置及/或目标频率低于下限阈值时。而且，例如，反馈电路271经配置(经由例如具有抽头及输出开关的分压器)以产生用于较高操作频率的减小反馈(例如比实际电流条件更低的电平)及/或用于较低操作频率的增大反馈(例如比实际电流条件更高的电平)。因此，外部供应器可对经调整反馈作出响应且增大用于较高操作频率的外部供应电平及/或降低用于较低操作频率的外部供应电平。在一些实施例中，反馈电路271可经配置以将操作频率范围提供到外部源(例如PMIC 130)。外部源可根据所提供操作频率范围增大及/或减小电压。
设备200可经连接到能够利用存储器用于临时或永久存储信息的数个电子装置中的任一者或其组件。举例来说，设备200的主机装置可为计算装置，例如桌上型或便携式计算机、服务器、手持式装置(例如移动电话、平板计算机、数字阅读器、数字媒体播放器)或其一些组件(例如中央处理单元、协处理器、专用存储器控制器等)。主机装置可为联网装置(例如交换机、路由器等)或数字图像、音频及/或视频记录器、车辆、电器、玩具或数个其它产品中的任一者。在一个实施例中，主机装置可直接连接到设备200；但在其它实施例中，主机装置可间接连接到存储器装置(例如，经由联网连接或通过中间装置)。
图3说明根据本技术的实施例的电压管理电路300的框图。电压管理电路300可包含DRAM 120、PMIC 130、服务总线106及/或其中的一或多个部分。举例来说，电压管理电路300可包含图2的反馈电路271及/或图2的模式寄存器207。
替代地或另外，电压管理电路300可包含PMIC 130中逻辑块302、本地存储器304、外部供应接口306、通信接口308及/或电压输出电路310的一或多个部分。逻辑块302可经配置以控制PMIC 130的操作。在一些实施例中，逻辑块302可根据存储于本地存储器304中的电路系统配置及/或指令来操作。本地存储器304可进一步经配置以在操作期间存储信息(例如接收到的数据及/或处理结果)。外部供应接口306可经配置以接收及处理(经由例如滤波器及/或电压转换器)输入电压，例如来自图1的DIMM 100外部的源的系统电压/电流。
电压输出电路310可包含经配置以产生/提供用于DIMM 100的可变存储器电压332的电路系统(例如低压差(LDO)电路系统及/或降压开关调节器(SWA、SWB等))。服务总线106可包含一或多个电压供应连接322，其将可变存储器电压332(例如VDD及/或VSS)从电压输出电路310提供到DRAM 120(例如其中图2的内部电压产生器电路270)。电压输出电路310可根据经由服务总线106内的一或多个电压控制连接324传送到通信接口308的电压控制指示符334提供可变存储器电压332。如上文描述，电压控制指示符334可包含来自DRAM 120的命令、设置、反馈电压电平及/或即将发生的频率范围。PMIC130可根据电压控制指示符334调整可变存储器电压332的输出电平。举例来说，基于电压控制指示符334，PMIC 130可增大用于较高操作频率的板载电压及/或减小用于较低操作频率的电压，如上文描述。
图4A是说明根据本技术的实施例的操作一设备(例如图1的DIMM 100、图1的DRAM120、图1的PMIC 130、图3的电压管理电路300及/或其一或多个部分)的实例方法400的流程图。举例来说，方法400可用于根据时钟的目标频率(例如数据速率)动态调整DIMM 100的板载电压(例如图3的可变存储器电压332)。
在框402，存储器设备可确定与实施存储器操作(例如读取或写入)相关联的频率。换句话说，DIMM 100上的DRAM 120或其它电路系统(例如图1的RCD 110)可确定用于正在进行的存储器操作及/或即将发生的存储器操作的目标频率或当前频率，例如数据速率。举例来说，如在框412说明，DRAM 120(经由例如反馈电路271)可检测对应于目标频率或其变化的模式寄存器设置更新。DRAM 120可如上文描述那样监测图2的模式寄存器207中的一或多者以检测存储值的变化。DRAM 120可使用检测到的变化确定即将发生的频率范围。而且，如在框414说明，DRAM 120及/或其它电路系统可使用分析电路系统确定时钟信号的频率。
在框404，存储器设备可产生图3的电压控制指示符334用于调整供应到DRAM 120的操作电压。在框422，存储器设备可确定对应于经确定频率的目标操作电压。举例来说，存储器设备可在经确定频率高于阈值(例如上限阈值)时及/或在操作模式对应于较高频率时以较高电压为目标。存储器设备可以较高操作电压为目标以支持较高频率及对应性能特性。而且，存储器设备可在经确定频率低于阈值(例如下限阈值)时及/或在操作模式对应于较低频率时以较低电压为目标。存储器设备可以较低电压为目标以减少功耗，同时供应足够电压来满足对应于较低操作频率的减小性能特性。
在一些实施例中，例如在框424说明，存储器设备可根据目标操作电压产生命令或设置(例如电压控制指示符334)。举例来说，在一些实施例中，PMIC 130可经配置以根据所产生命令/设置调整输出/板载电压(例如可变存储器电压332)。DRAM 120可针对目标操作电压产生命令/设置及发送命令/设置到PMIC 130。
在其它实施例中，例如在框426说明，存储器设备可根据目标操作电压产生经调整电压反馈(例如电压控制指示符334)。举例来说，在一些实施例中，PMIC 130可经配置以根据反馈/参考电压维持DRAM 120处的目标电压。PMIC 130可使用反馈/参考电压作为提供到DRAM 120的输出/板载电压的表示。反馈电路271可产生经减小电压反馈，用于在操作频率高于阈值(例如上限阈值)时增大可变输入电压。反馈电路271可产生经增大电压反馈，用于在操作频率低于阈值(例如下限阈值)时减小可变输入电压。换句话说，反馈电路271可产生欺骗或迫使PMIC 130将输出电压增大到高于目标操作电压或将输出电压减小到低于目标操作电压的电压控制指示符334。
作为说明实例，PMIC 130可经配置以维持DRAM 120处的操作电压‘nV’。PMIC130可经配置以接收或预期表示在DRAM 120处测量的操作电压的电压控制指示符334(例如操作电压的缩放电平)。当经确定当前/即将发生的操作频率高于阈值时或当确定对应操作模式时，反馈电路271可产生(经由例如具有可选抽头的分压器)对应于‘n-xV’的电压控制指示符334，即使DRAM 120操作电压是‘nV’。当PMIC 130接收经调整电压指示时，PMIC 130可使输出电压增大‘xV’以试图维持DRAM 120处的‘nV’。事实上，PMIC 130可输出经增大电压，使得DRAM 120处的操作电压根据经调整反馈是‘n+xV’。类似地，当经确定当前/即将发生的操作频率低于阈值时或当确定对应操作模式时，反馈电路271可产生对应于‘n+xV’的电压控制指示符334，即使DRAM 120操作电压是‘nV’。当PMIC 130接收经调整电压指示时，PMIC130可使输出电压减小‘xV’以图维持DRAM 120处的‘nV’。事实上，PMIC 130可输出经减小电压，使得DRAM 120处的操作电压根据经调整反馈是‘n-xV’。
在框406，存储器设备可根据电压控制指示符334调整操作电压。举例来说，如在框432说明，PMIC 130可增大用于与即将发生的操作及/或正在进行的操作相关联的较高频率(例如经确定频率)的可变存储器电压332。通过增大可变存储器电压332，存储器设备可满足与较高操作频率相关联的增大性能需求(通过例如减小转换速率及/或电压转变)。而且，如在框434说明，PMIC 130可减小用于与即将发生的操作及/或正在进行的操作相关联的较低频率(例如经确定频率)的可变存储器电压332。通过减小可变存储器电压332，存储器设备可减少功耗，同时维持与较低操作频率相关联的减小性能需求。在框436，动态产生/调整的可变存储器电压332可经提供到DRAM 120且在DRAM 120处接收。如由图4A中的反馈环路说明，设备100可重复方法400且连续调整操作电压以最佳地平衡性能特性与功耗。
图4B是说明根据本技术的实施例的制造一设备(例如图1的DIMM 100、图1的DRAM120、图1的PMIC 130、图3的电压管理电路300及/或其一或多个部分)的实例方法450的流程图。在框452，可提供频率检测电路。举例来说，可提供图2的模式寄存器207、图2的反馈电路271或其一部分、频率分析电路及/或相关联连接。在一些实施例中，提供电路可包含用半导体或集成电路制造过程(包含例如掺杂、分层、沉积金属、平坦化等)形成电路系统组件。所提供或经形成电路可经配置以确定操作频率或其变化，如上文描述。
在框454，可提供报告电路(例如反馈电路271或其一或多个部分)。所提供报告电路可经配置以根据经确定频率或其变化产生图3的电压控制指示符334。所提供报告电路可经配置以将电压控制指示符334传送(经由例如一或多个驱动器)到另一电路(例如外部装置，例如图1的PMIC 130)。
在框456，可提供电压控制电路(例如可变电压供应器，例如PMIC 130)。所提供电压控制电路可具有用于接收电压控制指示符334的反馈输入。电压控制电路可经配置以使用电压控制指示符334调整所供应输出电压，如上文描述。
在框458，可提供控制连接。举例来说，图1的衬底101可具有包含图3的电压供应连接322及图3的电压控制连接324的图1的服务总线106。替代地，电压供应连接322及/或电压控制连接324(例如金属迹线)可经形成(经由例如金属沉积)于衬底101上。所提供连接可经配置以电耦合及/或直接连接DRAM 120及PMIC 130。在一些实施例中，提供控制连接可包含将DIMM衬底101上的感测线重新路由到DRAM 120或从DRAM120调整DIMM衬底101上的感测线。举例来说，当PMIC 130经配置以从PCB感测操作电压及/或接收控制指示符时，衬底101可经重新配置以将电压反馈VFDBK连接器/垫连接到电压控制连接324及/或PMIC 130。
在框460，可组装存储器系统(例如DIMM 100)。举例来说，如在框472说明，存储器(例如DRAM 120)可经附接到衬底101。而且，如在框474说明，电压源(例如PMIC 130)可经附接到衬底101。PMIC 130及DRAM 120可经连接到服务总线106。
图5是根据本技术的实施例的包含一设备的系统的示意图。上文参考图1到4描述的前述设备(例如存储器装置)中的任一者可经并入到各种更大及/或更复杂系统中的任何者中，其代表性实例是图5中示意性展示的系统580。系统580可包含存储器装置500、电源582、驱动器584、处理器586及/或其它子系统或组件588。存储器装置500可包含大体上类似于上文参考图1到4描述的设备的特征的特征，且因此可包含用于执行来自主机装置的直接读取请求的各种特征。所得系统580可执行各种功能中的任何者，例如存储器存储、数据处理及/或其它合适功能。因此，代表性系统580可包含(但不限于)手持式装置(例如移动电话、平板计算机、数字阅读器及数字音频播放器)、计算机、车辆、电器及其它产品。系统580的组件可容置于单个单元中或分布于多个互连单元上(例如，通过通信网络)。系统580的组件还可包含远程装置及各种计算机可读媒体中的任何者。
从前文应了解，本文中已出于说明目的描述本技术的特定实施例，但可在不脱离本公开的情况下进行各种修改。另外，特定实施例的背景下描述的新技术的某些方面也可组合或消除于其它实施例中。此外，尽管已在新技术的某些实施例的背景下描述与所述实施例相关联的优点，但其它实施例也可展现此类优点，且并非所有实施例需要必然展现此类优点以落于本技术的范围内。因此，本公开及相关联技术可涵盖本文中未明确展示或描述的其它实施例。
在上文所说明实施例中，设备已在DIMM及DRAM装置的背景下描述。然而，根据本技术的其它实施例配置的设备可包含其它类型的合适存储媒体附加于或代替DIMM及DRAM装置，例如并入基于NAND或基于NOR的非易失性存储媒体(例如NAND快闪)、磁性存储媒体、相变存储媒体、铁电存储媒体等的装置。
如本文中使用，术语“处理”包含操纵信号及数据，例如写入或编程、读取、擦除、刷新、调整或改变值、计算结果、执行指令、组装、传送及/或操纵数据结构。术语“数据结构”包含布置为位、字或码字、块、文件、输入数据、系统产生数据(例如计算或产生数据)及程序数据的信息。此外，如本文中使用，术语“动态”描述在对应装置、系统或实施例的操作、使用或部署期间及在运行制造商或第三方固件之后或在运行制造商或第三方固件时发生的过程、功能、动作或实施方案。动态发生过程、功能、动作或实施方案可在设计、制造及初始测试、设置或配置之后发生。
足够详细地描述以上实施例以使所属领域的技术人员能够制造及使用实施例。然而，相关领域的技术人员应理解，本技术可具有额外实施例，且可在没有上文参考图1到5描述的实施例的细节中的若干者的情况下实践本技术。

Claims (21)

1.一种设备，其包括：
存储器阵列；
连接器，其耦合到所述存储器阵列且可耦合到电力管理集成电路PMIC的输出，所述连接器经配置以从所述PMIC接收可变输入电压；
模式寄存器，其可由存储器控制器编程以管理用于所述存储器阵列的操作频率；及
逻辑，其耦合到所述连接器及所述模式寄存器，所述逻辑经配置以
基于所述操作频率产生对应于用于所述存储器阵列的电压电平的信令；及
将所述信令传输到所述PMIC以调整由所述PMIC提供到所述连接器的所述可变输入电压。
2.根据权利要求1所述的设备，其中：
所述可变输入电压可由所述PMIC至少部分基于所述存储器阵列的所述操作频率进行配置；
所述信令指示电压电平、所述操作频率或两者；且
所述模式寄存器可由控制器编程以管理所述可变输入电压。
3.根据权利要求1所述的设备，其中所述逻辑经配置以基于所述模式寄存器的设置确定所述操作频率，其中所述操作频率对应于提供到所述存储器阵列的时钟信号。
4.根据权利要求3所述的设备，其中所述逻辑经配置以：
确定用于即将发生的存储器操作的所述时钟信号的所述操作频率、所述时钟信号的所述操作频率的变化或其组合；及
产生所述信令，用于调整用于所述即将发生的存储器操作的所述可变输入电压。
5.根据权利要求4所述的设备，其中所述逻辑经配置以产生包含命令、设置或其组合的所述信令用于：(1)当所述操作频率高于上限阈值时增大所述可变输入电压；或(2)当所述操作频率低于下限阈值时减小所述可变输入电压。
6.根据权利要求4所述的设备，其中所述逻辑包含或经耦合到具有多个输出抽头的分压器，所述多个输出抽头经配置以选择性将指示反馈电压的所述信令提供到所述PMIC。
7.根据权利要求6所述的设备，其中所述分压器经配置以响应于确定所述操作频率而提供所述反馈电压，所述反馈电压表示不同于在所述连接器处接收的所述可变输入电压的电流电平的电压电平。
8.根据权利要求7所述的设备，其中所述分压器经配置以在所述操作频率高于上限阈值时选择性提供经减小电压反馈，其中所述经减小电压反馈是表示低于所述可变输入电压的所述电流电平的所述电压电平的所述反馈电压且经配置以致使所述PMIC增大所述可变输入电压。
9.根据权利要求7所述的设备，其中所述分压器经配置以在所述操作频率低于下限阈值时选择性提供经增大电压反馈，其中所述经增大电压反馈是表示高于所述可变输入电压的所述电流电平的所述电压电平的所述反馈电压且经配置以致使所述PMIC减小所述可变输入电压。
10.根据权利要求1所述的设备，其中所述设备包括动态随机存取存储器DRAM。
11.根据权利要求10所述的设备，其中所述DRAM是双倍数据速率DDR装置。
12.一种存储器系统，其包括：
存储器阵列；
电力管理集成电路PMIC，其耦合到所述存储器阵列且经配置以提供由所述存储器阵列用于存储器操作的电压；及
反馈电路，其耦合到所述PMIC且经配置以：
确定提供到所述存储器阵列的时钟信号的操作频率，及
基于所述经确定操作频率产生信令；
其中：
所述PMIC经配置以根据所述信令调整提供到所述存储器阵列的所述电压。
13.根据权利要求12所述的存储器系统，其中：
所述存储器阵列包括动态随机存取存储器DRAM；且
所述存储器系统包括双列直插式存储器模块DIMM。
14.根据权利要求13所述的存储器系统，其中：
所述信令指示即将发生的存储器操作的所述操作频率；且
所述PMIC经配置以：
接收所述操作频率，及
根据所述操作频率调整提供到所述DRAM的所述电压。
15.根据权利要求13所述的存储器系统，其中：
所述反馈电路包括所述DRAM；且
所述PMIC经配置以：
从所述DRAM接收所述信令，及
根据所述操作频率调整提供到所述DRAM的所述电压。
16.根据权利要求15所述的存储器系统，其中所述反馈电路经配置以产生包含命令、设置或其组合的所述信令用于：(1)当所述操作频率高于上限阈值时增大所述可变输入电压；或(2)当所述操作频率低于下限阈值时减小所述可变输入电压。
17.根据权利要求15所述的存储器系统，其中：
所述PMIC经配置以根据从所述DRAM感测的电压维持所述DRAM处的操作电压，其中所述感测电压表示在所述DRAM处接收的所述操作电压；且
所述反馈电路经配置以产生包含与不同于所述DRAM处的所述操作电压的经调整电压相对应的所述感测电压的所述信令来迫使所述PMIC增大或减小所述电压。
18.一种操作存储器设备的方法，所述方法包括：
在动态随机存取存储器DRAM处接收操作电压；
确定用于即将发生的存储器操作的时钟信号的操作频率；
基于所述操作频率从所述DRAM产生信令，其中所述信令用于根据所述操作频率调整所述操作电压。
19.根据权利要求18所述的方法，其中确定所述操作频率包含监测表示到以所述即将发生的存储器操作为目标的所述操作频率的转变的模式寄存器。
20.根据权利要求18所述的方法，其中产生所述信令包含产生反馈测量以在所述操作频率高于上限阈值时增大所述操作电压，其中所述反馈测量对应于低于所述当前接收到的操作电压的电压。
21.根据权利要求18所述的方法，其中产生所述信令包含产生命令、设置或其组合以命令电力管理集成电路PMIC根据所述即将发生的存储器操作的所述操作频率调整所述操作电压。
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