CN114446871A - 半导体元件及其制备方法 - Google Patents

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Abstract

本公开提供一种半导体元件及其制备方法。该半导体元件具有一半导体晶粒，具有一第一导电层；一第一蚀刻终止层，位于该第一导电层上；一第二半导体晶粒，具有一第二导电层，该第二导电层位于该第一蚀刻终止层上；一第二蚀刻终止层，位于该第二导电层上；一第一贯穿基底通孔，沿着该第二半导体晶粒与该第一蚀刻终止层设置，延伸到该第一半导体晶粒，并位于该第一导电层上；以及一第二贯穿基底通孔，延伸到该第二半导体晶粒，沿着该第二蚀刻终止层设置，并位于该第二导电层上。该第二蚀刻终止层的一厚度大于该第一蚀刻终止层的一厚度。

Description

半导体元件及其制备方法
技术领域
本公开主张2020年11月2日申请的美国正式申请案第17/087,073号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
本公开涉及一种半导体元件以及该半导体元件的制备方法。特别涉及一种具有较大厚度的蚀刻终止层的半导体元件以及该半导体元件的制备方法。
背景技术
半导体元件使用在不同的电子应用，例如个人电脑、手机、数码相机，或其他电子设备。半导体元件的尺寸逐渐地变小，以符合计算能力所逐渐增加的需求。然而，在尺寸变小的工艺期间，增加不同的问题，且如此的问题在数量与复杂度上持续增加。因此，仍然持续着在达到改善品质、良率、效能与可靠度以及降低复杂度方面的挑战。
上文的“现有技术”说明仅提供背景技术，并未承认上文的“现有技术”说明披露本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开的一实施例提供一种半导体元件，具有一第一半导体晶粒，包含一第一导电层；一第一蚀刻终止层，位于该第一导电层上；一第二半导体晶粒，包含一第二导电层，该第二导电层位于该第一蚀刻终止层上；一第二蚀刻终止层，位于该第二导电层上：一第一贯穿基底通孔，沿着该第二半导体晶粒与该第一蚀刻终止层设置，延伸到该第一半导体晶粒，并位于该第一导电层上；以及一第二贯穿基底通孔，延伸到该第二半导体晶粒，沿着该第二蚀刻终止层设置，并位于该第二导电层上。该第二蚀刻终止层的一厚度大于该第一蚀刻终止层的一厚度。
在一些实施例中，该第一蚀刻终止层与该第二蚀刻终止层包含一相同材料。
在一些实施例中，该第二蚀刻终止层的该厚度对该第一蚀刻终止层的该厚度的一比率，介于大约1.1到大约2.0之间。
在一些实施例中，该第二贯穿基底通孔的一宽度等于或大于该第一贯穿基底通孔的一宽度。
在一些实施例中，该半导体元件还包括一上导电层，位于该第一贯穿基底通孔与该第二贯穿基底通孔上。
在一些实施例中，该半导体元件还包括多个绝缘层，位于该第一贯穿基底通孔的各侧壁上，其中，该多个绝缘层包含氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷(tetra-ethylortho-silicate)或其组合。
在一些实施例中，该半导体元件还包括一粘着层，位于该第一导电层与该第一贯穿基底通孔之间，其中，该粘着层包含钛、钽、钛钨或氮化锰(manganese nitride)。
在一些实施例中，该半导体元件还包括一晶种层，位于该第一导电层与该第一贯穿基底通孔之间，其中，该晶种层包含铜或钌(ruthenium)。
在一些实施例中，该半导体元件还包括一第一接合层，位于该第一蚀刻终止层上，且位于该第一半导体晶粒与该第二半导体晶粒之间。
在一些实施例中，该第二贯穿基底通孔的一深宽比，介于大约1：6到大约1：15之间。
在一些实施例中，该第二半导体晶粒包括一第二介电层以及一第二基底，该第二介电层位于该第一接合层上，该第二基底位于该第二介电层上，该第二导电层与该第二蚀刻终止层位于该第二介电层中，以及该第二贯穿基底通孔沿着该第二基底设置，延伸到该第二介电层，沿着该第二蚀刻终止层设置，并位于该第二导电层上。
在一些实施例中，该第二介电层包含氧化硅，该第一蚀刻终止层与该第二蚀刻终止层包含氮化硅、氮氧化硅或氮碳化硅(silicon carbonitride)。
在一些实施例中，该晶种层具有一厚度，介于大约10nm到大约40nm之间。
本公开的另一实施例提供一种半导体元件的制备方法，包括：提供一第一半导体晶粒，该第一半导体晶粒包含一第一导电层；形成一第一蚀刻终止层在该第一导电层上；接合一第二半导体晶粒到该第一蚀刻终止层上，其中，该第二半导体晶粒包含一第二导电层以及一第二蚀刻终止层，该第二导电层位于该第一蚀刻终止层上，该第二蚀刻终止层位于该第二导电层上，以及该第二蚀刻终止层具有一厚度，大于该第一蚀刻终止层的一厚度；执行一通孔蚀刻工艺，以同时形成一第一通孔开口以及一第二通孔开口，其中，该第一蚀刻终止层经由该第一通孔开口暴露，以及该第二蚀刻终止层经由该第二通孔开口暴露；共形地形成多个绝缘层在该第一通孔开口与该第二通孔开口中；执行一冲孔(punch)蚀刻工艺，通过移除形成在该第一通孔开口与该第二通孔开口上的该多个绝缘层、形成在该第一导电层上的该第一蚀刻终止层以及形成在该第二导电层上的该第二蚀刻终止层，以延伸该第一通孔开口与该第二通孔开口；以及一体成形一第一贯穿基底通孔在该第一通孔开口中以及一第二贯穿基底通孔在该第二通孔开口中。
在一些实施例中，该第一蚀刻终止层与该第二蚀刻终止层包含一相同材料。
在一些实施例中，该第一蚀刻终止层与该第二蚀刻终止层包含氮化硅、氮氧化硅或氮碳化硅。
在一些实施例中，该通孔蚀刻工艺使用一蚀刻剂，该蚀刻剂包含八氟异丁烯(perfluoroisobutylene)或六氟丁二烯(hexafluorobutadiene)。
在一些实施例中，该冲孔蚀刻工艺使用一蚀刻剂，该蚀刻剂包含四氟甲烷(tetrafluoromethane)。
本公开的再一实施例提供一种半导体元件的制备方法，包括：提供一第一半导体晶粒，该第一半导体晶粒包含一第一导电层；形成一第一蚀刻终止层在该第一导电层上；接合一第二半导体晶粒到该第一蚀刻终止层上，其中，该第二半导体晶粒包含一第二导电层以及一第二蚀刻终止层，该第二导电层位于该第一蚀刻终止层上，该第二蚀刻终止层位于该第二导电层上，以及该第二蚀刻终止层包含一材料，该材料具有相对于该第一蚀刻终止层的一蚀刻选择性；执行一通孔蚀刻工艺，以同时形成一第一通孔开口以及一第二通孔开口，其中，该第一蚀刻终止层经由该第一通孔开口暴露，以及该第二蚀刻终止层经由该第二通孔开口暴露；共形地形成多个绝缘层在该第一通孔开口与该第二通孔开口中；执行一冲孔蚀刻工艺，通过移除形成在该第一通孔开口与该第二通孔开口上的该多个绝缘层、形成在该第一导电层上的该第一蚀刻终止层以及形成在该第二导电层上的该第二蚀刻终止层，以延伸该第一通孔开口与该第二通孔开口；以及同时形成一第一贯穿基底通孔在该第一通孔开口中以及一第二贯穿基底通孔在该第二通孔开口中。
在一些实施例中，该通孔蚀刻工艺具有该第一蚀刻终止层对该第二蚀刻终止层的一蚀刻率比，介于大约1.05：1到大约25：1之间。
由于本公开该半导体元件的设计，该第二蚀刻终止层的较大厚度可在该多个通孔开口(via openings)形成期间，补偿过蚀刻(over etching)的不良反应(adverseeffect)。因此，可改善该半导体元件的良率/效能。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中的技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中的技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的披露内容，附图中相同的元件符号指相同的元件。
图1例示本公开一实施例的一半导体元件的制备方法的流程示意图。
图2到图15例示本公开一实施例的制备该半导体元件的制备流程的剖视示意图。
图16到图20例示本公开另一实施例的制备该半导体元件的制备程序的部分流程的剖视示意图。
图21例示本公开另一实施例的制备该半导体元件的制备程序的部分流程的剖视示意图。
图22到图24例示本公开另一实施例的制备该半导体元件的制备程序的部分流程的剖视示意图。
图25到图27例示本公开另一实施例的制备该半导体元件的一制备流程的部分流程的剖视示意图。
附图标记说明：
1A：半导体元件
1B：半导体元件
1C：半导体元件
1D：半导体元件
1E：半导体元件
10：制备方法
100：第一半导体晶粒
101：第一基底
103：第一介电层
105：第一装置
107：第一导电层
200：第二半导体晶粒
201：第二基底
203：第二介电层
205：第二装置
207：第二导电层
301：第一蚀刻终止层
301BS：下表面
303：第二蚀刻终止层
305：第一接合层
307：第二接合层
309：第一钝化层
311：绝缘层
311SW：侧壁
313：阻障层
315：粘着层
317：晶种层
319：上导电层
321：第一贯穿基底通孔
321SW：侧壁
323：第二贯穿基底通孔
323SW：侧壁
325：调整层
325SW：侧壁
401：第一开口
403：第一遮罩(掩膜)层
405：第一通孔开口
407：第二通孔开口
409：填充材料
411：第一凹陷空间
411BS：下表面
411SW：侧壁
413：第二凹陷空间
D1：深度
D2：深度
D3：深度
S11：步骤
S13：步骤
S15：步骤
S21：步骤
S23：步骤
S25：步骤
T1：厚度
T2：厚度
T3：厚度
W1：宽度
W2：宽度
W3：宽度
W4：宽度
Z：方向
具体实施方式
以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所示出的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
应当理解，当形成一个部件在另一个部件之上(on)、与另一个部件相连(connected to)、及/或与另一个部件耦合(coupled to)，其可能包含形成这些部件直接接触的实施例，并且也可能包含形成额外的部件介于这些部件之间，使得这些部件不会直接接触的实施例。
应当理解，尽管这里可以使用术语第一、第二、第三等来描述各种元件、部件、区域、层或区段(sections)，但是这些元件、部件、区域、层或区段不受这些术语的限制。相反，这些术语仅用于将一个元件、组件、区域、层或区段与另一个区域、层或区段所区分开。因此，在不脱离本发明进步性构思的教导的情况下，下列所讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。
除非内容中另有所指，否则当代表定向(orientation)、布局(layout)、位置(location)、形状(shapes)、尺寸(sizes)、数量(amounts)，或其他测量(measures)时，则如在本文中所使用的例如“同样的(same)”、“相等的(equal)”、“平坦的(planar)”，或是“共面的(coplanar)”等术语(terms)并非必要意指一精确地完全相同的定向、布局、位置、形状、尺寸、数量，或其他测量，但其意指在可接受的差异内，包含差不多完全相同的定向、布局、位置、形状、尺寸、数量，或其他测量，而举例来说，所述可接受的差异可因为制造流程(manufacturing processes)而发生。术语“大致地(substantially)”可被使用在本文中，以表现出此意思。举例来说，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，为精确地相同的、相等的，或是平坦的，或者是其可为在可接受的差异内的相同的、相等的，或是平坦的，而举例来说，所述可接受的差异可因为制造流程而发生。
在本公开中，一半导体元件通常意指可通过利用半导体特性(semiconductorcharacteristics)运行的一元件，而一光电元件(electro-optic device)、一发光显示元件(light-emitting display device)、一半导体线路(semiconductor circuit)以及一电子元件(electronic device)，均包括在半导体元件的范畴中。
应当理解，在本公开的描述中，上方(above)(或之上(up))对应Z方向箭头的该方向，而下方(below)(或之下(down))对应Z方向箭头的相对方向。
图1例示本公开一实施例的一半导体元件1A的制备方法10的流程示意图。图2到图15例示本公开一实施例的制备该半导体元件1A的制备流程的剖视示意图。
请参考图1及图2，在步骤S11，可提供一第一半导体晶粒100，而第一半导体晶粒100包含一第一导电层107，一第一蚀刻终止层301可形成在第一导电层107上，以及一第一接合层305可形成在第一蚀刻终止层301上。
请参考图2，第一半导体晶粒100可包含一第一基底101、一第一介电层103、多个第一装置105(为了清楚，仅显示两个)以及第一导电层107。
举例来说，第一基底101可包含硅、锗、硅锗、硅碳、硅锗碳、镓、砷化镓、砷化铟(indium arsenide)、磷化铟(indium phosphorus)或其他IV-IV族、III-V族或II-VI族半导体材料。在一些实施例中，第一基底101可包括一有机半导体或一层式半导体，例如硅/硅锗、绝缘体上覆硅或绝缘体上覆硅锗。当基底101包含绝缘体上覆硅时，基底101可包括含硅的一上半导体层与一下半导体层，以及一埋入隔离层，该埋入隔离层可将该上半导体层与该下半导体层分隔开。举例来说，该埋入隔离层可包含一结晶(crystalline)或非结晶(non-crystalline)氧化物、氮化物或其任何组合。
请参考图2，第一介电层103可形成在第一基底101上。在一些实施例中，第一介电层103可为一堆叠层结构。第一介电层103可包括多个第一隔离子层。每一第一隔离子层可具有一厚度，介于大约0.5μm到大约3.0μm之间。举例来说，该多个第一隔离子层可包含氧化硅、硼磷硅酸盐玻璃(borophosphosilicate glass)、未掺杂的硅酸盐玻璃(undopedsilicate glass)、氟化硅酸盐玻璃(fluorinated silicate glass)、低介电常数(low-k)介电材料、类似物或其组合。该多个第一隔离子层可包含不同材料，但并不以此为限。低介电常数介电材料可具有一介电常数，该介电常数小于3.0，甚至是小于2.5。在一些实施例中，低介电常数介电材料可具有一介电常数，该介电常数小于2.0。在所述的实施例中，第一介电层103包含氧化硅。
第一介电层103的制作技术可包含多个沉积工艺，例如化学气相沉积、等离子体加强化学气相沉积、蒸镀(evaporation)或是旋转涂布。在该多个沉积工艺之后，可分别对应执行多个平坦化工艺，以移除多余材料，并提供一大致平坦表面给接下来的处理步骤。在第一介电层103形成之后，可形成该多个第一装置105以及第一导电层107。
请参考图2，该多个第一装置105可形成在第一介电层103的一下部中。在一些实施例中，该多个第一装置105可形成在第一基底101上。举例来说，该多个第一装置105可为双极接面晶体管(bipolar junction transistors)、金属氧化物半导体场效晶体管、二极管、快闪存储器、动态随机存取存储器、静态随机存取存储器、电可抹除可程序化只读存储器(electrically erasable programmable read only memories)、影像感测器、微机电系统、主动(有源)元件或被动(无源)元件。
请参考图2，第一导电层107可形成在第一介电层103的上部中。在所述的实施例中，第一导电层107的上表面可大致与第一介电层103的上表面为共面。第一导电层107可为第一半导体晶粒100的一垫层。举例来说，第一导电层107可包含铝、铜、铝-铜合金、铝合金、铜合金或其他适合的导电材料。第一导电层107的制作技术可包含一沉积工艺以及接续的一光蚀刻工艺，该沉积工艺是例如化学气相沉积、物理气相沉积、蒸镀或喷溅，而该光蚀刻工艺界定第一导电层107的图案。
请参考图2，第一蚀刻终止层301可形成在第一导电层107与第一介电层103上。第一蚀刻终止层301的制作技术可包含化学气相沉积、等离子体加强化学气相沉积或类似工艺。
请参考图2，第一接合层305可形成在第一蚀刻终止层301上。在一些实施例中，举例来说，第一接合层305可包含选自下列的一非有机材料：未参杂的硅酸盐玻璃、氮化硅、氮氧化硅、氧化硅、氧化氮化硅，及其组合。在一些实施例中，举例来说，第一接合层305可包含一聚合物层，例如一环氧基树脂(epoxy)、聚酰亚胺(polyimide)、苯并环丁烯(benzocyclobutene)、聚苯并恶唑(polybenzoxazole)，或类似物。第一接合层305的制作技术可包含一沉积工艺，例如化学气相沉积、等离子体加强化学气相沉积、蒸镀或旋转涂布。在一些实施例中多个虚拟(dummy)导电层(为了清楚，图未示)可形成在第一接合层305中。该多个虚拟导电层的各上表面可大致与第一接合层305的上表面为共面。
举例来说，该多个虚拟导电层可包含钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如碳化钽、碳化钛、碳化钽镁)、金属氮化物(例如氮化钛)、过渡金属铝化物，或其组合。
应当理解，在本公开的描述中，将一元件视为一“虚拟(dummy)”元件，指当半导体元件1A在操作状态时，没有外部电压或电流施加到该元件。
请参考图1及图3，在步骤S13，可提供一第二半导体晶粒200，而第二半导体晶粒200具有一第二导电层207以及一第二蚀刻终止层303，以及一第二接合层307可形成在第二半导体晶粒200上。
请参考图3，第二半导体晶粒200与第一半导体晶粒100可提供不同功能。举例来说，第一半导体晶粒100可提供一逻辑功能，以及第二半导体晶粒200可提供一存储器功能。在一些实施例中，第一半导体晶粒100与第二半导体晶粒200可提供相同功能。
请参考图3，第二半导体晶粒200可具有类似于第一半导体晶粒100的一结构。第二半导体晶粒200可包括一第二基底201、一第二介电层203、多个第二装置205(为了清楚，仅显示一个)、一第二导电层207以及一第二蚀刻终止层303。第一半导体晶粒100与第二半导体晶粒200之间的类似元件编号可包含相同材料，其制作技术可包含相同工艺，但并不以此为限。举例来说，第二基底201可包含与第一基底101相同的一材料。
在一些实施例中，第二导电层207可形成在第二介电层203中。第二导电层207可为第二半导体晶粒200的一后段(back end)导电线。举例来说，第二导电层207可包含铜、铝、钛、钨、类似物，或其组合。
在一些实施例中，第二导电层207可为第二半导体晶粒200的一垫层。第二导电层207哦上表面可大致与第二介电层203的上表面为共面。第二导电层207可包含与第一导电层107相同的一材料，但并不以此为限。
请参考图3，第二蚀刻终止层303可形成在第二导电层207上，以及形成在第二介电层203中。第二蚀刻终止层303的制作技术包含化学气相沉积、等离子体加强化学气相沉积或类似工艺，以及可在第二介电层203形成期间形成第二蚀刻终止层303。
请参考图3，第二接合层307可形成在第二半导体晶粒200上。尤其是，第二接合层307可形成在第二介电层203上。第二接合层307可包含与第一接合层305相同的一材料。在一些实施例中，多个虚拟导电层(为了清楚，图未示)可形成在第二接合层307中。该多个虚拟导电层的各上表面可大致与第二接合层307的上表面为共面。
请参考图1及图4，在步骤S15，第二半导体晶粒200可经由一接合工艺以一上下颠倒的方式接合到第一半导体晶粒100上。
请参考图4，第二半导体晶粒200与第一半导体晶粒100可以一面对面(face-to-face)方式接合。尤其是，在接合工艺期间，第二接合层307可置放在第一接合层305上。第二介电层203可在第二接合层307上。第二基底201可在第二介电层203上。第二导电层207可在第一蚀刻终止层301上方。第二蚀刻终止层303可在第二导电层207上。在一些实施例中，第二半导体晶粒200与第一半导体晶粒100可以一背对面(back-to-face)的方式接合。
在一些实施例中，可执行一热处理工艺以达到对于接合工艺的第一接合层305与第二接合层307的多个元件之间的一混合接合(hybrid bonding)。接合工艺的一温度可介于大约300℃到大约450℃之间。该混合接合可包括一介电质对介电质(dielectric-to-dielectric)接合及/或一金属对金属(metal-to-metal)接合。该介电质对介电质接合可源自于第一接合层305与第二接合层307之间的接合。该金属\对金属接合可源自于在第一接合层305与第二接合层307中的该多个虚拟导电层之间的接合。意即，该多个虚拟导电层可促进第一半导体晶粒100与第二半导体晶粒200之间的接合工艺。
在一些实施例中，第一蚀刻终止层301与第二蚀刻终止层303可包含相同材料，例如氮化硅、氮氧化硅、氧化氮化硅或氮碳化硅。第二蚀刻终止层303的一厚度T2可大于第一蚀刻终止层301的一厚度T1。第二蚀刻终止层的厚度T2对第一蚀刻终止层的厚度T1的比率，介于大约1.1到2.0之间。第二蚀刻终止层303的厚度T2可补偿源自在将于后描述的多个通孔开口形成期间的过蚀刻的不良反应。
应当理解，在本公开中，氮氧化硅表示一物质(substance)，其包含硅、氮以及氧，且在其中的氧的一比率大于氮的一比率。氧化氮化硅表示一物质，其包含硅、氧以及氮，且在其中的氮的一比率大于氧的一比率。
在一些实施例中，第一蚀刻终止层301与第二蚀刻终止层303可包含不同材料。举例来说，第一蚀刻终止层301可包含一材料，该材料对第二蚀刻终止层303具有蚀刻选择性。举例来说，第一蚀刻终止层301与第二蚀刻终止层303可包含氧化硅、氮化硅、氮氧化硅、氧化氮化硅、氮碳化硅、氮化硅硼(silicon boron nitride)，或氮化硅碳硼(boron carbonsilicon nitride)。在一些实施例中，第一蚀刻终止层301与第二蚀刻终止层303具有相同厚度。在一些实施例中，第一蚀刻终止层301与第二蚀刻终止层303可具有不同厚度。可依据第一蚀刻终止层301对第二蚀刻终止层303的蚀刻选择性，确定第一蚀刻终止层301的厚度T1与第二蚀刻终止层303的厚度T2。
请参考图1、图5及图6，在步骤S17，一第一钝化层309可形成在第二半导体晶粒200的第二基底201上，以及一第一开口401可形成在第一钝化层309中。
请参考图5，第一钝化层309可通过一沉积工艺而形成在第二基底201上，该沉积工艺例如化学气相沉积、等离子体加强化学气相沉积、蒸镀或旋转涂布。在一些实施例中，举例来说，第一钝化层309包含选自下列的一非有机材料：氮化硅、氮氧化硅、氧化硅、氧化氮化硅或其组合。在一些实施例中，举例来说，第一钝化层309可包含一聚合物层，例如环氧基树脂(epoxy)、聚酰亚胺(polyimide)、苯并环丁烯(benzocyclobutene)、聚苯并恶唑(polybenzoxazole)，或类似物。
在一些实施例中，在形成第一钝化层309之前，可通过一薄化工艺以薄化第二基底201。该薄化工艺可为一蚀刻工艺、一化学研磨工艺或是一抛光工艺。
请参考图6，第一开口401可通过一微影(光刻)工艺以及接续的一蚀刻工艺而形成在第一钝化层309中。
请参考图1、图7及图9，在步骤S19，可同时形成一第一通孔开口405以及一第二通孔开口407，以暴露第一蚀刻终止层301与第二蚀刻终止层303。
请参考图7，一第一遮罩(掩膜)层403可通过一微影工艺而形成在第一钝化层309上以及形成在第一开口401中。第一遮罩层403可具有第一通孔开口405与第二通孔开口407的图案。
请参考图8，可执行一通孔蚀刻工艺以同时形成第一通孔开口405与第二通孔开口407。在一些实施例中，该通孔蚀刻工艺可为一多步骤非等向性干蚀刻工艺。第一通孔开口405可从第一开口401沿着第一钝化层309、沿着第二基底201、沿着第二介电层203、沿着第二接合层307、沿着第一接合层305而延伸所形成，并暴露第一蚀刻终止层301的一部分。第二通孔开口407可从第一开口401沿着第一钝化层309、沿着第二基底201而延伸到第二介电层203所形成，并暴露第二蚀刻终止层303的一部分。
请参考图8，第一通孔开口405的一宽度W1可等于或小于第二通孔开口407的一宽度W2。在一些实施例中，第二通孔开口407的宽度W2可介于大约5μm到15μm之间。在一些实施例中，第一通孔开口405可具有一深度D1，介于大约20μm到160μm之间。尤其是，第一通孔开口405的深度D1可介于大约50μm到大约130μm之间。在一些实施例中，第一通孔开口405可具有一深宽比，介于大约1：8到大约1：35之间。尤其是，第一通孔开口405的深宽比可介于大约1：13到大约1：25之间。在一些实施例中，第二通孔开口407具有一深宽比，介于大约1：6到大约1：15之间。尤其是，第二通孔开口407的深宽比可介于大约1：7到大约1：12之间。
在一些实施例中，第一通孔开口405与第二通孔开口407在接近其各自上部具有一稍微的正斜率(slight positive slope)及/或一锥形轮廓(tapered profile)。如此的锥形轮廓可改善在第一通孔开口405与第二通孔开口407内的多个金属离子的扩散，并可减少充填第一通孔开口405与第二通孔开口407的时间。
按照惯例，对于同时形成具有不同深宽比的第一通孔开口405与第二通孔开口407，该通孔蚀刻工艺的蚀刻持续时间(etch duration)可能必须足够长，以形成较深的通孔开口(例如对于本实施例的第一通孔开口405)。在此情况下，较浅的通孔开口(例如第二通孔开口407)可进行过蚀刻。因此，可完全移除第二蚀刻终止层303，且可能损伤第二导电层207。
在一些实施例中，为了克服前述问题，该通孔蚀刻工艺可包括富含碳及卤素的多个蚀刻剂。举例来说，该多个蚀刻剂可为八氟异丁烯或六氟丁二烯。该多个富含碳/卤素蚀刻剂可与第二蚀刻终止层303及/或第一蚀刻终止层301进行反应，以形成多个聚合副产品(polymeric byproducts)，而第二蚀刻终止层303及/或第一蚀刻终止层301包含氮化硅、氮氧化硅或氮碳化硅。该多个聚合副产品可当作多个保护层，以减轻由该通孔蚀刻工艺的过蚀刻所造成的不良反应。此外，第二蚀刻终止层303的较大厚度可当作一缓冲，以补偿该过蚀刻的不良反应。
在一些实施例中，在该通孔蚀刻工艺期间，第一蚀刻终止层301可包含一材料，该材料具有相对于第二蚀刻终止层303的蚀刻选择性。举例来说，第一蚀刻终止层301对第二蚀刻终止层303的蚀刻率，介于大约1.05：1到大约25：1之间；尤其是，在该通孔蚀刻工艺期间，介于大约1.5：1到大约15：1之间。在此情况下，在该通孔蚀刻工艺期间，该蚀刻率可依据第一蚀刻终止层301对第二蚀刻终止层303的蚀刻率，以修改第一蚀刻终止层301的厚度T1与第二蚀刻终止层303的厚度T2。在第一通孔开口405与第二通孔开口407形成之后，可移除第一遮罩层403。
在一些实施例中，第二蚀刻终止层303可包含一材料，该材料具有相对于第二介电层203的蚀刻选择性。举例来说，第一蚀刻终止层301对第二蚀刻终止层303的蚀刻率，可介于大约1.05：1到大约25：1之间；尤其是，在该通孔蚀刻工艺期间，该蚀刻率介于大约105：1到大约15：1之间。
请参考图1及图9，在步骤S21，一绝缘层311可共形地形成在第一开口401中、在第一通孔开口405中以及在第二通孔开口407中。
请参考图9，在一些实施例中，举例来说，绝缘层311可包含氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷或其组合。绝缘层311可具有一厚度，介于大约50nm到大约200nm之间。举例来说，绝缘层311的制作技术可包含化学气相沉积或等离子体加强化学气相沉积。在一些实施例中，举例来说，绝缘层311可包含聚对二甲苯(Parylene)、环氧基树脂(epoxy)或是聚对二甲苯(poly(p-xylene))。在一些实施例中，绝缘层311可具有一厚度，介于大约1μm到大约5μm之间。举例来说，绝缘层311的制作技术包含旋转涂布以及接续的一固化(curing)工艺。
请参考图1及图10，在步骤S23，可执行一冲孔蚀刻工艺以扩展第一通孔开口405与第二通孔开口407。
请参考图10，可通过该冲孔蚀刻工艺而移除绝缘层311形成在第一蚀刻终止层301上的该部分、第一蚀刻终止层301形成在第一导电层107上的该部分、绝缘层311形成在第二蚀刻终止层303上的该部分，以及第二蚀刻终止层303形成在第二导电层207上的该部分。在该冲孔蚀刻工艺之后，绝缘层311可被划分成多个区段。第一导电层107可经由第一通孔开口405而暴露。第二导电层207可经由第二通孔开口407而暴露。在一些实施例中，该冲孔蚀刻工艺可为一多步骤非等向性干蚀刻工艺。在一些实施例中，该冲孔蚀刻工艺可包含四氟甲烷。
应当理解，在本公开中，术语“区段(segment)”可与术语“部分(portion)”进行互换使用。
请参考图1及图11到图15，在步骤S25，一第一贯穿基底通孔321可形成在第一开孔通口405中，以及一第二贯穿基底通孔323可形成在第二通孔开口407中。
请参考图11，一阻障层313可共形地形成在第一导电层107上、在第二导电层207上，以及在绝缘层311上。阻障层313可位于第一开口401中、在第一通孔开口405中，以及在第二通孔开口407中。阻障层313可具有一厚度，介于大约5nm到大约50nm之间。举例来说，阻障层313可包含钽、氮化钽、钛、氮化钛、铼(rhenium)、硼化镍(nickel boride)或是氮化钽/钽的双层。阻障层313的制作技术可包含沉积工艺，例如物理气相沉积、离子层沉积、化学气相沉积或喷溅。阻障层313可抑制第一贯穿基底通孔321与第二贯穿基底通孔323的导电材料扩散进入到第一半导体晶粒100或第二半导体晶粒200中。
请参考图12，一粘着层315可共形地形成在阻障层313上、在第一开口401中、在第一通孔开口405中，以及在第二通孔开口407中。粘着层315可具有一厚度，介于大约5nm到大约50nm之间。举例来说，粘着层315可包含钛、钽、钛钨或氮化锰。粘着层315的制作技术可包含沉积工艺，例如物理气相沉积、离子层沉积、化学气相沉积或喷溅。粘着层315可改善将在之后制造的一晶种层与阻障层313之间的一粘性。
请参考图13，一晶种层317可形成在粘着层315上、在第一开口401中、在第一通孔开口405中，以及在第二通孔开口407中。晶种层可具有一厚度，介于大约10nm道大约40nm之间。举例来说，晶种层317可包含铜或钌(ruthenium)。晶种层317的制作技术可包含沉积工艺，例如物理气相沉积、离子层沉积、化学气相沉积或喷溅。在通过一电镀工艺形成第一贯穿基底通孔321与第二贯穿基底通孔323期间，晶种层317可降低第一通孔开口405与第二通孔开口407的电阻。
请参考图14，可形成一层填充材料409以完全填满第一通孔开口405、第二通孔开口407以及第一开口401。举例来说，该层填充材料409包含铜。该层填充材料409的制作技术可包含使用一镀覆溶液(plating solution)的一电镀工艺。该镀覆溶液可包含硫酸铜(copper sulfate)、甲烷磺酸铜(copper methane sulfonate)、葡萄糖酸铜(coppergluconate)、氨基磺酸铜(copper sulfamate)、硝酸铜(copper nitrate)、磷酸铜(copperphosphate)或氯化铜(copper chloride)。镀覆溶液的pH值可介于大约2到6之间；尤其是，介于大约3到5之间。电镀工艺的工艺温度可维持在大约40℃到大约75℃之间；尤其是，介于大约50℃到大约70℃之间。
在一些实施例中，该镀覆溶液可包含促进剂(accelerators)、抑制剂(suppressors)或平衡剂(levelers)。该多个促进剂可包含帮助提升沉积率的一极性硫、氧或氮官能基(polar sulfur,oxygen,or nitrogen functional group)，并可促进密集成核(dense nucleation)。该多个促进剂可存在于一低浓度程度，举例来说，该低浓度程度介于大约0到大约200ppm之间。该多个抑制剂为添加剂(additives)，其降低镀覆率，且通常存在于较高浓度的电镀槽(plating bath)中，举例来说，该高浓度介于大约5ppm到大约1000ppm之间。该多个抑制剂可为具有高分子量(molecular weight)的聚合物界面活性剂(polymeric surfactants)，例如聚乙二醇(polyethylene glycol)。
该多个抑制剂通过吸收在表面上并形成多个铜离子的阻障层以减慢沉积率。因为其大尺寸与低扩散率，所以该多个抑制剂不太可能到达第一通孔开口405与第二通孔开口407的各下部。因此，大部分的抑制效应可发生在第一通孔开口405与第二通孔开口407的各下部，帮助减少该层填充材料409的过度沉积(overburden)，并避免第一通孔开口405与第二通孔开口407“封闭(closing)”。
可使用该多个平衡剂以改善填充效能、降低表面粗糙度以及避免在第一通孔开口405与第二通孔开口407的各上部处的铜沉积。该多个平衡剂可存在一小浓度处，举例来说，该小浓度是介于大约1ppm到大约100ppm之间。举例来说，该多个平衡剂可为3-巯基-1-丙磺酸盐(3-mercapto-1-propanesulfonate)、二硫二丙烷磺酸盐((3-sulfopropyl)disulfide)或是3,3-thiobis(1-propanesulfonate)。
在一些实施例中，在该层填充材料409形成之后，可执行一退火(annealing)工艺。该退火工艺可降低在接下来的该多个半导体工艺其间的铜灌注(copper-pumping)的不良反应，改善该层填充材料409与绝缘层311之间的粘性，以及稳定该层填充材料409的微结构。
请参考图15，可执行一平坦化工艺，例如化学机械研磨，直到第一钝化层309的上表面暴露为止，以移除多余材料，提供一大致平坦表面给接下来的处理步骤，并同时形成上导电层319在第一开口401中、形成第一贯穿基底通孔321在第一通孔开口405中，以及形成第二贯穿基底通孔323在第二通孔开口407中。
请参考图15，上导电层319可沉积在第一贯穿基底通孔321与第二贯穿基底通孔323上。第一贯穿基底通孔321可沿第一钝化层309设置、沿第二基底201设置、沿第二届介电层203设置、沿第二接合层307设置、沿第一接合层305设置、沿第一蚀刻终止层301设置、延伸到第一介电层103，以及设置在第一导电层107上。第二贯穿基底通孔323可沿第一钝化层309设置、沿第二基底201设置、延伸到第二介电层203、沿第二蚀刻终止层303设置，以及设置在第二导电层207上。
请参考图15，第一贯穿基底通孔321的一宽度W3可等于或小于第二贯穿基底通孔323的一宽度W4。在一些实施例中，第二贯穿基底通孔323的宽度W4可介于大约5μm到大约15μm之间。在一些实施例中，第一贯穿基底通孔321可具有一深度D2，介于大约20μm到大约160μm之间。尤其是，第一贯穿基底通孔321的深度D2可介于大约50μm到大约130μm之间。在一些实施例中，第一贯穿基底通孔321可具有一深宽比，介于大约1：8到大约1：35之间。尤其是，第一贯穿基底通孔321的深宽比可介于大约1：13到大约1：25之间。在一些实施例中，第二贯穿基底通孔323可具有一深宽比，介于大约1：6到大约1：15之间。尤其是，第二贯穿基底通孔323的深宽比可介于大约1：7到大约1：12之间。
请参考图15，绝缘层311可设置在第一贯穿基底通孔321的各侧壁321SW上以及在第二贯穿基底通孔323的各侧壁323SW上。阻障层313可设置在第一导电层107上、在第二导电层207上、在第一贯穿基底通孔321与绝缘层311之间，以及在第二贯穿基底通孔323与绝缘层311之间。粘着层315可设置在第一导电层107与第一贯穿基底通孔321之间、在第二导电层207与第二贯穿基底通孔323之间、在第一贯穿基底通孔321与绝缘层311之间，以及在第二贯穿基底通孔323与绝缘层311之间。晶种层317可设置在第一导电层107与第一贯穿基底通孔321之间、在第二导电层207与第二贯穿基底通孔323之间、在第一贯穿基底通孔321与绝缘层311之间，以及在第二贯穿基底通孔323与绝缘层311之间。
应当理解，使用在整个附图的相同或类似元件编号，用于表示相同或类似的特征、元件或结构，也因此对于每一附图，将不再重复相同或类似的特征、元件或结构的详细解释。
图16到图20例示本公开另一实施例的制备半导体元件1B的制备程序的部分流程的剖视示意图。
请参考图16，一中间半导体元件可以类似于如图2到图5所示的一程序进行制造。第一通孔开口405可沿第一钝化层309形成、沿第二基底201形成、沿第二介电层203形成、沿第二接合层307形成、沿第一接合层305形成，以及暴露第一蚀刻终止层301的一部分。第二通孔开口407可沿第一钝化层309形成、沿第二基底201形成、延伸到第二介电层203，以及暴露第二蚀刻终止层303的一部分。应当理解，在本实施例中，并没有第一开口。
请参考图17，绝缘层311可以类似于如图9所示的一程序而共形地形成在第一通孔开口405与第二通孔开口407中。
请参考图18，该冲孔蚀刻工艺可以类似于如图10所示的一程序而执行到如图17所示的中间半导体元件。
请参考图19，阻障层313可以类似于如图11的一程序而共形地形成在第一通孔开口405与第二通孔开口407中。
请参考图20，可以类似于如图12到图15所示的一程序而使第一贯穿基底通孔321形成在第一通孔开口405中，以及使第二贯穿基底通孔323形成在第二通孔开口407中。为了清楚，并未显示粘着层与晶种层。第一贯穿基底通孔321与第二贯穿基底通孔323可电性耦接到不同的外部导电元件，并可被个别地控制。
图21例示本公开另一实施例的制备半导体元件1C的制备程序的部分流程的剖视示意图。
请参考图21，一中间半导体元件可以类似于如图16到图20所示的一程序进行制造。第一导电层107可形成在第一介电层103中。第一导电层107的上表面可位于一垂直位面，该垂直位面低于第一介电层103的上表面的一垂直位面。第一蚀刻终止层301可形成在第一介电层103中，以及在第一导电层107上。第一接合层305可形成在第一介电层103上。第一导电层107可为第一半导体晶粒100的一后段(back end)导电线。
图22到图24例示本公开另一实施例的制备半导体元件1D的制备程序的部分流程的剖视示意图。
请参考图22，一中间半导体元件可以类似于如图16到图20所示的一程序进行制造。可执行一扩展(expansion)蚀刻工艺以扩展在第一钝化层309中的第一通孔开口405与第二通孔开口407。在扩展蚀刻工艺期间，第一钝化层309对第二基底201的一蚀刻率，可介于大约100：1到大约1.05：1之间，或是介于大约20：1到大约10：1之间。在一些实施例中，扩展蚀刻工艺可为使用一湿蚀刻溶液的一湿蚀刻工艺。该湿蚀刻溶液可为一氢氟化物(hydrofluoride)溶液，其具有6：1的缓冲氧化物蚀刻剂，且包含7％w/w氢氟酸(hydrofluoric acid)、34％w/w氟化铵(ammonium fluoride)，以及59％w/w水。在一些实施例中，该扩展蚀刻工艺可为一干蚀刻工艺，其使用选自下列群组的气体：CH2F2、CHF3以及C4F8。
在该扩展蚀刻工艺之后，在第一钝化层309中的第一通孔开口405与第二通孔开口407的各宽度可能变宽，以及在第二半导体晶粒200或第一半导体晶粒100中的第一通孔开口405与第二通孔开口407的各宽度可能未改变。因此，在该扩展蚀刻工艺之后，在第一钝化层309中的第一通孔开口405与第二通孔开口407的各侧壁可呈锥形。在第一钝化层309中的变宽的第一通孔开口405与变宽的第二通孔开口407可以通过提供额外的多个空间来消除源自在第一钝化层309中的第一通孔开口405和第二通孔开口407处的更快沉积速率的不利影响，从而可获得一改善的容差裕度(tolerance window)，而在第一钝化层309中的第一通孔开口405和第二通孔开口407用于形成无孔洞(void-free)的多个填充层。
请参考图23，绝缘层311可以类似于如图9所示的一程序而共形地形成在第一通孔开口405与第二通孔开口407中。可形成调整层325以覆盖绝缘层311的各上部。调整层325的制作技术可包括一沉积工艺，例如一离子层沉积方法，其精准地控制该离子层沉积方法的一第一前驱物的数量。举例来说，调整层325可包含氧化铝、氧化铪(hafnium oxide)、氧化锆(zirconium oxide)、氧化钛、氮化钛、氮化钨、氮化硅或氧化硅。
在一些实施例中，当调整层325包含氧化铝时，该离子层沉积方法的该第一前驱物可为三甲基铝(trimethylaluminum)，以及该离子层沉积方法的一第二前驱物可为水或臭氧(ozone)。
在一些实施例中，当调整层325包含氧化铪时，该离子层沉积方法的该第一前驱物可为四氯化铪(hafnium tetrachloride)、三级丁氧化铪(hafnium tert-butoxide)、二甲基酰胺铪(hafnium dimethylamide)、甲基乙基酰胺铪(hafnium ethylmethylamide)、二乙基酰胺铪(hafnium diethylamide)或是甲氧基-三级丁氧化铪(hafnium methoxy-t-butoxide)，而该离子层沉积方法的该第二前驱物可为水或臭氧。
在一些实施例中，当调整层325包含氧化锆时，该离子层沉积方法的该第一前驱物可为四氯化锆(zirconium tetrachloride)，以及该离子层沉积方法的该第二前驱物可为水或臭氧。
在一些实施例中，当调整层325包含氧化钛时，该离子层沉积方法的该第一前驱物可为四氯化钛(titanium tetrachloride)或异丙醇钛(titanium isopropoxide)，该离子层沉积方法的该第二前驱物可为水或臭氧。
在一些实施例中，当调整层325包含氮化钛时，该离子层沉积方法的该第一前驱物可为四氯化钛(titanium tetrachloride)和氨水(ammonia)。
在一些实施例中，当调整层325包含氮化钨时，该离子层沉积方法的该第一前驱物可为六氟化钨(tungsten hexafluoride)和氨水。
在一些实施例中，当调整层325包含氮化硅时，该离子层沉积方法的该第一前驱物可为硅烯(silylene)、氯(chlorine)、氨水及/或四氢化二氮(dinitrogen tetrahydride)。
在一些实施例中，当调整层325包含氧化硅时，该离子层沉积方法的该第一前驱物可为硅四异氰酸酯(silicon tetraisocyanate)或CH3OSi(NCO)3，以及该离子层沉积方法的该第二前驱物可为氢或臭氧。
由于在第一钝化层309中的第一通孔开口405与第二通孔开口407的各锥形侧壁，该多个调整层325的各侧壁325SW可大致呈垂直。在接下来的该多个半导体工艺期间，该多个调整层325可对第一钝化层309与第二基底201提供额外的保护。因此，金属对硅的泄漏通常发生在第一钝化层309与第二基底201的界面处，同时可以避免形成第一贯穿基底通孔321和第二贯穿基底通孔323。结果，可改善半导体元件1D的效能/良率。
此外，由于该多个调整层325的存在，所以在第一贯穿基底通孔321与第二贯穿基底通孔323形成期间，可降低在第一通孔开口405与第二通孔开口407的各侧壁上的沉积率。因此，在第一通孔开口405与第二通孔开口407的各侧壁上的沉积率以及在第一通孔开口405与第二通孔开口407的各底部上的沉积率可变得相互接近。结果，第一贯穿基底通孔321与第二通孔开口407可被填满而不会形成任何孔洞。可改善半导体元件1D的良率。
应当理解，在本公开的描述中，若是存在一个垂直平面，则一表面(或侧壁)呈“垂直(vertical)”的话，则该表面与该垂直平面的偏离不会超过该表面的均方根粗糙度的三倍。
请参考图24，可以类似于如图11到图15所示的一程序，使第一贯穿基以通孔321可形成在第一通孔开口405中，以及第二贯穿基底通孔323可形成在第二通孔开口407中。为了清楚，并未显示阻障层、粘着层以及晶种层。
图25到图27例示本公开另一实施例的制备半导体元件1E的制备程序的部分流程的剖视示意图。
请参考图25，一中间半导体元件可以类似于如图16到图18所示的一程序进行制造。可执行一非等向性蚀刻工艺，以形成一第一凹陷空间411在第一导电层107中以及形成一第二凹陷空间413在第二导电层207中。在一些实施例中，在非等向性蚀刻工艺期间，第一导电层107对绝缘层311的一蚀刻率，可介于大约100：1到大约1.05：1之间，或是介于大约20：1到大约10：1之间。在一些实施例中，在非等向性蚀刻工艺期间，第二导电层207对绝缘层311的一蚀刻率，可介于大约100：1到大约1.05：1之间，或是介于大约20：1到大约10：1之间。
请参考图25，第一凹陷空间411可从第一通孔开口405朝下延伸所形成。第一凹陷空间411的一深度D3可大于第一导电层107的一厚度T3的一半，并小于第一导电层107的厚度T3，而深度D3为第一蚀刻终止层301的一下表面301BS与第一凹陷空间411的一下表面411BS之间的一垂直距离。绝缘层311的侧壁311SW与第一凹陷空间411的一侧壁411SW之间的一水平距离H1，可等于或小于第一凹陷空间411的深度D3。
请参考图25，在一些实施例中，第一凹陷空间411的下表面411BS与第一凹陷空间411的各侧壁411SW可为平坦的。在一些实施例中，第一凹陷空间411的下表面411BS与第一凹陷空间411的各侧壁411SW可为弯曲的。在一些实施例中，第一凹陷空间411的下表面411BS与第一凹陷空间411的各侧壁411SW的交叉处可为弯曲的。若是该交叉处为弯曲的话，则可避免角落效应(corner effects)。第二凹陷空间413可具有类似于第一凹陷空间411的一形状以及尺寸。
请参考图26，阻障层313可以类似于如图19所示的一程序而共形地形成在第一通孔开口405中、在第二通孔开口407中、在第一凹陷空间411中，以及在第二凹陷空间413中。形成在第一凹陷空间411与第二凹陷空间413中的阻障层313可分别增加阻障层313与第一导电层107之间的接触表面，以及阻障层313与第二导电层207之间的接触表面。因此，可降低阻障层313的接触电阻。结果，可改善半导体元件1E的可靠度。
请参考图27，以类似于如图20所示的一程序，第一贯穿基底通孔321可形成在第一通孔开口405与第一凹陷空间411中。第二贯穿基底通孔323可形成在第二通孔开口407与第二凹陷空间413中。为了清楚，并未显示粘着层以及晶种层。
由于本公开的半导体元件的设计，第二蚀刻终止层的较大厚度可补偿在该多个通孔开口形成期间的过蚀刻的不良反应。因此，可改善半导体元件1A的良率/效能。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的披露内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本公开的权利要求内。

Claims (20)

1.一种半导体元件，包括：
一第一半导体晶粒，包含一第一导电层；
一第一蚀刻终止层，位于该第一导电层上；
一第二半导体晶粒，包含一第二导电层，该第二导电层位于该第一蚀刻终止层上；
一第二蚀刻终止层，位于该第二导电层上：
一第一贯穿基底通孔，沿着该第二半导体晶粒与该第一蚀刻终止层设置，延伸到该第一半导体晶粒，并位于该第一导电层上；以及
一第二贯穿基底通孔，延伸到该第二半导体晶粒，沿着该第二蚀刻终止层设置，并位于该第二导电层上；
其中，该第二蚀刻终止层的一厚度大于该第一蚀刻终止层的一厚度。
2.如权利要求1所述的半导体元件，其中该第一蚀刻终止层与该第二蚀刻终止层包含一相同材料。
3.如权利要求2所述的半导体元件，其中该第二蚀刻终止层的该厚度对该第一蚀刻终止层的该厚度的一比率，是介于大约1.1到大约2.0之间。
4.如权利要求3所述的半导体元件，其中该第二贯穿基底通孔的一宽度等于或大于该第一贯穿基底通孔的一宽度。
5.如权利要求4所述的半导体元件，还包括一上导电层，位于该第一贯穿基底通孔与该第二贯穿基底通孔上。
6.如权利要求5所述的半导体元件，还包括多个绝缘层，位于该第一贯穿基底通孔的各侧壁上，其中，该多个绝缘层包含氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷或其组合。
7.如权利要求5所述的半导体元件，还包括一粘着层，位于该第一导电层与该第一贯穿基底通孔之间，其中，该粘着层包含钛、钽、钛钨或氮化锰。
8.如权利要求5所述的半导体元件，还包括一晶种层，位于该第一导电层与该第一贯穿基底通孔之间，其中，该晶种层包含铜或钌。
9.如权利要求6所述的半导体元件，还包括一第一接合层，位于该第一蚀刻终止层上，且位于该第一半导体晶粒与该第二半导体晶粒之间。
10.如权利要求9所述的半导体元件，其中该第二贯穿基底通孔的一深宽比，介于大约1：6到大约1：15之间。
11.如权利要求4所述的半导体元件，其中该第二半导体晶粒包括一第二介电层以及一第二基底，该第二介电层位于该第一接合层上，该第二基底位于该第二介电层上，该第二导电层与该第二蚀刻终止层位于该第二介电层中，以及该第二贯穿基底通孔沿着该第二基底设置，延伸到该第二介电层，沿着该第二蚀刻终止层设置，并位于该第二导电层上。
12.如权利要求11所述的半导体元件，其中该第二介电层包含氧化硅，该第一蚀刻终止层与该第二蚀刻终止层包含氮化硅、氮氧化硅或氮碳化硅。
13.如权利要求8所述的半导体元件，其中该晶种层具有一厚度，介于大约10nm到大约40nm之间。
14.一种半导体元件的制备方法，包括：
提供一第一半导体晶粒，该第一半导体晶粒包含一第一导电层；
形成一第一蚀刻终止层在该第一导电层上；
接合一第二半导体晶粒到该第一蚀刻终止层上，其中，该第二半导体晶粒包含一第二导电层以及一第二蚀刻终止层，该第二导电层位于该第一蚀刻终止层上，该第二蚀刻终止层位于该第二导电层上，以及该第二蚀刻终止层具有一厚度，大于该第一蚀刻终止层的一厚度；
执行一通孔蚀刻工艺，以同时形成一第一通孔开口以及一第二通孔开口，其中，该第一蚀刻终止层经由该第一通孔开口暴露，以及该第二蚀刻终止层经由该第二通孔开口暴露；
共形地形成多个绝缘层在该第一通孔开口与该第二通孔开口中；
执行一冲孔蚀刻工艺，通过移除形成在该第一通孔开口与该第二通孔开口上的该多个绝缘层、形成在该第一导电层上的该第一蚀刻终止层以及形成在该第二导电层上的该第二蚀刻终止层，以延伸该第一通孔开口与该第二通孔开口；以及
一体成形一第一贯穿基底通孔在该第一通孔开口中以及一第二贯穿基底通孔在该第二通孔开口中。
15.如权利要求14所述的半导体元件的制备方法，其中该第一蚀刻终止层与该第二蚀刻终止层包含一相同材料。
16.如权利要求15所述的半导体元件的制备方法，其中该第一蚀刻终止层与该第二蚀刻终止层包含氮化硅、氮氧化硅或氮碳化硅。
17.如权利要求16所述的半导体元件的制备方法，其中该通孔蚀刻工艺使用一蚀刻剂，该蚀刻剂包含八氟异丁烯或六氟丁二烯。
18.如权利要求17所述的半导体元件的制备方法，其中该冲孔蚀刻工艺使用一蚀刻剂，该蚀刻剂包含四氟甲烷。
19.一种半导体元件的制备方法，包括：
提供一第一半导体晶粒，该第一半导体晶粒包含一第一导电层；
形成一第一蚀刻终止层在该第一导电层上；
接合一第二半导体晶粒到该第一蚀刻终止层上，其中，该第二半导体晶粒包含一第二导电层以及一第二蚀刻终止层，该第二导电层位于该第一蚀刻终止层上，该第二蚀刻终止层位于该第二导电层上，以及该第二蚀刻终止层包含一材料，该材料具有相对于该第一蚀刻终止层的一蚀刻选择性；
执行一通孔蚀刻工艺，以同时形成一第一通孔开口以及一第二通孔开口，其中，该第一蚀刻终止层经由该第一通孔开口暴露，以及该第二蚀刻终止层经由该第二通孔开口暴露；
共形地形成多个绝缘层在该第一通孔开口与该第二通孔开口中；
执行一冲孔蚀刻工艺，通过移除形成在该第一通孔开口与该第二通孔开口上的该多个绝缘层、形成在该第一导电层上的该第一蚀刻终止层以及形成在该第二导电层上的该第二蚀刻终止层，以延伸该第一通孔开口与该第二通孔开口；以及
同时形成一第一贯穿基底通孔在该第一通孔开口中以及一第二贯穿基底通孔在该第二通孔开口中。
20.如权利要求19所述的半导体元件的制备方法，其中该通孔蚀刻工艺具有该第一蚀刻终止层对该第二蚀刻终止层的一蚀刻率比，介于大约1.05：1到大约25：1之间。
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