CN114443423A - 一种cpu与fpga之间相互监控的电路 - Google Patents

一种cpu与fpga之间相互监控的电路 Download PDF

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Abstract

本发明提供了一种CPU与FPGA之间相互监控的电路，电路包括第一与门、LOCAL bus模块、第二与门、第三与门。第一与门用于实现FPGA对CPU的监控。LOCAL bus模块位于CPU内，LOCAL bus模块一端与GPIO模块电连接，另一端与FPGA双向电连接，且GPIO模块和CPU的输出端均与第二与门的输入端电连接，LOCAL bus模块和第二与门用于实现CPU对FPGA的监控。第一与门和第二与门的输出端与第三与门电连接，第三与门用于输出通道有效CHV信号或通道无效CHV信号。本发明设计的电路具有结构简单、可靠，并且成功应用于某型无人机，使用过程中稳定可靠的优点。

Description

一种CPU与FPGA之间相互监控的电路
技术领域
本发明属于航空机载计算机领域，涉及电路设计技术，具体为一种CPU与FPGA之间相互监控的电路。
背景技术
飞机机电系统是飞机中执行飞行保障功能子系统的总称，是保障飞机各项功能发挥的必要条件和基础条件，其可靠性和技术先进性直接影响着飞机的整体性能，对飞机的安全性产生重要影响。相比于任务系统，机电系统对机载计算机的安全性提出了高要求，机载计算机在工作中应能准确判断自身状态，当自身工作正常时接收上级控制器的指令，并执行相应的采集和输出动作；当自身工作异常时，应当保持静默，防止误输出而造成故障蔓延。
目前，机载计算机在工作中，自身状态监控中CPU与FPGA两者之间，没有强关联，无法准确感知对方的工作是否正常，因此会出现CPU和FPGA中任意一个故障时，机载计算机仍然能够按照原有指令执行相应的采集和输出动作，从而进行误输出而造成故障蔓延，出现影响系统的安全性的问题。
发明内容
本发明为实现提供提高机载计算机安全性的目的，提供了一种CPU与FPGA之间相互监控的电路，通过CPU与FPGA之间相互监控，当CPU和FPGA中任意一个出现异常时，机载计算机应保持静默，按照系统要求输出相应的安全状态，避免因误输出而造成故障蔓延的问题。
实现发明目的的技术方案如下：一种CPU与FPGA之间相互监控的电路，电路包括第一与门、LOCAL bus模块、第二与门、第三与门。
其中，第一与门位于FPGA内，且第一与门的输入端与位于CPU内的GPIO模块电连接，第一与门接收GPIO模块输出的电源有效信号PSV、处理器有效信号CPUV，并输出CPUERROR信号实现FPGA对CPU的监控。
其中，LOCAL bus模块位于CPU内，LOCAL bus模块一端与GPIO模块电连接，另一端与FPGA双向电连接。GPIO模块和FPGA的输出端均与第二与门的输入端电连接，第二与门用于接收GPIO模块输出的逻辑有效信号LGCV，接收FPGA输出的DONE信号，所述LOCAL bus模块和第二与门用于实现CPU对FPGA的监控。
其中，第一与门和第二与门的输出端与第三与门电连接，第三与门用于输出通道有效CHV信号或通道无效CHV信号。
本发明通过设计CPU与FPGA之间相互监控的电路，能够将CPU和FPGA进行关联，当CPU和FPGA均正常的时候输出通道有效CHV信号，判断通道状态有效，当CPU和FPGA两个中任何一个出现异常时，输出通道无效CHV信号，判断通道无效，此时机载计算机应保持静默，按照系统要求输出相应的安全状态，从而实现避免机载计算机误输出而造成故障蔓延的问题。
在本发明的一个实施例中，上述FPGA内还设有逻辑看门狗，逻辑看门狗位于GPIO模块与第一与门之间。
GPIO模块对逻辑看门狗进行喂狗操作，逻辑看门狗依据是否有喂狗操作向第一与门输出喂狗信号WDV，第一与门依据喂狗信号WDV、电源有效信号PSV、处理器有效信号CPUV输出CPU ERROR信号，实现对CPU进行监控。
在本发明的另一个实施例中，上述LOCAL bus模块用于对FPGA进行读写测试，且LOCAL bus模块经GPIO模块向第二与门输出逻辑有效信号LGCV，实现对FPGA进行监控。
进一步的，上述LOCAL bus模块对FPGA进行监控的方法，包括以下步骤：
LOCAL bus模块访问FPGA，并将测试数据写入FPGA内；
FPGA对测试数据进行取反操作，产生取反后测试数据；
LOCAL bus模块接收取反后测试数据，将取反后测试数据与测试数据比对；
若测试数据与取反后测试数据一致，则判断FPGA工作正常，逻辑有效信号LGCV输出为“1”；
若测试数据与取反后测试数据不一致，则判断FPGA工作异常，逻辑有效信号LGCV输出为“0”。
在本发明的一个实施例中，上述第三与门的输出端还连接有非门，非门的输出端与输出控制总线驱动器电连接，非门用于对通道有效CHV信号进行取反，使输出控制总线驱动器处于使能态或安全态。
与现有技术相比，本发明的有益效果是：
1.通过设计CPU与FPGA之间相互监控的电路，能够将CPU和FPGA进行关联，当CPU和FPGA均正常的时候输出通道有效CHV信号，判断通道状态有效，当CPU和FPGA两个中任何一个出现异常时，输出通道无效CHV信号，判断通道无效，此时机载计算机应保持静默，按照系统要求输出相应的安全状态，从而实现避免机载计算机误输出而造成故障蔓延的问题。
2.通过在第三与门的输出点经非门与输出控制总线驱动器电连接，能够实现在CPU和FPGA两个中任何一个出现异常时，输出通道无效CHV信号，判断通道无效的情况下，通过非门对通道无效CHV信号进行取反，使输出控制总线驱动器控制产品处于使能态或安全态，例如：当第三与门输出通道有效CHV信号时，经非门取反后，使得控制总线驱动器处于使能态；当第三与门输出通道无效CHV信号时，经非门取反后，使得控制总线驱动器处于不使能状态，使得产品无法输出，通过配置总线驱动器输出端的上下拉电阻，让产品的输出接口处于系统要求的安全态。
附图说明
为了更清楚地说明本发明实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍。显而易见地，下面描述中的附图仅仅是本发明为了更清楚地说明本发明实施例或现有技术中的技术方案，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为具体实施方式中CPU与FPGA之间相互监控的电路设计图。
具体实施方式
下面结合具体实施例来进一步描述本发明，本发明的优点和特点将会随着描述而更为清楚。但这些实施例仅是范例性的，并不对本发明的范围构成任何限制。本领域技术人员应该理解的是，在不偏离本发明的精神和范围下可以对本发明技术方案的细节和形式进行修改或替换，但这些修改和替换均落入本发明的保护范围内。
在本实施例的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明创造和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明创造的限制。
此外，术语“第一”、“第二”、“第三”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明创造的描述中，除非另有说明，“多个”的含义是两个或两个以上。
本具体实施方式提供了一种CPU与FPGA之间相互监控的电路，电路包括第一与门、LOCAL bus模块、第二与门、第三与门。
其中，如图1所示，第一与门位于FPGA内，第一与门的输入端与位于CPU内的GPIO模块电连接，第一与门接收GPIO模块输出的电源有效信号PSV、处理器有效信号CPUV，并输出CPU ERROR信号实现FPGA对CPU的监控。
具体的，电源有效信号PSV为CPU通过内置AD对二次电源电压进行监控，5V的数字电压和15V的模拟电压通过电阻分压到合理范围后接到CPU自带AD进行电压采集，若CPU采集二次电源电压正常，则电源有效信号PSV输出为“1”，若CPU采集二次电源电压超出正常范围，则电源有效信号PSV输出为“0”。处理器有效信号CPUV为CPU自身的BIT，CPU通过自身的逻辑运算、算术运算、内存测试等，实现CPU对自身内部资源的测试监控。当CPU自身内部资源测试正常，则处理器有效信号CPUV输出为“1”，若测试异常，则处理器有效信号CPUV输出为“0”。在第一与门对CPU进行监控时，当电源有效信号PSV和处理器有效信号CPUV两者均输出为1时，则表示CPU正常，此时第一与门输出的CPU ERROR信号为1。当电源有效信号PSV和处理器有效信号CPUV中任意一个输出为0时，则表示CPU异常，此时第一与门输出的CPUERROR信号为0。
在本具体实施方式的一个实施例中，为了提高FPGA对CPU的监控的准确度，如图1所示，上述FPGA内还设有逻辑看门狗(Watch Dog)，逻辑看门狗位于GPIO模块与第一与门之间。其中，GPIO模块对逻辑看门狗进行喂狗操作，逻辑看门狗依据是否有喂狗操作向第一与门输出喂狗信号WDV。具体的，CPU通过GPIO模块的WDI信号定期给FPGA进行喂狗操作，当喂狗操作正常时，说明CPU工作正常，则逻辑看门狗(Watch Dog)输出的喂狗信号WDV为“1”，当喂狗操作异常时，说明CPU软件出现异常，即未能在规定时间内进行喂狗操作，则输出的喂狗信号WDV为“0”。此时，第一与门依据喂狗信号WDV、电源有效信号PSV、处理器有效信号CPUV输出CPU ERROR信号，即当喂狗信号WDV、电源有效信号PSV、处理器有效信号CPUV均为“1”时，则说明CPU正常，第一与门输出的CPU ERROR信号为“1”；当喂狗信号WDV、电源有效信号PSV、处理器有效信号CPUV中任意一个或多个为“0”时，则说明CPU出现异常，第一与门输出的CPU ERROR信号为“0”。
其中，如图1所示，LOCAL bus模块位于CPU内，LOCAL bus模块一端与GPIO模块电连接，另一端与FPGA双向电连接，GPIO模块的输出端与第二与门的输入端电连接，第二与门用于接收GPIO模块输出的逻辑有效信号LGCV。在上述LOCAL bus模块的一个实施例中，上述LOCAL bus模块用于对FPGA进行读写测试，且LOCAL bus模块经GPIO模块向第二与门输出逻辑有效信号LGCV，实现对FPGA进行监控。上述LOCAL bus模块对FPGA进行监控的方法，包括以下步骤：LOCAL bus模块访问FPGA，并将测试数据写入FPGA内；FPGA对测试数据进行取反操作，产生取反后测试数据；LOCAL bus模块接收取反后测试数据，将取反后测试数据与测试数据比对；若测试数据与取反后测试数据一致，则判断FPGA工作正常，逻辑有效信号LGCV输出为“1”；若测试数据与取反后测试数据不一致，则判断FPGA工作异常，逻辑有效信号LGCV输出为“0”。
第二与门的输入端还与FPGA的输出端电连接，FPGA根据自身加载情况，输出DONE信号；其中，当FPGA加载完成时输出的DONE信号为“1”，当FPGA工作异常或者FPGA加载失败时输出的DONE信号为“0”。
当输出的DONE信号和逻辑有效信号LGCV均为1时，此时说明FPGA工作状态正常，第二与门输出为“1”；当输出的DONE信号和逻辑有效信号LGCV中有任意一个为0时，此时说明FPGA工作状态不正常，第二与门输出为“0”，通过LOCAL bus模块和第二与门用于实现CPU对FPGA的监控。
在上述CPU对FPGA监控和FPGA对CPU监控监控中，当CPU正常时，此时第二与门输出为“1”，当CPU异常时，此时第二与门输出为“0”；当FPGA正常时，此时第一与门输出的CPUERROR信号为“1”；当FPGA异常时，此时第一与门输出的CPU ERROR信号为“0”。如图1所示，第一与门和第二与门的输出端与第三与门电连接，第三与门用于输出通道有效CHV信号或通道无效CHV信号。
具体的，当CPU和FPGA均正常时，第一与门和第二与门均向第三与门输出“1”，此时第三与门输出通道有效CHV信号，即为“1”，表示通道正常，机载计算机仍按照原有指令执行相应的采集和输出动作。当CPU和FPGA中任意一个异常时，第一与门和第二与门向第三与门输出1个或2个“0”，此时第三与门输出通道无效CHV信号，即为“0”，表示通道异常，意味着机载计算机内部工作异常，机载计算机应保持静默，按照系统要求输出相应的安全状态。
在本具体实施方式的另一个实施例中，为了确保在通道异常时，机载计算机应保持静默，按照系统要求输出相应的安全状态，如图1所示，在第三与门的输出端还连接有非门，非门的输出端与输出控制总线驱动器电连接，非门用于对通道有效CHV信号进行取反，使输出控制总线驱动器处于使能态或安全态。例如，当第三与门的输出为“0”时，通道无效，非门对第三与门的输出取反后变为“1”，此时输出控制总线驱动器处于不使能状态，产品无法输出，通过配置总线驱动器输出端的上下拉电阻，让产品的输出接口处于系统要求的安全态，在通道故障时，保证产品不误动作。当第三与门的输出为“1”时，通道有效，此时输出控制总线驱动器处于使能状态，产品按照机载计算机原有的控制指令执行输出。
本具体实施方式设计的CPU与FPGA之间相互监控的电路，能够将CPU和FPGA进行关联，当CPU和FPGA均正常的时候输出通道有效CHV信号，判断通道状态有效，当CPU和FPGA两个中任何一个出现异常时，输出通道无效CHV信号，判断通道无效，此时机载计算机应保持静默，按照系统要求输出相应的安全状态，从而实现避免机载计算机误输出而造成故障蔓延的问题。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (5)

1.一种CPU与FPGA之间相互监控的电路，其特征在于：电路包括第一与门、LOCAL bus模块、第二与门、第三与门；
所述第一与门位于FPGA内，且所述第一与门的输入端与位于CPU内的GPIO模块电连接，所述第一与门接收所述GPIO模块输出的电源有效信号PSV、处理器有效信号CPUV，并输出CPU ERROR信号实现所述FPGA对所述CPU的监控；
所述LOCAL bus模块位于所述CPU内，所述LOCAL bus模块一端与所述GPIO模块电连接，另一端与所述FPGA双向电连接；所述GPIO模块和所述FPGA的输出端均与所述第二与门的输入端电连接，所述第二与门用于接收所述GPIO模块输出的逻辑有效信号LGCV，接收所述FPGA输出的DONE信号，所述LOCAL bus模块和所述第二与门用于实现所述CPU对所述FPGA的监控；
所述第一与门和所述第二与门的输出端与所述第三与门电连接，所述第三与门用于输出通道有效CHV信号或通道无效CHV信号。
2.根据权利要求1所述的CPU与FPGA之间相互监控的电路，其特征在于：所述FPGA内还设有逻辑看门狗，所述逻辑看门狗位于所述GPIO模块与所述第一与门之间；
所述GPIO模块对所述逻辑看门狗进行喂狗操作，所述逻辑看门狗依据是否有喂狗操作向所述第一与门输出喂狗信号WDV；所述第一与门经喂狗信号WDV、电源有效信号PSV、处理器有效信号CPUV输出CPU ERROR信号，实现对CPU进行监控。
3.根据权利要求1所述的CPU与FPGA之间相互监控的电路，其特征在于：所述LOCAL bus模块用于对所述FPGA进行读写测试，且所述LOCAL bus模块经所述GPIO模块向所述第二与门输出所述逻辑有效信号LGCV实现对所述FPGA进行监控。
4.根据权利要求3所述的CPU与FPGA之间相互监控的电路，其特征在于：所述LOCAL bus模块对所述FPGA进行监控的方法，包括以下步骤：
所述LOCAL bus模块访问所述FPGA，并将测试数据写入所述FPGA内；
所述FPGA对测试数据进行取反操作，产生取反后测试数据；
所述LOCAL bus模块接收取反后测试数据，将取反后测试数据与测试数据比对；
若测试数据与取反后测试数据一致，则判断所述FPGA工作正常，逻辑有效信号LGCV输出为“1”；
若测试数据与取反后测试数据不一致，则判断所述FPGA工作异常，逻辑有效信号LGCV输出为“0”。
5.根据权利要求1所述的CPU与FPGA之间相互监控的电路，其特征在于：所述第三与门的输出端还连接有非门，所述非门的输出端与输出控制总线驱动器电连接，所述非门用于对所述通道有效CHV信号进行取反，使所述输出控制总线驱动器控制产品处于使能态或安全态。
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